JPS6167160A

JPS6167160A - 仮想アドレス変換装置

Info

Publication number: JPS6167160A
Application number: JP60104142A
Authority: JP
Inventors: デービツド・オツトー・ルイス; リン・アレン・マクマホン; テリー・ライル・シヤート
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1984-09-07
Filing date: 1985-05-17
Publication date: 1986-04-07
Also published as: CA1229423A; US4648033A; DE3586227D1; EP0173909A2; EP0173909B1; EP0173909A3; JPH0327940B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ａ、産業上の利用分野本発明はコンピュータの主記憶装置とともに使用する仮
想アドレス変換装置に係り、特に、ルックアサイド・バ
ッファを含む仮想アドレス変換装置に係る。

Ｂ、開示の概要少なくとも第１のタイプのデータおよび第２のタイプの
データをページ形式で記憶するメモｌ）　ｋ有スるコン
ピュータ・システムのルックアサイド・バッファは、異
なったタイプのデータを含むページを指示する少なくと
も２つの異なった実アドレスを保持する。該実アドレス
の１つがＬＲｔｇ＠Ｂ識により最も長い間使用されてい
なかったものとして指示される。もう１つの異なったア
ドレスがシステムにより決定されれば、この決定された
アドレスが第１のタイプのデータに対応するアドレスで
ないと、ＬＲＵ標識により指示されたアドレスは削除さ
れる。その場合、ＬＲＵ標識は変更されないので、第２
のタイプのデータのアドレスは、第１のタイプのデータ
のページアドレスが決定された場合はルックアサイド・
バッファから削除されない。

Ｃ１従来の技術仮想アドレス変換装置のルックアサイド・バッファは、
大容量の主記憶装置と共に使用され、メモリのページの
アドレスを識別する。これにより、ページを参照する度
にそのアドレスを決めるための処理をするということが
不要になる。メモリのページは、ルックアサイド・バッ
ファ中の特定のロケーションに、その上位アドレスを書
込まれる。

限られたページ数、例えば２ペ一ジ分のアドレス全書込
める各ロケーションには複数のページが対応する。ルッ
クアサイド・バッファに２つ以上の最適アドレスを保持
するための独々の方式が考案されている。それらは搏常
、アドレス保持の基準としてＬＲＵアルゴリズムを利用
している。

米国特許第４０５９８５０号は、ＬＲＵに基いてワード
グループに優先順位を割当てるメモリ・システムを開示
している。フードグループの優先順位は、無効なワード
グループに最下位の優先順位を割当てるように調整可能
である。米国特許第４４５７１５５では、セグメントを
書込み、古いセグメントを削除するキャッシュ記憶装置
が開示されている。この装置では、間もなくアクセスさ
れる見込みが最も大きいセグメントが、コマンドにより
指定されたセグメントに追加して読取られる。アクセス
される見込みが大きいセグメントは、コマンドにより指
定されたセグメントよりも低い優先順位が与えられる。

米国特許第４５２２７９５号では、２つのプロセッサが
共用する主記憶装置が開示され、プロセッサの１つが主
記憶装置でデータを変更した場合に、キャッシュの対応
するセクションが空として表示される。

異ｉつたタイプのデータを主記憶装置内に記憶し、ルッ
クアサイド・バッファやキャッシュを用いてアクセス時
間を短縮する場合、バッファで１つのタイプのデータを
もう１つのタイプのデータと置換え、置換えられたデー
タを再び決定することがある。

Ｄ０発明が解決しようとする問題魚具なったページに記憶されることがある２つ以上のデー
タオペランドと必要とする命令を実行し、現在の命令に
より指定された次の命令の先取り（ｐｒｅｆｅｔｃｈ　
）ｆ実行するコンピュータの場合、次の命令のアドレス
は、所要のデータオペランドの１つのアドレスとともに
バッファに挿入される。

所要の他のオペランドアドレスの決定により、既に書込
まれている所要のオペランドアドレスがバッファから除
去ぢｎる。次いで、現在の命令の再始動、オペランドア
ドレスの１つの決定、次の命令アドレスの決定、更に次
のオペランドアドレスの決定が行なわれ、他方のオペラ
ンドアドレスが除去され、現在の命令が再始動される。

その結果、無限ループが生じる。従来、このような無限
ループへの対策は、後続命令のアクセス？遅らせると共
に、現命令をチェックポイントとして識別してあとで再
開（再始動ではない〕させるものであった。これはより
多くの命令を必要とし、次の命令および特別なチェック
ポイント処理を待つ時間が余分にかかり、パフォーマン
スが低下スる。

本発明の目的は、若干のハードウェアを追加するだけで
上述のような無限ループに対処できるルックアサイド・
バッファを含む仮想アドレス変換装置を提供することで
ある。

Ｅ８問題点を解決するための手段ルックアサイド・バッファはページ形式のメモリにある
ページの実アドレスを含む。該メモリは少なくとも第１
および第２のタイプのデータ含記憶する。ルックアサイ
ド・バッファは、そのロケ＝／ヨンごとに、少なくとも
２つの異なった実アドレスを含む。それらの実アドレス
のうちの１つは、ＬＲＵ標識により最も長い間使用され
なかったものとして指示される。この実アドレスは、更
にもう１つの異なった実アドレスが仮想アドレスから決
定されると削除される。本発明においては、第１のタイ
プのデータに対応するアドレス変換を検出するデータ・
タイプ検出手段が設けられる。

第１のタイプのデータのアドレスが決定されると、ＬＲ
Ｕ憚識は、第２のタイプのデータに対応するアドレスが
ＬＲＵであることを表示するのを阻止される。

ルックアサイド・バッファは、ロケーションごとに２つ
のエントリを有するように構成される。

全体で１２８０ケーシヨンあるので、どの時点でも、ル
ックアサイド・バッファで２５６のページアドレスの変
換または索引が行なわれる。ページアドレスは割当てら
れたロケーションの２つのエントリのどちらかに置かれ
る。しかしながら、仮想アドレスの中の選択されたビッ
トの排他的ＯＲにより一意的に指定された特定の仮想ペ
ージは、ルックアサイド・バッファの１２８のロケーシ
ョンの甲の１つにしか置くことができない。これはルッ
クアサイド・バッファに１２８Ｘ２ａりの関連づけを与
える。

従って、２つの異なったページに対応するアドレスしか
ルックアサイド・バッファの１つのロケーションに吾込
むことができない。ルックアサイド・バッファの同じロ
ケーションを指定する第３の異なったページアドレスが
必要な場合、ルックアサイド・バッファにあたるアドレ
スの１つを４換えねばならない。良好な実施１クリでは
・第１のタイプのデータは命令であり、第２のタイプの
データはオペランドである。２オペランド命令では、２
つのオペランドの実アドレスは、該命令により指定され
た動作をするためルックアサイド・ノくツファ内になけ
ればならない。命令アドレスはオペランドアドレスと同
時に決定されるが、２つのオペランドアドレスがルック
アサイド・バッファに置かれる前に命令アドレスが決定
されることがある。その場合、ＬＲＵ際識は、ルックア
サイド・バッファにあるオペランドアドレス１ＬＲＵと
して表示するのを阻止され、従って次のオペランドアド
レスが決定されると、命令アドレスがルックアサイド・
バッファから取除かれる。従って、マイクロコードによ
り決定されるはずであった２つのオペランドアドレスと
命令アドレスとの間のアドレス決定の潜在的な無限ルー
プが阻止される。

潜在的な無限ループが取除かれるから命令アドレスの早
期決定も可能になり、システム全体の・くフオーマンス
が改善される。

本発明はハードウェアを少し付加するだけでよく、マイ
クロコードの追加・は不要であり、命令アドレスをでき
るだけ早く決定して、潜在的な無限ループの問題を少な
い費用で性能の損失を伴なわずに解決することができる
。更に、ルックアサイド・バッファでオペランドアドレ
スを発見する確率が大きくなる。同様に、バッファのロ
ケーションがオペランドアドレスと命令アドレスの両方
を含む場合、該命令アドレスにＬ　ＲＵ　襟ｍがつけら
れる確率が増大する。変換中、ＬＲＵ標識がつけられた
アドレスは最後に比較されるので、オペランドアドレス
変換のパフォーマンスは命令アドレス変換を犠牲にして
改善される。しかし、大抵の命令で生じるオペランドア
ドレス変換は、分岐する場合、または命令ストリームが
新しいページに食込む場合にしか起きない命令アドレス
変換と較べてずつと頻度が高いから、相対的に高い頻度
で変換されるタイプのアドレスが保持され、変換中に最
初に比較されるアドレスになる見込みが大きくなるので
、パフォーマンスが向上する。

Ｆ、実施例（第１図〜第５図）全般説明第２図は本発明を適用できるコンピュータ・システムを
示す概要ブロック図である。ＣＰＵ（中央処理ユニット
）２０はマイクロコード命令を実行する。命令は一時的
にＣＰＵ２０内の命令ノくツファに書込まれる。命令バ
ッファが空の場合、ＣＰＵ２０はＶＡＴ　（仮想アドレ
ス変換装置）２４に対しＦ’ＩＢ（命令バッファ書込み
）および変換を要求する。仮想アドレスｖｉＣＰＵ２０
がうｃＰＵバスを介してＶＡＴ　２４に供給される。Ｖ
ＡＴ２４は、ルックアサイド・バッファを探索し、ルッ
クアサイド・バッファが既にＭＳ（主記憶装置）２８の
ロケーションに対応する実アドレス？有するかどうかを
調べる。もしそうなら、ＶＡＴ２４は、ＭＳ２８および
ＣＰＵ２０に変換完了信号を、ＭＳ２８にＭＳ７ドレス
信号を送り、ＭＳ２８は、ＭＳデータ’１ｃＰＵ２０に
供給する。このＭＳデータは所要の命令、すなわち第１
のタイプのデータである。この命令は次の命令の仮想ア
ドレスを含むこともある。

もし実アドレスがＶ　Ａ　Ｔ　２４　Ｋ存在しなければ
、ＬＢミス（ルックアサイド・バッファ・ミス）信号が
ｃＰＵ２ＯＫ供給され、ＣＰＵ２０がアクセスできなか
った命令全実行しようとしたときに、その実アドレスが
マイクロコード・ルーチンにより決定され、ルックアサ
イド・バッファに挿入される。

オペランドと呼ばれる第２のタイプのデータもＭＳ２８
に書込まれる。ルックアサイド・バッファは２つのタイ
プのデータの実アドレスを記憶する。ある命令は実行す
るのに２つのオペランド？必要とする。命令バッファは
、オペランド・アドレスの１つの変換中に書込みを必要
とすることがあるので、従来は、オペランドの実アドレ
スの１つは、中間の命令アドレス変換のために他のオペ
ランドのアドレス変換によってルックアサイド・バッフ
ァから削除されていた。命令アドレスのＬＢミスは、第
２のタイプのデータのアドレスが変換された後に、マイ
クロコード・ルーチンによシ解決される。

次に、第１Ａ図、第１Ｂ図、第３図、第４図および第５
図により、ＶＡＴ２４に関連するルックアサイド・バッ
ファの動作を説明する。第１Ａ図の下端の破線部分と第
１Ｂ図の上端の対応する破線部分でｇ１Ａ図と第１Ｂ図
は接続されている。

第１Ａ図には、ＬＢ（ルックアサイド・バッファ）１２
０が示されている。ＬＢ１２０は、ロケーションごとに
２つのエントリヲ有する合計１２８のロケーションが存
在するように構成されているので、どの時点でも２５６
のＭＳページをＬＢ１２０により変換することができる
。ＬＢ１２０は、エントリごとに５ＩＤ（セグメント識
別子）およびＦＩＤ（フレーム識別子）を含む。ＦＥＤ
は第１のエントリのＦＩＤＩと第２のエントリのＦＥＤ
２とがある。ＦＩＤ１エントリ（ビット０〜１４）は実
ＭＳアドレスの上位１５ビット’６含む。

ＦＩＤ２エントリ（ピット１６〜３０）は異なった実Ｍ
Ｓアドレスの上位１５ピッｌ含む。６２ビツトの５ＩＤ
１は各ＦＩＤ１エントリと関連し、同様に３２ビツトの
５ｒＤ２は各ＦＭ　Ｄ２エントリと関連する。

下記の第１表は、ページの終りにある２オペランド命令
に対する従来のＬＢの動作を示す。２つのオペランドの
仮想アドレスは、命令ストリームの次ページの仮想アド
レスと同じＬＢ１２０のロケーションにハツシュする。

変換されたオペランドアドレスがＬＢ１２０に存在しな
い場合、その都度、現命令が再始動される。ＣＰＵの性
質上、再始動した命令はもはや命令バッファには存在し
ないので、命令バッファは空であると推定され、ＣＰＵ
は新しいＦＩＢ要求を出さねばならない。

仮想アドレスは、０Ｐ１（第１オペランド）、ＦＩＢ、
０Ｐ２（第２オペランド）の１勇にアクセスされるが、
ＦＩＢはその性質上、マイクロコードがＯＰ１アドレス
のミスを解決する前ＫＬＢ１２０をアクセスすることが
ある。次の命令のＦＩＢでのＬＢミスは現命令が完了し
てからマイクロコードが解決するので、ＬＢミスによっ
て現命令が再始動されることはない。

前記のＬＢ１２０の動作は本発明により改良され、下記
の第２表に示すように動作する。

本発明による改良により、第１表の従来の方法の潜在的
な無限ループの問題が回避される。第１表では、時間２
で決定されたＯＰＩアドレスは、ＦＩＢアドレス変換に
より、時間３でＬＲＵとして表示される。時間４で、Ｏ
Ｆ２が変換されると、ＯＰ１アドレスは、ＬＲＵとして
表示されているから、ＬＢ１２０から取除かれる。時間
５で、ＦＩＢアドレス変換はり、ＲＵ襟１ｍを変え、Ｏ
Ｐ２アドレス１ＬＲＵとして表示するので、時間６で、
ＯＰ１アドレスを再び決定すると、ＬＢ１２０は時間２
の場合と同じ状態になる。第２表では、時間５で、ＦＩ
Ｂアドレス変換はＩ、ＲＵ標識を変更しないから、時間
４で、要求された２つのＯＰアドレスはＬＢ１２０に存
在している。

ハードウェアの説明仮想アドレス変換はＣＰＵ２０により開始され、第１Ａ
図で変換信号２００が活動状態になシ・　ＣＰＵバス１
０２の６バイトの仮想アドレスが仮想レジスタ１０１　
（第１８図）にロードされる。６バイトの仮想アドレス
の中の選択されたビット６９〜４７は所望のＭＳアドレ
ス（第１　Ａ図）の９個の下位ビットになる。選択され
た他のビット２３〜１７．６１〜２５、および６２〜６
８はＸＯＲセレクタ１０６により排他的ＯＲされてＬＢ
アドレス（・・ツシュ１０７）を形成し、ＬＢ１２０に
ある特定のロケーションを指定する。いくつかの仮想ア
ドレスは同じハツシュを得るが、どの仮想アドレスも２
つ以上のノ・ツシュすなわちＬＢ１２０のロケーション
に対応することはない。

ＬＢ１２０における各ロケーションはり、ＲＵ標識２２
を表わすビット６１（第１Ａ図）を含む。

ＬＲＵ標＃、２２は、エントリ１がＬＲＵであった場合
には１すなわちオンにセットされ、エントリ２がＬＲＵ
であった場合には０すなわちオフにセットされる。第３
図で、ＬＲＵ標跪２２はＮＯＴＯＲゲート２１７転され
てからＡＮＤゲート２１６でＡＮＤされ、更にＯＲゲー
ト２１７でＯＲされ、ＬＲＵ２２が０の場合は５ＩＤ１
選択（ＳＥＬ　　ＳＩ　　１）信号を生じる。ＳＥＬ　
　ＳＩ　　１信号は第１Ａ図のアドレスレジスタ１０５
に供給され、最後に使用されたエントリがＬＢ１２Ｄで
最初にアクセスされる。変換信号２００は一対のラッチ
（ＬＴ）２０３および２０６に供給され、連続するＣ１
クロックおよびＣ２クロックでＲＤＦＥＤ　　Ｃ１信号
およびＲＤ　　ＦＩＤ　　Ｃ２信号を出力する。ＲＤ　
　ＦｒＤ　　Ｃ１信号は第１Ａ図のＡＮＤゲート１１２
に供給され、Ｃ２クロックでＦ■Ｄレジスタ１１５のロ
ード動作を開始させる。Ｆ丁Ｄレジスタ１１５はり、Ｂ
１２Ｃ１の特定のロケ−７ヨンにある２つのＦ’ＩＤア
ドレスを受取る。ＲＤ　　ＦＩＤ　　Ｃ２信号はＡＮＤ
ゲート２１６および２１８に入力される。ＬＲＵ標識２
２が０の場合、ＡＮＤゲート２２０およびＯＲゲート２
１９ば、第１の二ン１１に所望の実アドレスが存在しな
かったことを条件として、アクティブなＳＥＬ　　ＳＩ
　　２信号を出力する。ＳＥＩ、　　Ｓｌ２信号は第１
Ａ図のアドレスレジスタ１０５に供給され、ＬＢ１２０
でＬＲＵエントリが２番目にアクセスされる。７ビツト
のハツシュもアドレスレジスタ１［１５に供給され、Ｌ
Ｂ１２０にある所望のアドレスのロケーションを識別す
る。第６図で、ＳＥＬ　　ＳＩ　　１信号は一対のラッ
チＣＬＴ）２１０および２１１に供給され、Ｃ１クロッ
クでＲＤ　　ＳＩ　　Ｉ　　Ｃ１信号を出力し、Ｃ２ク
ロックでＲＤ　　ＳＩ　　Ｉ　　Ｃ２信号を出力する。

同様に、ＳＦＬ　　ＳＩ　　２信号が一対のラッチ（Ｌ
Ｔン２１２および２１３に供給され、Ｃ１クロックでＲ
Ｄ　　Ｓｒ　　２　　Ｃ’１信号を出力し、Ｃ２クロッ
クでＲＤ　　Ｓｒ　　２　　Ｃ２信号を出力する。

第１Ａ図において、Ｃ１クロンクで、変換信号２．００
がＯＲゲート１１ＱからＡＮＤゲート１Ｑ９ｆ：介して
アドレスレジスタ１０５を付勢する。

アドレス指定されたＳＩＤエントリはアレイ出力線１１
１を介して第１Ｂ図の比較器１２５に供給され、仮想レ
ジスタ１０１にある６バイトのアドレスの最初の３２ピ
ツトと比較される。両者が一致し、Ｃ２クロックで、ア
クティブなＲＤＳＩＩ　　Ｃ１またばＲＤ　　Ｓｒ　　
２　　ＣＩ信号がＯＲゲート１２７およびＡＮＤゲート
１２８を介して供給される場合、ラッチ（ＬＴ）１２６
がセットされて一致信号を出力する。この一致信号は第
６図のＮＯＴゲート２２１、ＡＮＤゲート２２６、ＡＮ
Ｄゲート２３０およびＡＮＤゲート２４７に供給される
。ＮＯＴゲート２２１の出力はＡＮＤゲート２２２、Ａ
ＮＤゲート２２０およびＡＮＤゲ〜ト２４６に供給され
る。ＡＮＤゲート２２６および２３０の出力はＯＲゲー
ト２２７’ｉ介して一対のラッチ２２８および２２９に
送られ、これらのランチは、連続するＣ１クロックおよ
びＣ２クロックでＷＲＦＩＤ　　Ｃ１およびＷＲＦＩＤ
　　Ｃ２信号を出力する。ＷＲＦＩＤ　　Ｃ１信号はＣ
２クロックで第１Ａ図のＡＮＤゲート１４５を介してＯ
Ｒゲート１４６に供給され、ＦＥＤレジスタ１１５にあ
たるＦＩＤアドレスがＬＢ１２０に再書込みされる。Ｌ
ＲＵ標識はＬＢ１２０に杏−逓込みされるアドレスの一
部分であり、Ｎ。

Ｔゲート１４０によりエントリ１一致信号に応答してＬ
Ｂ　１２０に供給される。エントリ１一致信号は、比較
器１２５の一故出力およびＲＤＳｒＩ　　Ｃ１信号がい
ずれもアクティブでＡＮＤゲート１２９ｆ：条件付けた
場合、Ｃ２クロックでラッチ１５０により供給される。

第３図で、ＳＥＬ　　Ｓｒ　　１およびＳＥＬ　　Ｓｌ
　２信号はＯＲゲート２４０でＯＲされ、ＯＲゲート２
４０の出力はＮＯＴゲート２４１で反転される。ＲＤ　
　Ｓｌ　　２　　Ｃ２およびＲＤＳＩＩ　　Ｃ２信号は
ＯＲゲート２４２でＯＲされる。

ＮＯＴゲート２４１、ＯＲゲート２４２およびＮＯＴゲ
ート２２１の出力はＡＮＤゲート２４６でＡＮＤされ、
その結果によりＬＢミスが示される。

ＬＢミス信号はＣ１クロックでラッチ２４４から出力さ
れ、ＬＢ１２０にあるエントリは所要の実アドレスを有
しなかったことをＣＰＵに知らせる。

若し、エントリの１つが所要のアドレスを有していたな
ら、ラッチ２２９からＷＲＦＩＤ　　Ｃ２信号がＯＲゲ
ート２４８に供給され、ＯＲゲート２４８は変換完了信
号を出力する。この信号はＣＰＵ２０およびＭＳ　２８
に供給され、ＦＩＤレジスタ１１５から実アドレスが取
得可能であることを知らせる。ＦＩＤレジスタ１１５は
２つのアドレスを有するので、セレクタ１５５は、ラン
チ１６０から供給されたエントリー１一致信号に基いて
正しいアドレスを選択する。選択されたアドレスは６バ
イトの仮想アドレスのビット３９〜４７と組合わされ、
完全な実アドレスをＭＳ２Ｂに供給する。

第１のタイプのデータ、すなわち命令の取出しの場合、
ＦＩＢ信号はアクティブである。

第３図で、ＦＩＢ信号は、標識制御装置を構成するＮＯ
ＴＯＲゲート２１７転され、その結果はＡＮＤゲート２
２６および２５０に供給され、ＷＲＦＩＤ　　Ｃ１およ
びＷＲＦＩＤ　　Ｃ２信号がアクティブにされるのを阻
止する。それによって、ＦＩＤレジスタ　１１５の内容
がＬＢｉ２０に再書込みされるのを阻止し、従って、Ｎ
ＯＴＯＲゲート２１７．ＲＵ標識を変更するのを阻止す
る。変更完了信号を供給するには、ＷＲＦＩＤ　　Ｃ２
信号がもはやアクティブではないので、ＡＮＤゲート２
４７で、ＦＥＢ信号と、一致信号と、ＯＲゲート２４６
によるＲＤ　　ＳＩ　　Ｉ　　Ｃ２およびＲＤＳＩ　　
２　　Ｃ２信号のＯＲ結果とがＡＮＤされ、その結果が
ＯＲゲート２４８に供給されて変換完了信号を出力する
。

ハードウェアのタイミング仮想アドレス変換が行なわれる場合、６バイトの仮想ア
ドレスがＣＰＵバス１０２により仮想レジスタ１０１に
ロードされる。第４図に示すように、変換信号２００は
成るＣ２クロック時刻から次のＣ２クロック時刻までの
間アクティブになる。

変換信号２００がアクティブになると、アドレスレジス
タ１０５には、仮−レジスタ１０１のビット６２〜３８
、ビット６１〜２５およびビット２３〜１７の排他的Ｏ
Ｒからなるノ＼ツシュ信号がロードされる。アドレスレ
ジスタ１０５へのノ・ツシュ信号のロードは、Ｃ１クロ
ックでＡＮＤゲート１０９およびＯＲゲー）１１０によ
り行なわれる。

ＳＥＬ　　ＳＩ　　１およびＳＥＬ　　ＳＩ　　２信号
はまだアクティブではないので、ＬＢ１２０の最初の１
２８のロケーションの１つがアドレスレジスタ１０５に
よりアドレス指定され°る。アドレスレジスタ１０５が
ロードされる同じＣ１クロックで、ＲＤ　　ＦＩＤ　　
Ｃ１ラッチ２０６がセットされる。

次の０２クロツクで、アドレスレジスタ１０５によりア
ドレス指定されたＬＢ１２０の内容がＦＩＤレジスタ１
１５にロードされる。ＦＩＤレジスタ１１５へのロード
はＡＮＤゲート１１２により行なわれる。ＦＩＤレジス
タ１１５のビットＯ〜１４ば、第１のＬＢエントリにあ
るＭＳアドレスの上位１５ビツトに含み、ＦＩＤレジス
タ１１５のビット１６〜６０は、第２のＬＢエントリに
あるＭＳアドレスの上位１５ビットヲ含む。Ｆ’ＩＤレ
ジスタ１１５のビット６１はＬＲＵ標識と呼ばれ、ＬＢ
１２０のロケーションを指定する最後に変換された仮想
アドレスに一致したエントリを示すのに使用される。若
しＬＲＵ標識がＯなら、ＬＢ１２０のアドレス範囲１２
８〜２５５の中のＬＢ　　ＳＩＤ　　１エントリがノ・
ツシュにより参照された最後のエントリで、変換される
仮想アドレスが一致したことを示す。若しＬＲＵ標識が
１なら、ＬＢ１２０のロケーション２５６〜３８３の中
のＬＢ　　ＳＩＤ　　２エントリが最後に変換された仮
想アドレスと一致した最後のエントリであったことを示
す。　　゛次のＣ１クロックで、ＲＤ　　Ｓｒ　　Ｉ　　Ｃｉラッ
チ２１０またはＲＤ　　Ｓ［２０１ラツチ２１２がＬＲ
Ｕ標識２２に応じてセントされる。若しＬＲＵ標識２２
が０なら、ＲＤ　　ＳＩ　　Ｉ　　Ｃｉラッチ２１０が
ＮＯＴＯＲゲート２１７ＮＤゲート２１６およびＯＲゲ
ート２１７によりセットされ、このＬＢエントリが最後
の変換で使用され、ＬＢ　　ＳＩＤ　　１エントリが一
致したことを表わす。

もしＬＲＵ標識２２が１なら、ＲＤ　　ＳＩ　　２　　
Ｃ１ラッチ２１２がＡＮＤゲート２１８およびＯＲゲー
ト２１９によりセットされ、このＬＢエントリが最後の
変換で使用され、ＬＢ　　ＳＩＤ　　２エントリが一致
したことを表わす。同じＣ１クロツりで、再びアドレス
レジスタ１０５に、ハソンユと、ＬＲＵ標職２２の値に
応じてＳＥＬ　　Ｓ１１またはＳＥＬ　　ＳＩ　　２信
号によりオンにされたビット０″！たけビット１とがロ
ードされる。この時点では更にＲＤ　　ＦＩＤ　　Ｃ１
ラッチ２０３がリセットされる。

次の０２クロツクで、ＲＤ　　ＳＩ　　Ｉ　　Ｃ１ラッ
チ２１０がセットされているとＲＤ　　ｌｒ　　ＩＣ２
ラツチ２１１がセットされ、またＲＤ　　ＳＩ　　２Ｃ
１ラツチ２１２がセットされているとＲＤ　　ＳＩ　　
２　　Ｃ２ラッチ２１３がセットされる。同じＣ２クロ
ックで、仮想レジスタ１０１にある仮想アドレスの４バ
イトのＳ　ＩＤ（ビット０〜５１）と、ＬＢ１２０から
読取られた４バイトのＬＢＳＩＤ（ＬＢ　　Ｓより　　
１エントリまたはＬＢＳＩＤ　　２エントリ）とが比較
器１２５により比較される。両者が一致する場合、一致
ラッチ１２６はＯＲゲート１２７およびＡＮＤゲート１
２８によりセットされる。両者が一致し、かつＲＤＳＩ
　　Ｉ　　Ｃ１ラッチ２１０がセットされている場合、
エントリ１−故うソチ１３０はＡＮＤゲート１２８およ
び１２９ならびにＯＲゲート１２７によりセツ、トされ
、ＬＢ　　ＳＩＤ　　１のエントリが一致したことを表
わす。この時点で、ＲＤ　　ＦＩＤ　　Ｃ２ラッチ２０
６がリセットされる。若しＦＩＢ信号がアクティブで一
蚊うノチ１２６がセットされていれば、変換完了信号は
ＯＲゲート２４６および２４８ならびにＡＮＤゲート２
４７によりアクティブになる。

次のＣ１クロックで、絖取られたＳＩＤエントリが一致
しなかった場合、前に読取られなかったＳＩＤエントリ
が読取られ比較される。若しＲＤＳＩ　　Ｉ　　Ｃ２ラ
ッチ２１１がセットされていれば、ＲＤ　　ＳＩ　　Ｉ
　　Ｃ１ランチ２１０ｖ′ｉリセツトされ、ＲＤ　　Ｓ
ｒ　　２　　Ｃ１ラッチ２１２ばＮＯＴＯＲゲート１２
７ＮＤゲート２２０およびＯＲゲート２１９によりセッ
トされる。若しＲＤＳｒ　　２　　Ｃ２ラッチ２１３が
セットされていれば、ＲＤ　　Ｓｒ　　２　　Ｃｌラッ
チ２１２はリセットされ、ＲＤ　　Ｓｉ　　Ｉ　　Ｃ１
ラッチ２１０はＮ０Ｔゲート２２１、ＡＮＤゲート２２
２およびＯＲゲート２１７によりセットされる。

次のＣ２クロックで（第１のＳＩＤエントリが一致しな
かったことを条件として）、ＲＤＳｌｌ　　Ｃｌラッチ
２１０がセットされているとＲＤＳｆ　　Ｉ　　Ｃ２ラ
ッチ２１１がセットされ、またＲＤ　　Ｓｒ　　２　　
Ｃｌラッチ２１２がセットされているとＲＤ　　ＳＩ　
　２　　Ｃ２ラッチ２１３がセントされる。同じＣ２ク
ロックで、仮想レジスタ１０１にある仮想アドレスの４
バイトの５ｒＤ（ビット０〜３１）と、ＬＢ１２０から
読取られた４バイトのＬＢ　　５ＩＤ（ＬＢ　　ＳＩＤ
　　１エフトリ塘たはＬＢ　　ＳｒＤ　　２エントリ）
とが比較器１２５により比較される。両者が一致する場
合、一致ラツチ１２６はＯＲゲート１２７およびＡＮＤ
ゲート１２８によりセットされる。両者が一致する上に
、ＲＤ　　ＳＩ　　Ｉ　　Ｃ１う７チ２’１０がセット
されている場合、エントリ１一致ラッチ１３０はＡＮＤ
ゲート１２８および１２９ならびにＯＲゲート１２７に
よりセットされ、ＬＢ　　ＳｌＤ　１のエントリが一致
したことを表わす。若しＦＩＢ信号がアクティブで一致
ラツチ１２６がセットされていれば、変換完了信号はＯ
Ｒゲート２４６および２４８ならびにＡＮＤゲート２４
７によりアクティブになる。

若し一致ラツチ１２６がＬＢ　　ＳＩＤ　　１またはＬ
Ｂ　　ＳＩＤ　　２によりセントされており、かつＦＩ
Ｂ信号がアクティブではないなら、次のＣ１クロックで
、ＲＤ　　ＳＩ　　ｉ　　Ｃ１ラッチ２１０およびＲＤ
　　Ｓｒ　　２　　Ｃ１う：７チ２１２はりセットされ
る。同時に、ＷＲＦＥＤ　　Ｃｌラッチ２２８は、ＬＢ
　　ＳＩＤ　　１が抗取られたときに一致が生じた場合
にはＡＮＤゲート２２６およびＯＲゲート２２７によリ
セットされ、ＬＢ　　ＳＩＤ　　２が読取られたときに
一致が生じた場合にはＡＮＤゲート２６０およびＯＲゲ
ート２２７によりセットされる。ＮＯＴＯＲゲート１２
７Ｆ’ＩＢが変換されている場合に、ＬＢ　　ＦＩＤが
筑取られるのを阻止し、従ってＬＢ１２０のロケーショ
ンのＬＲＵ標鐘２２が変更てれるのを阻止する。

若しＦＩＢ信号がアクティブでｖ′ｉなく、かつ一致ラ
ッチ１２６がセットされていれば、次のＣ２クロックで
、ＲＤ　　ＳＩ　　Ｉ　　Ｃ２ラッチ２１１およびＲＤ
　　ＳＩ　　２　　Ｃ２ラッチ２１６はリセットされる
。同時に、ＷＲＦ’ＩＤ　　Ｃ２ラッチ２２９はＷＲＦ
ＩＤ　　Ｃ１ラッチ２２８がセットされている場合には
セットされる。ＷＲＦＩＤ　　Ｃｌラッチ２２８は（Ｆ
ＩＢ変換が行なわれていないから）セットされているの
で、ＮＯＴゲット１４［）により生成された新しいＬＲ
Ｕ標識と連結されたＦＩＤレジスタ１１５のピット０〜
３０ば、ＡＮＤゲート１４５およびＯＲゲート１４６を
介してハツシュによりアドレス指定されたしＢ１２０の
ロケーションのＦＩＤエントリに書込まれる。変換完了
信号はこの時点でＯＲゲート２４８によりアクティブに
なる。

ＭＳアドレスは、ＳＩＤが一致して変換完了信号がアク
ティブになった後、仮想レジスタ１０１０ビツト３９〜
４７と連結されたセレクタ１３５によりＭ８２８にとっ
て有効となる。セレクタ１５５は、エントリ１一致ラッ
チ１５０がセットされると、ＦＩＤレジスタ１１５のピ
ット０〜１４をＭＳアドレスの上位１５ビツトとしてゲ
ートし、エントリ１一致信号のラッチ１３０がリセット
されると、ＬＢ　　ＦＩＤレジスタ１１５のビット１６
〜６０をＭＳアドレスの上位１５ビツトとしてゲートす
る。

若しＬＢ　　ＳＩＤＩＤ上リがどちらも仮想レジスタ１
０１の仮想アドレスの最初の４バイトに一致しなかった
なら、第２のＬＢ　　ＳＩＤ比較後のＣ１クロックで、
ＬＢミスラッチ２４４がＯＲゲート２４０および２４２
、ＮＯＴＯＲゲート１４６び２２１ならびにＡＮＤゲー
ト２４３によりセットされる。

特定の条件による動作条件１：オペランド変換はＣＰＵにより開始され、ＬＲ
Ｕ標識はオフであり、ノ・ツシュにより参照されるＬＢ
１２０のＳＩＤ　　２エントリが仮想レジスタ１０１に
ある仮想アドレスの最初の４バイトに一致する。ＬＲＵ
標識がオフであるから、ＲＤ’ＳＩ　　Ｉ　　Ｃ１信号
がアクティブになってＳＩＤ　　１工／トリが最初に読
取られる。５ＩＤ１エントリは一致しないから、ＲＤ　
　ＳＩ　　２Ｏ２信号がアクティブになった時にＳＩＤ
　　２エントリが読取られる。読取られたＳＩＤ　　２
エントリは仮想レジスタ１０１の最初の４バイトのＳＩ
Ｄと一致するから、一致信号はオンでありエントリ１一
致信号はリセットされる。一致が生じたので、ＬＢ１２
０のロケ−７ヨンば、ＷＦｔ　　ＦＩＤ　　Ｃ１信号が
アクティブのときオンのＬＲＵ標識とともに再書込みさ
れる。これはＳＩＤ　　２エントリが最後に一致したこ
とを表わす。ＦＩＤレジスタ１１５のビット１６〜３０
と仮想レジ名り１０１のピット３９〜４７との連結によ
り形　されたＭＳアドレスは、ＬＢ１２０のロケーショ
ンの書込み中にＭＳ２８に送られる。そのとき変換完了
信号が生　され、変換が終ったことを示す。

条件２　：　（第４図）オペランド変換はＣＰＵにより
開始され、ＬＲＵ標識はオフであり、ノ・ランスによシ
参照されるＬＢ１２０のＳＩＤ　　１エントリが仮想レ
ジスタ１０１にある仮想アドレスの最初の４バイトと一
致する６ＬＲＵ標識はオフであるから、ＲＤ　　ＳＩ　
　Ｉ　　Ｃ１信号がアクティブのときにＳＩＤ　　１エ
ントリが最初に読取られる。読取られたＳＩＤ　　１エ
ントリは仮想レジスタ１０１の最初の４バイトのＳＩＤ
と一致するから、一致信号およびエントリ１一致信号は
アクティブである。一致が生じたので、ＬＢｉ２０のロ
ケーションは、ＷＲＦＩＤ　　Ｃ１信号がアクティブの
ときにオフのＬＲＵ標識とともに再書込みされる。これ
はＬＢ　　ＳＩＤ　　１エントリが最後に一致したこと
を表わす。ＭＳアドレスは、ＦＩＤレジスタ１１５のビ
ットＤ〜１４と仮想レジスタ１０１０ビツト３９〜４７
との連結により形され、Ｌ　１３１２０のロケーション
の苔込み中にＭＳ２８に送られる。そのとき変換完了信
号が生され、Ｋ換が終ったことを示す。

条件３＝（第５図）命令変換はＣＰＵにより開始され、
ＬＲＵ標識はオフであり、ノ・ツシュにより参照される
ＬＢ１２０のＳＩＤ　　１エフ　ト’Ｊ　カ仮想レジス
タ１０１にある仮想アドレスの最初の４バイトと一致す
る。命令変換が行なわれているから、ＦＩＢ信号は、変
換完了またはＬＢミス信号がアクティブになるまでアク
ティブである。ＬＲＵ標識はオフであるから、ＳＩＤ　
　１エントリはＲＤ　　ＳＩ　　Ｉ　　Ｃ１信号がアク
ティブになると最初に読取られる。読取られたＳＩＤ　
　１エントリは仮想レジスタ１０１の最初の４バイトの
ＳＩＤと一致するから、一致信号はアクティブとなシ、
エントリ１一致信号もアクティブとなる。ＦＩＢ信号は
アクティブであるから、ＦＩＤレジスタ１１５はＬＢＩ
２０に書込まれない。その代りに、変換完了信号がアク
ティブになる。従って、ＬＢ１２０の関連するロケーシ
ョンにあるＬＲＩＪ標識はＦＩＢ変換中には変更されな
い。ＭＳアドレスは、ＦＩＤレジスタ１１５のビット０
〜１４と仮想レジスタ１０１のビット６９〜４７との連
結により形　され、ＭＳ２８に送られる。そのとき変換
完了信号がアクティブになり、変換が終ったことを示す
。

Ｇ９発明の効果本発明により、仮想アドレスの変換による実アドレスの
決定を効率的に実行してシステムのパフォーマンスを向
上することができる。

【図面の簡単な説明】

第１Ａ図、第１Ｂ図および第３図は本発明に従うアドレ
ス変換装置の詳細を示すブロック図、第２図は本発明を
適用し得るコンピュータ・システムを示すブロック図、
第４図は第２のタイプのデータのアドレスを決定する場
合のルックアサイド・バッファのタイミング図、第５図
は第１のタイ゛プのデータのアドレスを決定する場合の
ルックアサイド・バッファのタイミング図である。２０・・・・ＣＰＵ、２４・・・・ＶＡＴ、２８・・・
・ＭＳ、１０１・・・・仮想レジスタ、１０５・・・・
アドレスレジスタ、１０６・・・・ＸＯＲセレクタ、１
１５・・・・ＦＩＤレジスタ、１２０・・・・ＬＢ、１
２５・・・・比較器、１３５・・・・セレクタ。第２図Ｃ２クロック＊換完了才２のタイプの子−７のアドレ又拍決え１ろ場合のタイミレグ第４図Ｃ２クロック＊換完了峰１のタイプのデーダのアドレスを決嵐噌る場、会のケイミンデ第５図

Claims

【特許請求の範囲】少なくとも第１のタイプのデータおよび第２のタイプの
データをページ形式で記憶するメモリの実アドレスを仮
想アドレスにより索引するコンピュータシステムのルッ
クアサイド・バッファを備え、前記バッファは異なつた
タイプのデータを含む少なくとも２ページの実アドレス
を選択されたロケーションに保持し、前記実アドレスの
１つをＬＲＵ標識により最も長い間使用されていなかつ
たものとして指示して更にもう１つの実アドレスが決定
された場合に削除するように構成され、第１のタイプのデータに対応するバッファアクセスを検
出するデータタイプ検出手段と、前記データタイプ検出手段に結合され、第１のタイプの
データの実アドレスがアクセスされた場合、前記ＬＲＵ
標識が、第２のタイプのデータに対応するアドレスが最
も長い間使用されていなかつたことを表示するのを阻止
し、第１のタイプのデータのページアドレスを決定した
ことにより第２のタイプのデータのページアドレスがル
ックアサイド・バッファから削除されないようにする標
識制御手段と、を含む仮想アドレス変換装置。