JP2003511788A - 微細粒度変換判別 - Google Patents
微細粒度変換判別Info
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- 238000006243 chemical reaction Methods 0.000 title description 13
- 238000000034 method Methods 0.000 claims abstract description 33
- 238000013519 translation Methods 0.000 claims description 32
- 239000000872 buffer Substances 0.000 claims description 22
- 230000014616 translation Effects 0.000 description 29
- 238000012937 correction Methods 0.000 description 11
- 239000002245 particle Substances 0.000 description 8
- 239000010419 fine particle Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 101100366711 Arabidopsis thaliana SSL13 gene Proteins 0.000 description 1
- 101100366561 Panax ginseng SS11 gene Proteins 0.000 description 1
- 230000006658 host protein synthesis Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000000844 transformation Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
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Abstract
(57)【要約】
ターゲット命令セットからホスト命令セットに命令を変換するコンピュータにおいて、メモリ・サブページに対する書き込みが、ホスト命令に変換されたターゲット命令に対して指令されたか否かについて判定を行う方法であって、ホスト命令に変換されたターゲット命令を格納するメモリ・サブページに対する書き込みを検出するステップと、書き込みがアドレスされたメモリ・ページのサブエリアが、変換されたターゲット命令を格納しているか否かについて検出を行うステップと、アドレスされたターゲット命令から変換されたホスト命令を無効にするステップとを含む。
Description
【０００１】
（発明の背景）発明の分野
本発明は、コンピュータ・システムに関し、更に特定すれば、ターゲット命令
セットからホスト命令セットに命令を動的に変換するマイクロプロセッサによる
既に変換されたターゲット命令を格納したメモリへの書き込み試行を検出する方
法および装置に関する。従来技術の説明 最近、単純であるが非常に高速のホスト・プロセッサ（「モーフ・ホスト」と
呼ぶ）とソフトウエア（「コード・モーフィング・ソフトウエア」と呼ぶ）とを
組み合わせ、モーフ・ホスト・プロセッサの命令セットとは異なる命令セットを
有するプロセッサ用に設計したアプリケーション・プログラムを実行する新たな
マイクロプロセッサが開発された。モーフ・ホスト・プロセッサは、アプリケー
ション・プログラムを、元のソフトウエアの目的を達成することができるホスト
・プロセッサ命令に動的に変換するコード・モーフィング・ソフトウエアを実行
する。命令を変換する際、これらを変換バッファに格納する。変換バッファ内で
は、更に変換せずにこれらを実行することができる。プログラムの初期変換は低
速であるが、一旦変換されれば、プログラムを実行するためにハードウエアに通
常必要となるステップの多くは不要となる。新たなマイクロプロセッサは、変換
した「ターゲット」プログラムを、そのプログラムを設計した対象である「ター
ゲット」プロセッサと同程度の速度で実行可能であることを証明した。
セットからホスト命令セットに命令を動的に変換するマイクロプロセッサによる
既に変換されたターゲット命令を格納したメモリへの書き込み試行を検出する方
法および装置に関する。従来技術の説明 最近、単純であるが非常に高速のホスト・プロセッサ（「モーフ・ホスト」と
呼ぶ）とソフトウエア（「コード・モーフィング・ソフトウエア」と呼ぶ）とを
組み合わせ、モーフ・ホスト・プロセッサの命令セットとは異なる命令セットを
有するプロセッサ用に設計したアプリケーション・プログラムを実行する新たな
マイクロプロセッサが開発された。モーフ・ホスト・プロセッサは、アプリケー
ション・プログラムを、元のソフトウエアの目的を達成することができるホスト
・プロセッサ命令に動的に変換するコード・モーフィング・ソフトウエアを実行
する。命令を変換する際、これらを変換バッファに格納する。変換バッファ内で
は、更に変換せずにこれらを実行することができる。プログラムの初期変換は低
速であるが、一旦変換されれば、プログラムを実行するためにハードウエアに通
常必要となるステップの多くは不要となる。新たなマイクロプロセッサは、変換
した「ターゲット」プログラムを、そのプログラムを設計した対象である「ター
ゲット」プロセッサと同程度の速度で実行可能であることを証明した。
【０００２】
モーフ・ホスト・プロセッサは、多数のハードウエア強化策を盛り込んでおり
、ターゲット・プロセッサの既知の状態間におよぶターゲット命令シーケンスを
ホスト命令に変換し、更なる使用のために変換バッファに格納し、変換した命令
が正しく実行するか否か判定するために検査することができる。これらのハード
ウエア強化策によって、実行が成功している限り、変換実行の効果をバッファす
ることが可能となる。「コミット」と呼ばれるプロセスにおいて実行が成功する
と、メモリ・ストアおよびターゲット・プロセッサ状態を更新する。これらのハ
ードウエア強化策によって、ターゲット・プロセッサの既知の状態が存在する命
令シーケンスの先頭に実行を戻すことによって、ホスト命令シーケンスの実行中
に発生する例外の迅速かつ高精度の処理が可能となる。ターゲット状態がわかっ
ている実行点に動作を戻すことを「ロールバック」と呼ぶ。新たなプロセッサは
、本発明の譲受人に譲渡された、１９９８年１１月３日付けのKelly等の米国特
許第５，８３２，２０５号、Memory Controller For A Microprocessor For Det ecting A Failure Of Speculation On The Physical Nature Of A Component Be ing Addressed （アドレスされているコンポーネントの物理的性質に対する推定
の失敗を検出するマイクロプロセッサのメモリ・コントローラ）に詳しく記載さ
れている。
、ターゲット・プロセッサの既知の状態間におよぶターゲット命令シーケンスを
ホスト命令に変換し、更なる使用のために変換バッファに格納し、変換した命令
が正しく実行するか否か判定するために検査することができる。これらのハード
ウエア強化策によって、実行が成功している限り、変換実行の効果をバッファす
ることが可能となる。「コミット」と呼ばれるプロセスにおいて実行が成功する
と、メモリ・ストアおよびターゲット・プロセッサ状態を更新する。これらのハ
ードウエア強化策によって、ターゲット・プロセッサの既知の状態が存在する命
令シーケンスの先頭に実行を戻すことによって、ホスト命令シーケンスの実行中
に発生する例外の迅速かつ高精度の処理が可能となる。ターゲット状態がわかっ
ている実行点に動作を戻すことを「ロールバック」と呼ぶ。新たなプロセッサは
、本発明の譲受人に譲渡された、１９９８年１１月３日付けのKelly等の米国特
許第５，８３２，２０５号、Memory Controller For A Microprocessor For Det ecting A Failure Of Speculation On The Physical Nature Of A Component Be ing Addressed （アドレスされているコンポーネントの物理的性質に対する推定
の失敗を検出するマイクロプロセッサのメモリ・コントローラ）に詳しく記載さ
れている。
【０００３】
新たなプロセッサに伴って発生する可能性がある問題の１つに、ターゲット・
プロセッサのオペレーティング・システムおよびアプリケーションによっては、
メモリに格納されているターゲット命令に書き込みを行う可能性があることがあ
げられる。これが発生すると、上書きされたターゲット命令の変換であるホスト
命令は、もはや有効でなくなる。無効なホスト変換を用いないことを保証するた
めに、新たなプロセッサは、「Ｔビット」と名付けられたインディケータを利用
する。Ｔビットには、変換ルックアサイド・バッファ（ＴＬＢ：translation lo
okaside buffer）における物理ページ・アドレスと共に格納される。ルックアサ
イド・バッファは、最新のメモリ・アクセスの仮想メモリ・アドレスおよび物理
メモリ・アドレス双方を含むエントリを格納し、ページ・テーブルによるよりも
一層メモリ・アクセスの高速化を可能にする。新たなプロセッサのＴＬＢにおい
て、各エントリはＴビットを含む。アドレス・メモリ・ページ上の命令がホスト
命令に変換されたときにはいつでも、Ｔビットはセットされる。Ｔビットによっ
て保護されているメモリ・ページに書き込みが行われようとすると、Ｔビット例
外が発生する。Ｔビット例外によって、例外ハンドラは、Ｔビットによって保護
されているページ上のターゲット命令から変換されたホスト命令のアドレスへの
参照を保持するデータ構造を調べる。例外ハンドラは、これらの変換を、ＴＬＢ
エントリのＴビット保護をオフにすることによって、無効にする。
プロセッサのオペレーティング・システムおよびアプリケーションによっては、
メモリに格納されているターゲット命令に書き込みを行う可能性があることがあ
げられる。これが発生すると、上書きされたターゲット命令の変換であるホスト
命令は、もはや有効でなくなる。無効なホスト変換を用いないことを保証するた
めに、新たなプロセッサは、「Ｔビット」と名付けられたインディケータを利用
する。Ｔビットには、変換ルックアサイド・バッファ（ＴＬＢ：translation lo
okaside buffer）における物理ページ・アドレスと共に格納される。ルックアサ
イド・バッファは、最新のメモリ・アクセスの仮想メモリ・アドレスおよび物理
メモリ・アドレス双方を含むエントリを格納し、ページ・テーブルによるよりも
一層メモリ・アクセスの高速化を可能にする。新たなプロセッサのＴＬＢにおい
て、各エントリはＴビットを含む。アドレス・メモリ・ページ上の命令がホスト
命令に変換されたときにはいつでも、Ｔビットはセットされる。Ｔビットによっ
て保護されているメモリ・ページに書き込みが行われようとすると、Ｔビット例
外が発生する。Ｔビット例外によって、例外ハンドラは、Ｔビットによって保護
されているページ上のターゲット命令から変換されたホスト命令のアドレスへの
参照を保持するデータ構造を調べる。例外ハンドラは、これらの変換を、ＴＬＢ
エントリのＴビット保護をオフにすることによって、無効にする。
【０００４】
Ｔビットを利用するための構成は、１９９６年８月２２日に出願され、本発明
と同じ譲受人に譲渡された、Kelly等のTranslated Memory Protection Apparatu s For An Advanced Microprocessor （高度マイクロプロセッサのための変換メモ
リ保護装置）と題する米国特許第０８／７０２，７７１号に詳しく記載されてい
る。
と同じ譲受人に譲渡された、Kelly等のTranslated Memory Protection Apparatu s For An Advanced Microprocessor （高度マイクロプロセッサのための変換メモ
リ保護装置）と題する米国特許第０８／７０２，７７１号に詳しく記載されてい
る。
【０００５】
ＴＬＢエントリにおいてＴビットを利用する構成は、ほとんどの状況において
効率的に機能するが、動作においていくつかの問題が残っている。これらの問題
の１つは、あるターゲット・プロセッサが、命令とデータが格納されているエリ
ア間で区別を行わないオペレーティング・システムを採用していることである。
例えば、マイクロソフト社の「ウインドウズ」は、命令のために指定されたセグ
メント、およびデータのために指定された別のセグメントを、同じメモリ・ペー
ジ上に格納することを許す。
効率的に機能するが、動作においていくつかの問題が残っている。これらの問題
の１つは、あるターゲット・プロセッサが、命令とデータが格納されているエリ
ア間で区別を行わないオペレーティング・システムを採用していることである。
例えば、マイクロソフト社の「ウインドウズ」は、命令のために指定されたセグ
メント、およびデータのために指定された別のセグメントを、同じメモリ・ペー
ジ上に格納することを許す。
【０００６】
これが生じると、かかるメモリ・ページ上のデータに書き込みを行おうとした
場合、Ｔビット障害が発生する。その結果生ずる例外によって、当該データへの
書き込みが、ターゲット命令を全く変化させなかったことを示しても、特定のＴ
ビットによって保護されているメモリ・ページ上のターゲット命令の変換全てが
無効となる。メモリ・ページ上において正しい変換が無効にされると、新たなプ
ロセッサの動作が著しく遅くなる。
場合、Ｔビット障害が発生する。その結果生ずる例外によって、当該データへの
書き込みが、ターゲット命令を全く変化させなかったことを示しても、特定のＴ
ビットによって保護されているメモリ・ページ上のターゲット命令の変換全てが
無効となる。メモリ・ページ上において正しい変換が無効にされると、新たなプ
ロセッサの動作が著しく遅くなる。
【０００７】
Ｔビットによって保護されているメモリ・ページへの書き込みによる影響を受
けない変換の無効化を排除し、発生しても変換の無効化を生じないＴビット・ト
ラップの数を低減することによって、新たなプロセッサの動作速度を向上させる
ことが望ましい。 （発明の概要） したがって、本発明の目的は、他のマイクロプロセッサのために設計されたア
プリケーション・プログラムおよびオペレーティング・システムと互換性があり
、これらを走らせることができ、しかもこれら他のマイクロプロセッサよりも一
層高速なマイクロプロセッサを提供することである。
けない変換の無効化を排除し、発生しても変換の無効化を生じないＴビット・ト
ラップの数を低減することによって、新たなプロセッサの動作速度を向上させる
ことが望ましい。 （発明の概要） したがって、本発明の目的は、他のマイクロプロセッサのために設計されたア
プリケーション・プログラムおよびオペレーティング・システムと互換性があり
、これらを走らせることができ、しかもこれら他のマイクロプロセッサよりも一
層高速なマイクロプロセッサを提供することである。
【０００８】
本発明のこの目的およびその他の目的は、ターゲット命令セットからホスト命
令セットに命令を変換するコンピュータにおいて、メモリ・ページに対する書き
込みが、ホスト命令に変換されたターゲット命令に対するものか否かについて判
定を行う方法によって実現される。この方法は、ホスト命令に変換されたターゲ
ット命令を格納するメモリ・ページに対する書き込みを検出するステップと、書
き込みがアドレスされたメモリ・ページのサブエリアが、変換されたターゲット
命令を格納しているか否かについて検出を行うステップと、アドレスされたター
ゲット命令から変換されたホスト命令を無効にするステップとを含む。
令セットに命令を変換するコンピュータにおいて、メモリ・ページに対する書き
込みが、ホスト命令に変換されたターゲット命令に対するものか否かについて判
定を行う方法によって実現される。この方法は、ホスト命令に変換されたターゲ
ット命令を格納するメモリ・ページに対する書き込みを検出するステップと、書
き込みがアドレスされたメモリ・ページのサブエリアが、変換されたターゲット
命令を格納しているか否かについて検出を行うステップと、アドレスされたター
ゲット命令から変換されたホスト命令を無効にするステップとを含む。
【０００９】
本発明のこれらおよびその他の目的ならびに特徴は、図面と共に以下に続く詳
細な説明を参照することによって、一層良く理解されよう。図面においては、い
くつかの図を通じて同様のエレメントを同様の符号で示すこととする。 （詳細な説明） 図１は、本発明を利用可能なマイクロプロセッサ１１を示す。図示したマイ
クロプロセッサは、米国特許第５，８３２，２０５号に詳細に記載されている。
このマイクロプロセッサは、浮動小数点ユニット１２、整数ユニット１３、シス
テム・メモリの一部である変換バッファ１４、システム・メモリの別の一部であ
るターゲット・メモリ１５、およびメモリ管理ユニットの一部である変換ルック
アサイド・バッファ１６を含む。
細な説明を参照することによって、一層良く理解されよう。図面においては、い
くつかの図を通じて同様のエレメントを同様の符号で示すこととする。 （詳細な説明） 図１は、本発明を利用可能なマイクロプロセッサ１１を示す。図示したマイ
クロプロセッサは、米国特許第５，８３２，２０５号に詳細に記載されている。
このマイクロプロセッサは、浮動小数点ユニット１２、整数ユニット１３、シス
テム・メモリの一部である変換バッファ１４、システム・メモリの別の一部であ
るターゲット・メモリ１５、およびメモリ管理ユニットの一部である変換ルック
アサイド・バッファ１６を含む。
【００１０】
前述のように、新たなマイクロプロセッサは、独特な方法を利用して、変換し
た命令が、これらを変換した元のターゲット命令との一貫性を保持していること
を保証する。この方法を「Ｔビット例外」と呼ぶ。Ｔビットは、変換ルックアサ
イド・バッファ１６内のエントリに置かれ、書き込みを行おうとしているターゲ
ット・メモリ１５内のメモリ・ページが、変換バッファ１４内に格納されている
ホスト命令に変換されているターゲット命令を格納していることを表示する。Ｔ
ビット例外が発生するのは、変換されたターゲット命令を格納しているメモリ・
ページに書き込みを行おうとしたときである。
た命令が、これらを変換した元のターゲット命令との一貫性を保持していること
を保証する。この方法を「Ｔビット例外」と呼ぶ。Ｔビットは、変換ルックアサ
イド・バッファ１６内のエントリに置かれ、書き込みを行おうとしているターゲ
ット・メモリ１５内のメモリ・ページが、変換バッファ１４内に格納されている
ホスト命令に変換されているターゲット命令を格納していることを表示する。Ｔ
ビット例外が発生するのは、変換されたターゲット命令を格納しているメモリ・
ページに書き込みを行おうとしたときである。
【００１１】
Ｔビットの目的は、変換したホスト命令を無効にし、変換を発生した元のター
ゲット命令が変化したときに、変換を用いない（または少なくとも、使用前にこ
れらが未だ有効であることを判定するためにチェックを行う）ようにすることで
ある。「無効化」とは、この明細書では両方の意味を含むように用いることとす
る。しかしながら、ある種のターゲット・プロセッサでは（特に、Ｘ８６ファミ
リ）、変換された命令およびデータ双方を含むメモリ・ページが存在することが
許されている。メモリ・ページへのデータの書き込みは、そのページ上の命令を
変化させないので、当該メモリ・ページ上の命令から変換されたホスト命令を無
効にする理由がない。その結果、新たなプロセスが考案され、これによってコー
ド・モーフィング・ソフトウエアは、あるメモリ・ページに対して行われようと
した書き込みが、変換された命令に対するものか、またはデータに対するものか
について判定を行い、ページ上の命令の変換を無効にすることなくデータへの書
き込みを許可することができるようにした。また、新たなプロセスは、実際に書
き込まれているメモリ・ページのエリアに対する、ページ上の命令への書き込み
の効果も制限する。
ゲット命令が変化したときに、変換を用いない（または少なくとも、使用前にこ
れらが未だ有効であることを判定するためにチェックを行う）ようにすることで
ある。「無効化」とは、この明細書では両方の意味を含むように用いることとす
る。しかしながら、ある種のターゲット・プロセッサでは（特に、Ｘ８６ファミ
リ）、変換された命令およびデータ双方を含むメモリ・ページが存在することが
許されている。メモリ・ページへのデータの書き込みは、そのページ上の命令を
変化させないので、当該メモリ・ページ上の命令から変換されたホスト命令を無
効にする理由がない。その結果、新たなプロセスが考案され、これによってコー
ド・モーフィング・ソフトウエアは、あるメモリ・ページに対して行われようと
した書き込みが、変換された命令に対するものか、またはデータに対するものか
について判定を行い、ページ上の命令の変換を無効にすることなくデータへの書
き込みを許可することができるようにした。また、新たなプロセスは、実際に書
き込まれているメモリ・ページのエリアに対する、ページ上の命令への書き込み
の効果も制限する。
【００１２】
これを行うための本発明のプロセスは、Ｔビットによって保護されているメモ
リ・ページを一層微細な粒度で分割する。本プロセスは、被保護ページをサイズ
が等しい複数のサブエリアに分割し、かかるメモリ・ページのサブエリア毎にイ
ンディケータを格納する。一実施形態では、インディケータは、複数のサブエリ
アの各々に１ビットから成るマスクを形成する。マスクは、Ｔビットで保護され
ているメモリ・ページの一部として格納することも可能である。保護されている
サブエリア毎のインディケータを、「微粒子Ｔビット」と呼ぶ。一実施形態では
、マスクは３２ビット・ワードであるので、各微粒子Ｔビットは、４０９６バイ
トのメモリ・ページの内１２８バイトのサブエリアを保護する。ターゲット命令
を含むサブエリア毎に、微粒子Ｔビットがセットされる。Ｔビット例外が発生す
ると、例外ハンドラがインディケータを検査し、書き込みが行われようとしたメ
モリ・ページに、微粒子Ｔビット保護が設けられているか否か判定を行う。
リ・ページを一層微細な粒度で分割する。本プロセスは、被保護ページをサイズ
が等しい複数のサブエリアに分割し、かかるメモリ・ページのサブエリア毎にイ
ンディケータを格納する。一実施形態では、インディケータは、複数のサブエリ
アの各々に１ビットから成るマスクを形成する。マスクは、Ｔビットで保護され
ているメモリ・ページの一部として格納することも可能である。保護されている
サブエリア毎のインディケータを、「微粒子Ｔビット」と呼ぶ。一実施形態では
、マスクは３２ビット・ワードであるので、各微粒子Ｔビットは、４０９６バイ
トのメモリ・ページの内１２８バイトのサブエリアを保護する。ターゲット命令
を含むサブエリア毎に、微粒子Ｔビットがセットされる。Ｔビット例外が発生す
ると、例外ハンドラがインディケータを検査し、書き込みが行われようとしたメ
モリ・ページに、微粒子Ｔビット保護が設けられているか否か判定を行う。
【００１３】
検査を加速するために、アクセスするアドレスの下位１２ビットを用いてマス
クを発生する。このマスクは、アドレスされるバイトの位置に１を有する（そし
て、格納されているデータが長く次のサブエリア内に達する場合、次に続くビッ
ト位置に１を有する）。下位アドレス・ビットのマスクおよび微粒子Ｔビット・
マスクのＡＮＤを取る。いずれの位置においても０が得られた場合、サブエリア
に微粒子Ｔビットがセットされ、Ｔビット例外が発生するべきであることを示す
。
クを発生する。このマスクは、アドレスされるバイトの位置に１を有する（そし
て、格納されているデータが長く次のサブエリア内に達する場合、次に続くビッ
ト位置に１を有する）。下位アドレス・ビットのマスクおよび微粒子Ｔビット・
マスクのＡＮＤを取る。いずれの位置においても０が得られた場合、サブエリア
に微粒子Ｔビットがセットされ、Ｔビット例外が発生するべきであることを示す
。
【００１４】
メモリ・ページがサブエリアに分割されていない場合（即ち、ターゲット命令
のみがページに書き込まれている場合）、Ｔビット例外が肯定され、このページ
に関連する変換バッファ内の変換を無効にする。メモリ・ページがサブエリアに
分割されており、微粒子Ｔビット・インディケータが存在し、検査が、微粒子Ｔ
ビットによって指定されていない１つ以上のサブエリアに対して書き込みが行わ
れることを示す場合、元のＴビット例外はソフトウエアによって無視される。メ
モリ・ページがサブエリアに分割されており、検査が、微粒子Ｔビットによって
指定された１つ以上のサブエリア（命令を格納しているエリア）に対して書き込
みが行われることを示す場合、元のＴビット例外を肯定し、例外ハンドラは、保
護されているメモリ・ページ上の特定のサブエリア内に格納されているターゲッ
ト命令から変換され、変換バッファに格納されているホスト命令を無効にする。
のみがページに書き込まれている場合）、Ｔビット例外が肯定され、このページ
に関連する変換バッファ内の変換を無効にする。メモリ・ページがサブエリアに
分割されており、微粒子Ｔビット・インディケータが存在し、検査が、微粒子Ｔ
ビットによって指定されていない１つ以上のサブエリアに対して書き込みが行わ
れることを示す場合、元のＴビット例外はソフトウエアによって無視される。メ
モリ・ページがサブエリアに分割されており、検査が、微粒子Ｔビットによって
指定された１つ以上のサブエリア（命令を格納しているエリア）に対して書き込
みが行われることを示す場合、元のＴビット例外を肯定し、例外ハンドラは、保
護されているメモリ・ページ上の特定のサブエリア内に格納されているターゲッ
ト命令から変換され、変換バッファに格納されているホスト命令を無効にする。
【００１５】
以上からわかるように、微粒子Ｔビットによる保護は、新たなプロセッサが発
生するＴビット例外の大部分を不要とする。また、微粒子Ｔビットの保護は、破
棄される変換を、書き込まれたサブエリアにある命令を変換するもののみに制限
する。したがって、本発明のプロセスは、常時メモリ・ページ全体を破棄する場
合よりも、かなり速くなる。
生するＴビット例外の大部分を不要とする。また、微粒子Ｔビットの保護は、破
棄される変換を、書き込まれたサブエリアにある命令を変換するもののみに制限
する。したがって、本発明のプロセスは、常時メモリ・ページ全体を破棄する場
合よりも、かなり速くなる。
【００１６】
コード・モーフィング・ソフトウエアおよびソフトウエア例外ハンドラを用い
るプロセスは、基本的なＴビット保護よりも速いが、更に加速することも可能で
ある。本発明のプロセスを高速化するために、図２に示すハードウエアの実施形
態を構築した。この実施形態は、先に論じたＴＬＢのように構成した第１ＴＬＢ
２１を有する回路２０を含む。このＴＬＢは、各々メモリ・ページの仮想アドレ
ス、仮想メモリ・アドレスによってアドレスされた情報が実際に格納されている
物理ページ・アドレス、およびＴビットを含むエントリを格納する位置を与える
。有効なメモリ・ページが、変換されているターゲット命令を格納している場合
、ＴＬＢ２１内のエントリに対してＴビットをセットする。
るプロセスは、基本的なＴビット保護よりも速いが、更に加速することも可能で
ある。本発明のプロセスを高速化するために、図２に示すハードウエアの実施形
態を構築した。この実施形態は、先に論じたＴＬＢのように構成した第１ＴＬＢ
２１を有する回路２０を含む。このＴＬＢは、各々メモリ・ページの仮想アドレ
ス、仮想メモリ・アドレスによってアドレスされた情報が実際に格納されている
物理ページ・アドレス、およびＴビットを含むエントリを格納する位置を与える
。有効なメモリ・ページが、変換されているターゲット命令を格納している場合
、ＴＬＢ２１内のエントリに対してＴビットをセットする。
【００１７】
また、回路２０は、第２のＴＬＢ状構造２３も含む。これを「微粒子Ｔビット
・ルックアップ・テーブル」と呼ぶ。微粒子Ｔビット・ルックアップ・テーブル
２３は、ＴＬＢ２１よりも少ない数のエントリを有するのが通例である。何故な
ら、変換されたターゲット命令を格納するメモリ・ページが、データも格納する
ことは少ないと予想されるからである。テーブル２３は、各々、データおよび変
換されたターゲット命令双方を格納するメモリ・ページの物理ページ・アドレス
を含むエントリを格納する位置を与える。また、テーブル２３の各エントリは、
ソフトウエアの実施形態において利用したのと同じ１組のインディケータ（例え
ば、３２ビット・ワード・マスク）も格納し、微粒子Ｔビットによって実際に保
護されているサブエリアを示す。
・ルックアップ・テーブル」と呼ぶ。微粒子Ｔビット・ルックアップ・テーブル
２３は、ＴＬＢ２１よりも少ない数のエントリを有するのが通例である。何故な
ら、変換されたターゲット命令を格納するメモリ・ページが、データも格納する
ことは少ないと予想されるからである。テーブル２３は、各々、データおよび変
換されたターゲット命令双方を格納するメモリ・ページの物理ページ・アドレス
を含むエントリを格納する位置を与える。また、テーブル２３の各エントリは、
ソフトウエアの実施形態において利用したのと同じ１組のインディケータ（例え
ば、３２ビット・ワード・マスク）も格納し、微粒子Ｔビットによって実際に保
護されているサブエリアを示す。
【００１８】
回路２０の動作を図３のフロー・チャートで示す。書き込みがメモリ・ページ
に行われようとすると、ＴＬＢ２３を検索し、アドレスされたメモリ・ページの
エントリがテーブルに存在するか否か判定を行う。これを行うために、仮想メモ
リ・アドレスを含むエントリについて検索を実施する。このようなエントリが存
在する場合、このページの物理アドレスを求め、このページに対するＴビットの
状態を判定する。Ｔビットがセットされていない場合、このメモリ・ページは、
変換されたターゲット命令を格納するページではないので、実際にＴビット保護
を有するページではない。メモリ・ページが、変換されたターゲット命令を格納
しており、したがってセットされているＴビットによって保護されている場合、
このページに対してＴビット・トラップを発生し、エントリの物理アドレスを、
微粒子Ｔビット・ルックアップ・テーブル２３に送る。
に行われようとすると、ＴＬＢ２３を検索し、アドレスされたメモリ・ページの
エントリがテーブルに存在するか否か判定を行う。これを行うために、仮想メモ
リ・アドレスを含むエントリについて検索を実施する。このようなエントリが存
在する場合、このページの物理アドレスを求め、このページに対するＴビットの
状態を判定する。Ｔビットがセットされていない場合、このメモリ・ページは、
変換されたターゲット命令を格納するページではないので、実際にＴビット保護
を有するページではない。メモリ・ページが、変換されたターゲット命令を格納
しており、したがってセットされているＴビットによって保護されている場合、
このページに対してＴビット・トラップを発生し、エントリの物理アドレスを、
微粒子Ｔビット・ルックアップ・テーブル２３に送る。
【００１９】
テーブル２３において検索を行い、物理アドレスを含むエントリを求める。物
理アドレスを含むエントリがテーブル２３内に存在しない場合、（１）メモリ・
ページはデータおよび変換されたターゲット命令の双方は格納していないか、あ
るいは（２）メモリ・ページはデータおよび変換されたターゲット命令の双方は
格納しているが、メモリ・ページのエントリはテーブル２３に入力されていない
。第１の状況では、ＴＬＢ２１内のエントリにおいてセットされているＴビット
が、ページが変換されたターゲット命令を含むことを示すので、Ｔビット・トラ
ップ例外を発生し、このページに関連する変換バッファに格納されている変換を
無効にする。第２の状況では、物理アドレスのエントリをテーブル２３にロード
し、書き込みを再度試す。
理アドレスを含むエントリがテーブル２３内に存在しない場合、（１）メモリ・
ページはデータおよび変換されたターゲット命令の双方は格納していないか、あ
るいは（２）メモリ・ページはデータおよび変換されたターゲット命令の双方は
格納しているが、メモリ・ページのエントリはテーブル２３に入力されていない
。第１の状況では、ＴＬＢ２１内のエントリにおいてセットされているＴビット
が、ページが変換されたターゲット命令を含むことを示すので、Ｔビット・トラ
ップ例外を発生し、このページに関連する変換バッファに格納されている変換を
無効にする。第２の状況では、物理アドレスのエントリをテーブル２３にロード
し、書き込みを再度試す。
【００２０】
微粒子Ｔビット・ルックアップ・テーブル２３内でヒットした場合、このペー
ジの特定のサブエリアに対する検査を実施し、アドレスされたサブエリアが微粒
子Ｔビットによって保護されているか否か判定を行う。このサブエリアに対して
微粒子Ｔビットがセットされていない場合、Ｔビット・トラップ例外を発生せず
、データをメモリ・ページに格納する。このサブエリアに対して微粒子Ｔビット
がセットされている場合、Ｔビット・トラップ例外を発生し、メモリ・ページの
特定のサブエリア、ＴＬＢ２１内のエントリ、およびこのメモリ・ページの特定
のサブエリアに関連する変換バッファ内に格納されている変換を無効にする。
ジの特定のサブエリアに対する検査を実施し、アドレスされたサブエリアが微粒
子Ｔビットによって保護されているか否か判定を行う。このサブエリアに対して
微粒子Ｔビットがセットされていない場合、Ｔビット・トラップ例外を発生せず
、データをメモリ・ページに格納する。このサブエリアに対して微粒子Ｔビット
がセットされている場合、Ｔビット・トラップ例外を発生し、メモリ・ページの
特定のサブエリア、ＴＬＢ２１内のエントリ、およびこのメモリ・ページの特定
のサブエリアに関連する変換バッファ内に格納されている変換を無効にする。
【００２１】
アドレスされた領域に対して微粒子Ｔビットがセットされているか否か判定す
るために、回路２０のテーブル２３内で一致する物理アドレスがあった場合、本
発明の一実施形態では、微粒子Ｔビットによって保護されているサブエリアを示
すマスクを、レジスタ２５内に置く。次に、仮想アドレスの下位ビットを用いて
、アドレスされたサブエリアが微粒子Ｔビットによって保護されているか否か判
定を行う。これらの下位ビットは、アドレスされたメモリ・ページ内において、
書き込みアクセスによってアクセスされたアドレスを規定する。書き込みアクセ
スがアドレスされたページの特定のサブエリアを、レジスタ２５におけるマスク
の３２ビットＴビット・インディケータと照合し、そのアドレスが、微粒子Ｔビ
ットによって保護された１つ以上のサブエリア内にあるか否か判定を行う。微粒
子Ｔビットによって保護されているサブエリアへの書き込みである場合、トラッ
プによってＴビット例外を発生し、特定のサブエリア、これらのサブエリアに格
納されている命令の変換、およびＴＬＢ２１内でアドレスされたエントリを無効
にする。
るために、回路２０のテーブル２３内で一致する物理アドレスがあった場合、本
発明の一実施形態では、微粒子Ｔビットによって保護されているサブエリアを示
すマスクを、レジスタ２５内に置く。次に、仮想アドレスの下位ビットを用いて
、アドレスされたサブエリアが微粒子Ｔビットによって保護されているか否か判
定を行う。これらの下位ビットは、アドレスされたメモリ・ページ内において、
書き込みアクセスによってアクセスされたアドレスを規定する。書き込みアクセ
スがアドレスされたページの特定のサブエリアを、レジスタ２５におけるマスク
の３２ビットＴビット・インディケータと照合し、そのアドレスが、微粒子Ｔビ
ットによって保護された１つ以上のサブエリア内にあるか否か判定を行う。微粒
子Ｔビットによって保護されているサブエリアへの書き込みである場合、トラッ
プによってＴビット例外を発生し、特定のサブエリア、これらのサブエリアに格
納されている命令の変換、およびＴＬＢ２１内でアドレスされたエントリを無効
にする。
【００２２】
メモリ・ページのアドレスされたサブエリアが微粒子Ｔビットの保護を有する
か否か判定を行うために、本発明の一実施形態は、下位１２アドレス・ビットの
内上位５ビットを利用して、３２のサブエリアのどれが関与しているか判定を行
う。このようなサブエリアは、各々、４０９６バイトのページに対して１２８バ
イトを含む。アドレスされた特定のサブエリアが判定されると、アドレスの下位
７ビットを用いて、サブエリア内でアドレスされた具体的なバイトを判定する。
アドレスされたバイトが判定されると、微粒子Ｔビットによって保護されている
サブエリアを示すマスク（レジスタ２５内のマスク）内においてアドレスされた
サブエリアに対するインディケータを保持するビット位置を検査し、微粒子Ｔビ
ットがセットされているか否か判定を行う。一実施形態では、書き込みは、８バ
イトに及ぶ場合もあるので、格納されているデータの長さ（引く１）を、サブエ
リア内の開始バイト・アドレスに加え、書き込みが次のサブエリア内に達するか
否か判定を行う。書き込みが次のサブエリアに達する場合、マスクも検査し、次
のサブエリアに対して微粒子Ｔビットがセットされているか否か判定を行う。
か否か判定を行うために、本発明の一実施形態は、下位１２アドレス・ビットの
内上位５ビットを利用して、３２のサブエリアのどれが関与しているか判定を行
う。このようなサブエリアは、各々、４０９６バイトのページに対して１２８バ
イトを含む。アドレスされた特定のサブエリアが判定されると、アドレスの下位
７ビットを用いて、サブエリア内でアドレスされた具体的なバイトを判定する。
アドレスされたバイトが判定されると、微粒子Ｔビットによって保護されている
サブエリアを示すマスク（レジスタ２５内のマスク）内においてアドレスされた
サブエリアに対するインディケータを保持するビット位置を検査し、微粒子Ｔビ
ットがセットされているか否か判定を行う。一実施形態では、書き込みは、８バ
イトに及ぶ場合もあるので、格納されているデータの長さ（引く１）を、サブエ
リア内の開始バイト・アドレスに加え、書き込みが次のサブエリア内に達するか
否か判定を行う。書き込みが次のサブエリアに達する場合、マスクも検査し、次
のサブエリアに対して微粒子Ｔビットがセットされているか否か判定を行う。
【００２３】
ハードウエアは、Ｔビット・マスク・レジスタ内に置かれているビット・ベク
トルを取り出し、１２ビット・ページ・オフセットの上位５ビットだけ、これを
シフト・ダウンする(shift down)。これによって、書き込まれた特定のサブエリ
アに対するビットを下位ビット位置に移動し、次のサブエリアに対するビットを
次の下位ビット位置に移動する。１つ（または次のサブエリアに書き込まれてい
る場合は、２つ）の下位ビットを次に検査する。いずれかがセットされている場
合、Ｔビット例外を発生する。
トルを取り出し、１２ビット・ページ・オフセットの上位５ビットだけ、これを
シフト・ダウンする(shift down)。これによって、書き込まれた特定のサブエリ
アに対するビットを下位ビット位置に移動し、次のサブエリアに対するビットを
次の下位ビット位置に移動する。１つ（または次のサブエリアに書き込まれてい
る場合は、２つ）の下位ビットを次に検査する。いずれかがセットされている場
合、Ｔビット例外を発生する。
【００２４】
米国特許出願第０８／７０２，７７１に記載されている基本的なＴビット保護
は、Ｔビットによって保護されているエリアに格納されているターゲット命令か
ら変換されたホスト命令のアドレスを含むデータ構造を利用する。本発明が提供
するＴビット保護の微粒子の態様を最適に利用するために、このデータ構造を、
図４に示すように変更する。コード・モーフィング・ソフトウエアは、物理ペー
ジ・マップと呼ばれるエントリのアレイを利用する。物理ページ・マップにおけ
るエントリは、物理アドレスの上位ビットによってインデックス付けされている
。各エントリは、対応する物理ページからターゲット命令を変換する変換を識別
するデータ構造に対するポインタである。物理ページ上のターゲット命令の各変
換は、微粒子Ｔビット・インディケータ（例えば、３２ビット・ワード・マスク
）を有する。これは、微粒子Ｔビットによって保護されている、変換されたター
ゲット命令を含むメモリ・ページのサブエリアを識別する。Ｔビット例外がある
場合、ストア・アドレスの下位ビットおよびストアのサイズから生成したマスク
を、前述のように用いて、変換毎に、物理ページのアクセスされたサブエリアか
らの命令を変換するか否か判定を行う。
は、Ｔビットによって保護されているエリアに格納されているターゲット命令か
ら変換されたホスト命令のアドレスを含むデータ構造を利用する。本発明が提供
するＴビット保護の微粒子の態様を最適に利用するために、このデータ構造を、
図４に示すように変更する。コード・モーフィング・ソフトウエアは、物理ペー
ジ・マップと呼ばれるエントリのアレイを利用する。物理ページ・マップにおけ
るエントリは、物理アドレスの上位ビットによってインデックス付けされている
。各エントリは、対応する物理ページからターゲット命令を変換する変換を識別
するデータ構造に対するポインタである。物理ページ上のターゲット命令の各変
換は、微粒子Ｔビット・インディケータ（例えば、３２ビット・ワード・マスク
）を有する。これは、微粒子Ｔビットによって保護されている、変換されたター
ゲット命令を含むメモリ・ページのサブエリアを識別する。Ｔビット例外がある
場合、ストア・アドレスの下位ビットおよびストアのサイズから生成したマスク
を、前述のように用いて、変換毎に、物理ページのアクセスされたサブエリアか
らの命令を変換するか否か判定を行う。
【００２５】
物理ページ・マップ内の各エントリは、変換に対するポインタのリストを示す
。変換毎に、Ｔビット・マスクを関連付ける。あるページに対するかかるリスト
上の変換に対するＴビット・マスク同士のＯＲを取ると、このページに対するＴ
ビット・マスクが形成される。これらを格納し、テーブル２３を素早く埋め、更
にテーブル２３に新たなページをロードするために用いることができる。マスク
は、新たな変換がリストに追加されたときにはいつでも、またはリスト上の変換
が無効にされたときにはいつでも再計算される。
。変換毎に、Ｔビット・マスクを関連付ける。あるページに対するかかるリスト
上の変換に対するＴビット・マスク同士のＯＲを取ると、このページに対するＴ
ビット・マスクが形成される。これらを格納し、テーブル２３を素早く埋め、更
にテーブル２３に新たなページをロードするために用いることができる。マスク
は、新たな変換がリストに追加されたときにはいつでも、またはリスト上の変換
が無効にされたときにはいつでも再計算される。
【００２６】
尚、ターゲット命令またはターゲット命令のシーケンスを変換する場合、ホス
ト命令のシーケンスが生成されることを注記しておく。多くの場合、これらのホ
スト命令は、コンピュータの動作速度を高めるために、並び替えられ更にスケジ
ュールされる。その結果、本発明の一実施形態では、ストアのために変換が無効
にされた場合、これらがストアによってアクセスされたのではないエリアからの
ターゲット命令を変換したのであっても、この変換に伴うホスト命令シーケンス
の全てが無効とされる。
ト命令のシーケンスが生成されることを注記しておく。多くの場合、これらのホ
スト命令は、コンピュータの動作速度を高めるために、並び替えられ更にスケジ
ュールされる。その結果、本発明の一実施形態では、ストアのために変換が無効
にされた場合、これらがストアによってアクセスされたのではないエリアからの
ターゲット命令を変換したのであっても、この変換に伴うホスト命令シーケンス
の全てが無効とされる。
【００２７】
例示した好適な実施形態以外でも、種々の代替実施形態が利用可能である。例
えば、Ｔビット・バッファ２３は、物理アドレスではなく、仮想アドレスを利用
してアクセスされてもよい。このような変更によって、バッファ２１及び２３を
同じクロックでアクセスすることが可能となる。バッファ２３を不要とし、ＴＬ
Ｂ２１内に単一のビットではなくＴビット・マスク全体を格納するような、別の
実施形態も可能である。他にも具体的な実施形態が当業者には想起されよう。
えば、Ｔビット・バッファ２３は、物理アドレスではなく、仮想アドレスを利用
してアクセスされてもよい。このような変更によって、バッファ２１及び２３を
同じクロックでアクセスすることが可能となる。バッファ２３を不要とし、ＴＬ
Ｂ２１内に単一のビットではなくＴビット・マスク全体を格納するような、別の
実施形態も可能である。他にも具体的な実施形態が当業者には想起されよう。
【００２８】
更に、本発明は、微粒子Ｔビット保護が与えられる、異なるサイズのサブエリ
アを作成することによって強化することも可能である。この結果を達成する一実
施形態では、サブエリアを更に小さいサブエリアに分割し、これらにも、前述の
より大きなサブエリアと同様に、微粒子Ｔビットの保護を与える、テーブル２３
と同様の追加のテーブルを作成する回路、およびストアの試行がより小さなサブ
エリアの保護されたサブエリアに対して行われたか否か判定を行う、関連する回
路を備える。
アを作成することによって強化することも可能である。この結果を達成する一実
施形態では、サブエリアを更に小さいサブエリアに分割し、これらにも、前述の
より大きなサブエリアと同様に、微粒子Ｔビットの保護を与える、テーブル２３
と同様の追加のテーブルを作成する回路、およびストアの試行がより小さなサブ
エリアの保護されたサブエリアに対して行われたか否か判定を行う、関連する回
路を備える。
【００２９】
以上、好適な実施形態に関して本発明を説明したが、本発明の精神および範囲
から逸脱することなく、種々の変更や変形も当業者によって可能であることが認
められよう。したがって、本発明は、特許請求の範囲に関して判断するべきであ
る。
から逸脱することなく、種々の変更や変形も当業者によって可能であることが認
められよう。したがって、本発明は、特許請求の範囲に関して判断するべきであ
る。
【図１】
図１は、本発明を利用したマイクロプロセッサを示すブロック図である。
【図２】
図２は、本発明の一部のハードウエア実施態様を示すブロック図である。
【図３】
図３は、本発明の動作を示すフロー・チャートである。
【図４】
図４は、本発明の一実施態様についての、ホスト・メモリにおけるデータ構造
を示すブロック図である。
を示すブロック図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年１０月３日（２００１．１０．３）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
回路２０の動作を図３のフロー・チャートで示す。書き込みがメモリ・ページ
に行われようとすると、テーブル２３を検索し、アドレスされたメモリ・ページ
のエントリがテーブルに存在するか否か判定を行う。これを行うために、仮想メ
モリ・アドレスを含むエントリについて検索を実施する。このようなエントリが
存在する場合、このページの物理アドレスを求め、このページに対するＴビット
の状態を判定する。Ｔビットがセットされていない場合、このメモリ・ページは
、変換されたターゲット命令を格納するページではないので、実際にＴビット保
護を有するページではない。メモリ・ページが、変換されたターゲット命令を格
納しており、したがってセットされているＴビットによって保護されている場合
、このページに対してＴビット・トラップを発生し、エントリの物理アドレスを
、微粒子Ｔビット・ルックアップ・テーブル２３に送る。
に行われようとすると、テーブル２３を検索し、アドレスされたメモリ・ページ
のエントリがテーブルに存在するか否か判定を行う。これを行うために、仮想メ
モリ・アドレスを含むエントリについて検索を実施する。このようなエントリが
存在する場合、このページの物理アドレスを求め、このページに対するＴビット
の状態を判定する。Ｔビットがセットされていない場合、このメモリ・ページは
、変換されたターゲット命令を格納するページではないので、実際にＴビット保
護を有するページではない。メモリ・ページが、変換されたターゲット命令を格
納しており、したがってセットされているＴビットによって保護されている場合
、このページに対してＴビット・トラップを発生し、エントリの物理アドレスを
、微粒子Ｔビット・ルックアップ・テーブル２３に送る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
テーブル２３において検索を行い、物理アドレスを含むエントリを求める。物
理アドレスを含むエントリがテーブル２３内に存在しない場合、（１）メモリ・
ページはデータおよび変換されたターゲット命令の双方は格納していないか、あ
るいは（２）メモリ・ページはデータおよび変換されたターゲット命令の双方は
格納しているが、メモリ・ページのエントリはテーブル２３に入力されていない
。第１の状況では、ＴＬＢ２１内のエントリにおいてセットされているＴビット
が、ページが変換されたターゲット命令を含むことを示すので、Ｔビット・トラ
ップ例外を発生し、このページに関連する変換バッファに格納されている変換を
無効にする。第２の状況では、物理アドレスのエントリをテーブル２３にロード
し、書き込みを再度試す。
理アドレスを含むエントリがテーブル２３内に存在しない場合、（１）メモリ・
ページはデータおよび変換されたターゲット命令の双方は格納していないか、あ
るいは（２）メモリ・ページはデータおよび変換されたターゲット命令の双方は
格納しているが、メモリ・ページのエントリはテーブル２３に入力されていない
。第１の状況では、ＴＬＢ２１内のエントリにおいてセットされているＴビット
が、ページが変換されたターゲット命令を含むことを示すので、Ｔビット・トラ
ップ例外を発生し、このページに関連する変換バッファに格納されている変換を
無効にする。第２の状況では、物理アドレスのエントリをテーブル２３にロード
し、書き込みを再度試す。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
微粒子Ｔビット・ルックアップ・テーブル２３内でヒットした場合、このペー
ジの特定のサブエリアに対する検査を実施し、アドレスされたサブエリアが微粒
子Ｔビットによって保護されているか否か判定を行う。このサブエリアに対して
微粒子Ｔビットがセットされていない場合、Ｔビット・トラップ例外を発生せず
、データをメモリ・ページに格納する。このサブエリアに対して微粒子Ｔビット
がセットされている場合、Ｔビット・トラップ例外を発生し、メモリ・ページの
特定のサブエリア、ＴＬＢ２１内のエントリ、およびこのメモリ・ページの特定
のサブエリアに関連する変換バッファ内に格納されている変換を無効にする。
ジの特定のサブエリアに対する検査を実施し、アドレスされたサブエリアが微粒
子Ｔビットによって保護されているか否か判定を行う。このサブエリアに対して
微粒子Ｔビットがセットされていない場合、Ｔビット・トラップ例外を発生せず
、データをメモリ・ページに格納する。このサブエリアに対して微粒子Ｔビット
がセットされている場合、Ｔビット・トラップ例外を発生し、メモリ・ページの
特定のサブエリア、ＴＬＢ２１内のエントリ、およびこのメモリ・ページの特定
のサブエリアに関連する変換バッファ内に格納されている変換を無効にする。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 グリブスタッド，ベンジャミン
アメリカ合衆国カリフォルニア州95051，
サンタ・クララ，ミラヴァーデ・コート
3740，ナンバー 28
(72)発明者 ケッペル，デイヴィッド
アメリカ合衆国ワシントン州98115，シア
トル，ナインティーンス・アベニュー・ノ
ースイースト 6852
(72)発明者 クライバー，アレックス
アメリカ合衆国カリフォルニア州94043，
マウンテン・ヴュー，シエラ・ヴィスタ・
アベニュー 231
(72)発明者 サーリス，ポール
アメリカ合衆国カリフォルニア州94086，
サニーヴェイル，サン・ディエゴ・アベニ
ュー 661
Ｆターム(参考） 5B005 JJ01 MM51 SS11
Claims (20)
- 【請求項１】 ターゲット命令セットからホスト命令セットに命令を変換す
るコンピュータにおいて、メモリ・ページに対する書き込みが、ホスト命令に変
換されたターゲット命令に対するものか否かについて判定を行う方法であって、 ホスト命令に変換されたターゲット命令を格納するメモリ・ページに対する書
き込みを検出するステップと、 前記書き込みがアドレスされた前記メモリ・ページのサブエリアが、変換され
たターゲット命令を格納しているか否かについて検出を行うステップと、 アドレスされたターゲット命令から変換されたホスト命令を無効にするステッ
プと、 を含む方法。 - 【請求項２】 請求項１記載の方法において、ホスト命令に変換されたター
ゲット命令を格納するメモリ・ページに対する書き込みを検出する前記ステップ
は、 ホスト命令に変換されたターゲット命令を格納しているメモリ・ページ毎にイ
ンディケータを格納するステップと、 かかるメモリ・ページの各々に書き込みが行われようとしたときに、前記イン
ディケータを検出するステップと、 から成る方法。 - 【請求項３】 請求項２記載の方法において、前記書き込みがアドレスされ
た前記メモリ・ページのサブエリアが、変換されたターゲット命令を格納してい
るか否かについて検出を行う前記ステップは、 ホスト命令に変換されたターゲット命令を格納しているメモリ・ページの各サ
ブエリア毎にインディケータを格納するステップと、 かかるメモリ・ページのかかるサブエリアの各々に対して書き込みが行われよ
うとしたとき、かかるサブエリアに対するインディケータを検出するステップと
、 から成る方法。 - 【請求項４】 請求項２記載の方法において、アドレスされたターゲット命
令から変換されたホスト命令を無効にする前記ステップは、ターゲット命令のみ
を格納しているメモリ・ページ上に格納されている、アドレスされたターゲット
命令から変換されたホスト命令全てを無効にすることから成る方法。 - 【請求項５】 請求項２記載の方法において、アドレスされたターゲット命
令から変換されたホスト命令を無効にする前記ステップは、前記書き込みがアド
レスされたメモリ・ページのサブエリア上に格納されている、アドレスされたタ
ーゲット命令から変換されたホスト命令のみを無効にすることから成る方法。 - 【請求項６】 請求項２記載の方法において、アドレスされたターゲット命
令から変換されたホスト命令を無効にする前記ステップは、前記書き込みがアド
レスされたメモリ・ページの任意のサブエリアに格納されている、アドレスされ
たターゲット命令からの変換の一部である、ホスト命令を全て無効にすることか
ら成る方法。 - 【請求項７】 ターゲット命令セットからホスト命令セットに命令を変換す
るコンピュータであって、 ホスト命令を実行する処理ユニットと、 システム・メモリと、 システム・メモリへのアクセスを制御するメモリ管理ユニットであって、 ホスト命令に変換されたターゲット命令を格納するシステム・メモリの部分を
示す手段と、 ホスト命令に変換されたターゲット命令を格納するシステム・メモリの前記部
分のサブエリアを示す手段と、 ターゲット命令のみを格納しているシステム・メモリの部分に対して書き込み
が行われようとしたときに、システム・メモリのかかる部分に格納されているタ
ーゲット命令から変換されたホスト命令を無効にする手段と、 ターゲット命令を格納しているシステム・メモリの部分のサブエリアに対して
書き込みが行われようとしたときに、システム・メモリのかかるサブエリアに格
納されているターゲット命令から変換されたホスト命令を無効にする手段と、 を含むメモリ管理ユニットと、 を備えているコンピュータ。 - 【請求項８】 請求項７記載のコンピュータであって、更に、ターゲット命
令を格納するシステム・メモリのサブエリアまたはサブエリアに対して書き込み
が行われようとしたときに、システム・メモリのサブエリアのかかるサブエリア
に格納されているターゲット命令から変換されたホスト命令を無効にする手段を
備えているコンピュータ。 - 【請求項９】 請求項７記載のコンピュータにおいて、ホスト命令に変換さ
れたターゲット命令を格納するシステム・メモリの部分を示す前記手段は、 システム・メモリの部分に対する仮想アドレスによってアドレス可能なエント
リであって、各々システム・メモリの一部の物理アドレスを含む、エントリと、
変換されたターゲット命令が前記一部に格納されているか否かについての指示と
を格納する変換ルックアサイド・バッファを備えているコンピュータ。 - 【請求項１０】 請求項７記載のコンピュータにおいて、ホスト命令に変換
されたターゲット命令を格納するシステム・メモリの前記部分のサブエリアを示
す前記手段は、 物理アドレスによってアドレス可能なシステム・メモリの部分に対するエント
リを格納するテーブルを備え、各エントリが、変換されたターゲット命令が格納
されているサブエアリアを区別するインディケータを含む、コンピュータ。 - 【請求項１１】 請求項１０記載のコンピュータにおいて、 前記サブエリアは等しいサイズに形成されており、 各エントリにおけるインディケータは、ビット位置であり、その状態が、変換
されたターゲット命令の格納を区別し、その位置が前記部分のサブエリアを示す
、 コンピュータ。 - 【請求項１２】 請求項１１記載のコンピュータにおいて、ターゲット命令
を格納しているシステム・メモリの部分のサブエリアに対して書き込みが行われ
ようとしたときに、かかるサブエリアに格納されているホスト命令を無効にする
前記手段は、 ホスト命令に変換されたターゲット命令を格納するサブエリアに対する書き込
みに応答して、かかるサブエリアに格納されているターゲット命令から変換され
たホスト命令を無効にする例外処理手段を備えている、 コンピュータ。 - 【請求項１３】 請求項１２記載のコンピュータであって、更に、変換され
たターゲット命令から変換されたホスト命令を格納しているシステム・メモリの
部分に対して書き込みが行われようとしたときに、かかる部分を無効にする例外
処理手段を備えているコンピュータ。 - 【請求項１４】 ターゲット命令セットからホスト命令セットに命令を変換
するコンピュータにおいてシステム・メモリに対するアクセスを制御するメモリ
管理ユニットであって、 ホスト命令に変換されたターゲット命令を格納するシステム・メモリの部分を
示す手段と、 ホスト命令に変換されたターゲット命令を格納するシステム・メモリの前記部
分のサブエリアを示す手段と、 ターゲット命令のみを格納しているシステム・メモリの部分に対して書き込み
が行われようとしたときに、システム・メモリのかかる部分に格納されているタ
ーゲット命令から変換されたホスト命令を無効にする手段と、 ターゲット命令を格納しているシステム・メモリの部分のサブエリアに対して
書き込みが行われようとしたときに、システム・メモリのかかるサブエリアに格
納されているターゲット命令から変換されたホスト命令を無効にする手段と、 を含むメモリ管理ユニット。 - 【請求項１５】 請求項１４記載のメモリ管理ユニットであって、更に、タ
ーゲット命令を格納するシステム・メモリのサブエリアまたはサブエリアに対し
て書き込みが行われようとしたときに、システム・メモリのサブエリアのかかる
サブエリアに格納されているターゲット命令から変換されたホスト命令を無効に
する手段を備えているメモリ管理ユニット。 - 【請求項１６】 請求項１４記載のメモリ管理ユニットにおいて、ホスト命
令に変換されたターゲット命令を格納するシステム・メモリの部分を示す前記手
段は、 システム・メモリの部分に対する仮想アドレスによってアドレス可能なエント
リであって、各々システム・メモリの一部の物理アドレスを含む、エントリと、
変換されたターゲット命令が前記一部に格納されているか否かについての指示と
を格納する変換ルックアサイド・バッファを備えている、 メモリ管理ユニット。 - 【請求項１７】 請求項１４記載のメモリ管理ユニットにおいて、ホスト命
令に変換されたターゲット命令を格納するシステム・メモリの前記部分のサブエ
リアを示す前記手段は、 物理アドレスによってアドレス可能なシステム・メモリの部分に対するエント
リを格納するテーブルを備え、各エントリが、変換されたターゲット命令が格納
されているサブエアリアを区別するインディケータを含む、 メモリ管理ユニット。 - 【請求項１８】 請求項１７記載のメモリ管理ユニットにおいて、 前記サブエリアは等しいサイズに形成されており、 各エントリにおけるインディケータは、ビット位置であり、その状態が、変換
されたターゲット命令の格納を区別し、その位置が前記部分のサブエリアを示す
、 メモリ管理ユニット。 - 【請求項１９】 請求項１６記載のメモリ管理ユニットにおいて、ターゲッ
ト命令を格納しているシステム・メモリの部分のサブエリアに対して書き込みが
行われようとしたときに、システム・メモリのかかるサブエリアに格納されてい
るホスト命令を無効にする前記手段は、 ホスト命令に変換されたターゲット命令を格納するサブエリアに対する書き込
みに応答して、かかるサブエリアに格納されているターゲット命令から変換され
たホスト命令を無効にする例外処理手段を備えている、 メモリ管理ユニット。 - 【請求項２０】 請求項１９記載のメモリ管理ユニットであって、更に、変
換されたターゲット命令から変換されたホスト命令を格納しているシステム・メ
モリの部分に対して書き込みが行われようとしたときに、かかる部分を無効にす
る例外処理手段を備えているメモリ管理ユニット。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/417,356 US6363336B1 (en) | 1999-10-13 | 1999-10-13 | Fine grain translation discrimination |
| US09/417,356 | 1999-10-13 | ||
| PCT/US2000/024651 WO2001027743A1 (en) | 1999-10-13 | 2000-09-06 | Fine grain translation discrimination |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006112312A Division JP4417346B2 (ja) | 1999-10-13 | 2006-04-14 | 微細粒度変換判別方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003511788A true JP2003511788A (ja) | 2003-03-25 |
| JP4275884B2 JP4275884B2 (ja) | 2009-06-10 |
Family
ID=23653666
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001530689A Expired - Lifetime JP4275884B2 (ja) | 1999-10-13 | 2000-09-06 | 微細粒度変換判別 |
| JP2006112312A Expired - Lifetime JP4417346B2 (ja) | 1999-10-13 | 2006-04-14 | 微細粒度変換判別方法及び装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006112312A Expired - Lifetime JP4417346B2 (ja) | 1999-10-13 | 2006-04-14 | 微細粒度変換判別方法及び装置 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US6363336B1 (ja) |
| EP (1) | EP1240582B1 (ja) |
| JP (2) | JP4275884B2 (ja) |
| KR (1) | KR100573446B1 (ja) |
| CN (1) | CN1196994C (ja) |
| AT (1) | ATE377212T1 (ja) |
| CA (1) | CA2384254C (ja) |
| DE (1) | DE60036960T2 (ja) |
| WO (1) | WO2001027743A1 (ja) |
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2000
- 2000-09-06 DE DE60036960T patent/DE60036960T2/de not_active Expired - Lifetime
- 2000-09-06 CN CNB00814186XA patent/CN1196994C/zh not_active Expired - Lifetime
- 2000-09-06 AT AT00960034T patent/ATE377212T1/de not_active IP Right Cessation
- 2000-09-06 WO PCT/US2000/024651 patent/WO2001027743A1/en active IP Right Grant
- 2000-09-06 CA CA002384254A patent/CA2384254C/en not_active Expired - Fee Related
- 2000-09-06 JP JP2001530689A patent/JP4275884B2/ja not_active Expired - Lifetime
- 2000-09-06 EP EP00960034A patent/EP1240582B1/en not_active Expired - Lifetime
- 2000-09-06 KR KR1020027004731A patent/KR100573446B1/ko not_active IP Right Cessation
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- 2006-04-14 JP JP2006112312A patent/JP4417346B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| CA2384254A1 (en) | 2001-04-19 |
| JP4275884B2 (ja) | 2009-06-10 |
| KR20020039685A (ko) | 2002-05-27 |
| ATE377212T1 (de) | 2007-11-15 |
| EP1240582A1 (en) | 2002-09-18 |
| DE60036960T2 (de) | 2008-08-14 |
| WO2001027743A1 (en) | 2001-04-19 |
| CN1399735A (zh) | 2003-02-26 |
| DE60036960D1 (de) | 2007-12-13 |
| EP1240582A4 (en) | 2005-08-31 |
| KR100573446B1 (ko) | 2006-04-26 |
| US6363336B1 (en) | 2002-03-26 |
| JP4417346B2 (ja) | 2010-02-17 |
| JP2006244516A (ja) | 2006-09-14 |
| EP1240582B1 (en) | 2007-10-31 |
| CA2384254C (en) | 2004-11-02 |
| CN1196994C (zh) | 2005-04-13 |
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Legal Events
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| A602 | Written permission of extension of time |
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| A02 | Decision of refusal |
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|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
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|
| S111 | Request for change of ownership or part of ownership |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R250 | Receipt of annual fees |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
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