JPH02121044A - キャッシュメモリ初期化方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、情報処理装置におけるキャッシュメモリ装
置の初期化に好適なキャッシュメモリ初期化方式に関す
る。

（従来の技術） 近年の情報処理装置には、主記憶の記憶内容の一部の写
しがキャッシュブロック単位で置かれるキャッシュデー
タメモリを有するキャッシュメモリ装置が設けられるの
が一般的である。このキャッシュメモリ装置を有する情
報処理装置では、主記憶からリードしようとするデータ
がキャッシュメモリ装置（内のキャッシュデータメモリ
）に存在する場合には、その目的データを主記憶からで
なくキャッシュメモリ装置から取出すことにより、主記
憶アクセスを見掛は上高速にすることができるものであ
る。

キャッシュメモリ装置には、目的データがキャッシュデ
ータメモリに存在するか否かを調べることが可能なよう
に、キャッシュデータメモリに置かれている上記各ブロ
ックに対応するアドレス領域を示すアドレスタグ並びに
このアドレスタグが有効であるか否かを示すバリッドビ
ットを含むタグ部情報が同ブロックに対応するエントリ
に登録されるキャッシュタグメモリが設けられている。

このキャッシュメモリ装置は、情報処理装置の初期化時
に初期化される必要がある。このキャッシュメモリ装置
の初期化は、一般にタグ部メモリの全エントリの各バリ
ッドビットをいずれも無効化（インバリデート）するこ
とにより行われる。この初期化のために、従来は、キャ
ッシュメモリ装置の周辺にキャッシュタグメモリの各エ
ントリのバリッドピットを無効化する専用の回路を設け
たり、キャッシュタグメモリとして一括消去型の特殊メ
モリを用いる方式が知られていた。

（発明が解決しようとする課題） 上記したように従来は、キャッシュメモリ装置の初期化
に必要なキャッシュタグメモリの全エントリのバリッド
ビットを無効化するのに、本来のキャッシュメモリ動作
とは無関係の専用の無効化回路を設ける第１の方式や、
キャッシュタグメモリ゜を一括消去型の特殊メモリで構
成する第２の方式が適用されていたが、上記第１の方式
では周辺回路が複雑となるという問題があり、上記第２
の方式ではコスト高を招き、しかも部分的な無効゜化が
行えないという問題があった。

したがってこの発明の解決すべき課題は、小規模の周辺
回路を付加するだけでキャッシュメモリ装置の初期化に
必要なバリッドピットの無効化処理が行えるようにする
ことである。

［発明の構成］ （課題を解決するための手段） この発明は、キャッシュメモリ装置を初期化するための
第１モードおよびキャッシュメモリ装置の通常動作を指
示する第２モードを含む各種モドのいずれかが設定され
るモード設定手段と、このモード設定手段が第１モード
に設定されている場合の少なくともメモリリードアクセ
ス要求時には、強制的にキャッシュミス扱いとして主記
憶からのデータリードを行わせると共に、キヤ・ソシュ
メモリ装置のキャッシュタグメモリの対応エントリへの
タグ部情報登録を行ってパリ・ソドビ・ソトを偽に設定
し、モード設定手段が第２モードに設定されている場合
には通常のキヤ・ソシュ動作を行うキャッシュ制御手段
とを設け、情報処理装置の初期化時には、上記モード設
定手段を第１モードに設定してキャッシュメモリ装置の
キヤ・ソシュタグメモリの全エントリが１エントリずつ
参照可能な特定プログラムを実行することにより、キヤ
・ソシュタグメモリの全エントリのバリツドビ・ソトを
偽に設定してキャッシュメモリ装置を初期化し、しかる
後にモード設定手段を第２モードに設定するようにした
ことを特徴とする。

（作用） 上記の構成によれば、上記特定プログラムを実行する際
には、同プログラム内の各命令を主記憶から読出すため
のメモリリードアクセス要求が逐次発行され、これによ
りキャッシュメモリ装置のキャッシュタグメモリの全エ
ントリが順に参照される。そして、通常状態であれば、
参照したエントリに設定されているアドレスタグとメモ
リリドアクセス用のアドレスの所定フィールドとの比較
、および参照したエントリ内のバリッドビットの状態に
よって、目的データ（命令）がキャッシュメモリ装置の
キャッシュデータメモリ内に存在するか否かが調べられ
る。しかし、上記の特定プログラム実行開始に際してモ
ード設定手段を第１モードに設定しておくと、目的デー
タがキャッシュメモリに存在するか否かに無関係にキャ
ッシュミス扱いとなり、主記憶からのデータリードが発
生する。そして、リードしたデータは演算装置に転送さ
れると同時にキャッシュデータメモリに格納され、同時
にキャッシュタグメモリの対応エントリへのタグ部情報
の登録が行われる。このタグ部情報のバリッドビットは
、上記したように第１モードでは、強制的に偽（無効化
状態）に設定される。したがって、上記特定プログラム
を全て実行すると、キャッシュタグメモリの全エントリ
のバリッドビットが無効化され、キャッシュメモリ装置
が初期化される。

（実施例） 第１図はこの発明を適用するキャッシュメモリ装置を備
えた情報処理装置の一実施例を示すブロック構成図であ
る。同図において、１０は主記憶、２０はアドレスバス
、３０はデータバス、４０はキャッシュメモリ装置であ
る。

キャッシュメモリ装置４０は、主記憶ｌＯの一部の写し
が例えば４バイトのブロック単位で置かれる４ＫＢ　（
キロバイト）のキャッシュデータメモリ４１、キャッシ
ュデータメモリ４１のブロック数と同数（ＩＫ）のエン
トリを持つキャッシュタグメモリ４２を有する。キャッ
シュデータメモリ４１およびキャッシュタグメモリ４２
は、アドレスバス２０上のメモリアドレスの下位１２ビ
ツトのうちの上位側１０ビツトによってアクセスされる
。キャッシュタグメモリ４２の各エントリには、同エン
トリと対応するキャッシュデータメモリ４１に置かれて
いるブロックが属する４バイトのアドレス領域を示すア
ドレスタグＡＴＡＧ　（該当メモリアドレスの下位１２
ビツトを除く上位アドレス）、同タグＡＴＡＧが有効で
あるか否かを示すバリッドビット（有効性情報）Ｖｌお
よび主記憶保護情報などのメモリ管理情報を有するタグ
部情報が登録される。

また、キャッシュメモリ装置４ｏは、同装置の動作モー
ドを示すモード情報が設定されるモードレジスタ４３、
およびキャツシュヒツト／ミス判定回路４４を有してい
る。モードレジスタ４３に設定されるモード情報は例え
ばＭｌ、ＭＯの２ビツトで構成され、第２図に示すよう
にＭＩＭＯ−１０でキャッシュメモリ装置４０の初期化
を指示するための初期化モードを、ＭＩ　ＭＯ−０１で
キャッシュメそり装置４０の通常動作を指示するための
通常モトを、そしてＭＬＭＯ＝００でキャッシュメモリ
装置４０のキャッシュ動作の禁止を指示するためのキャ
ッシュ禁止モードを示す。上記モード情報のＭ１ビット
は強制的にキャッシュミス扱いとすることを要求するキ
ャッシュミス指示信号４５としてヒツト／ミス判定回路
４４に導かれ、ＭＯビットはキャッシュタグメモリ４２
へのタグ部情報登録時のバリッドビットＶを示す書込み
ビット４６としてキャッシュタグメモリ４２（のバリッ
ドビットＶのフィールド）に導かれる。キャツシュヒツ
ト／ミス判定回路４４は、通常動作モードでは、アドレ
スバス２０上のメモリアドレスの下位１２ビツトのうち
の上位側１０ビツトの指定するエントリ中のアドレスタ
グＡＴＡＧ並びにバリッドビットｖ１および同メモリア
ドレスの下位１２ビツトを除く上位アドレスをもとに周
知のキャツシュヒツト／ミス判定を行い、初期化モード
では有効なキャッシュミス指示信号４５に応じて強制的
にキャッシュミスを判定するように構成されている。キ
ャッシュメモリ装置４０は更に、キャツシュヒツトヒツ
ト／ミス判定回路４４のキャッシュミス判定時に主記憶
１０をアクセスするシーケンスを制御する制御回路４７
を有している。

次にこの発明の一実施例の動作を説明する。

第１図の情報処理装置の初期化時には、まずモードレジ
スタ４３にキャッシュ禁止モードを示すモード情報（Ｍ
Ｉ　ＭＯ＝００）が設定される。この状態で、図示せぬ
ＲＯＭ或はディスク装置等に格納されているブートプロ
グラムが主記憶１０の所定領域にロードされる。キャッ
シュ禁止モード（ＭＩ　ＭＯ−００）では、例えば図示
せぬデコド手段の指示によりキャッシュメモリ装置４０
のキャッシュ動作が禁止される。したがってブートプロ
グラムの主記憶１０へのロードにおいては、キャッシュ
メモリ装置４０は同等動作しない。これにより、キャツ
シュヒツト／ミス判定回路４４が初期化前の不確かなキ
ャッシュタグメモリ４２内エントリの内容をもとに誤っ
てキャツシュヒツト／ミスの判定をし、誤ったキャッシ
ュ動作が行われることが防止される。

主記憶ｌＯにロードされたブートプログラムには、第３
図に示すようなキャッシュ初期化プログラム５０が含ま
れている。このキャッシュ初期化プログラム５０は、キ
ャッシュメモリ装置４０を初期化モードに設定するため
の４バイトの初期化モード設定命令５Ｉと、１に個の４
バイトのＮＯＰ　（ノーオペレーション）命令５２から
成る（キャッシュデータメモリ４１のキャッシュサイズ
と同サイズの）４にバイトのキャッシュ初期化命令群５
３と、キャッシュメモリ装置４０を通常モードに設定す
るための４バイトの通常モード設定命令５４とを有して
いる。

キャッシュ初期化命令群５３は、メモリアドレスの下位
１２ビツトが０００　Ｈ＝　Ｆ　Ｆ　Ｆ　Ｈ（添字のＨ
は１６進表現を示す）までの４にバイトのアドレス領域
に配されており、同命令群５３内のＩＫ個のＮＯＰ命令
５２をフェッチする際に、キャッシュタグメモリ４２の
全エントリが参照されるようになっている。

さて、」−記したようにブートプログラムが主記憶１０
にロードされると、図示せぬＣＰＵは同プロダラムを実
行する。やがて、ブートプログラムに含まれているキャ
ッシュ初期化プログラム３０の先頭命令である初期化モ
ード設定命令３１が、主記憶１０からＣＰＵに読出され
たものとする。ＣＰＵはこの初期化モード設定命令３１
により、モードレジスタ４３に初期化モードを示すＭＩ
ＭＯ−１０のモード情報を設定し、初期化モードを指定
する。

ＣＰＵは初期化モード設定命令５１を実行すると、同命
令５１に後続するキャッシュ初期化命令群５３内の各Ｎ
ＯＰ命令５２を順に実行するために、順次メモリリード
アクセス要求を発行し、先頭のＮＯＰ命令５２のメモリ
アドレス（下位１２ビツトが０００１−１）から最終Ｎ
ＯＰ命令５２のメモリアドレス（下位１２ビツトがＦＦ
ＣＨ）までＮＯＰ命令５２をフェッチするためのメモリ
アドレスを順にアドレスバス２０上に送出する。

アドレスバス２０上のメモリアドレスの下位１２ビツト
中の上位側１０ビツトは、キャッシュタグメモリ４１の
ブロック指定およびキャッシュタグメモリ４２のエント
り指定に用いられる。このキャッシュタグメモリ４２の
エントリ指定により、対応エントリの情報（タグ部情報
）が読出され、同情報中のバリッドビットＶおよびアド
レスタグＡＴＡＧがキャツシュヒツト／ミス判定回路４
４に導かれる。このキャツシュヒツト／ミス判定回路４
４には、アドレスバス２０上のメモリアドレスの下位１
２ビツトを除く上位アドレスが導かれると共に、モード
レジスタ４３に設定されているモード情報中のＭｌ　ビ
ット（初期化モードのこの例ではＭｌ＝１）がキャッシ
ュミス指示信号４５として導かれる。

キャツシュヒツト／ミス判定回路４４は、通常は、キャ
ッシュタグメモリ４２からのアドレスタグＡＴＡＧとア
ドレスバス２ｏからの上記上位アドレスとを比較し、画
情報が一致し、且つキャッシュタグメモリ４２からのバ
リッドビットＶが有効（Ｖ−１）であるか否かにより、
（アドレスバス２０上のメモリアドレスの示す主記憶ｌ
ｏ上の情報がキャッシュデータメモリに存在するが否が
を示す）キャツシュヒツト／ミスを判定する。しかし、
上記したように初期化モードを指定するＭＩＭＯ−１０
のモード情報がモードレジスタ４３に設定され、したが
ってキャッシュミス指示信号４５が“１２に設定される
場合には、キャツシュヒツト／ミス判定回路４４は強制
的にキャッシュミス判定を行う。即ち、初期化モードに
おいては、常にキャッシュミスが判定される。

キャツシュヒツト／ミス判定回路４４のキャツシュヒツ
ト／ミス判定結果は制御回路４７に通知される。初期化
モードにおいては、常にキャッシュミスが通知されるこ
とになる。制御回路４７は、キャツシュヒツト／ミス判
定回路４４からキャッシュミス通知を受取ると、アドレ
スバス２０」二のメモリアドレスの示す情報を含む１ブ
ロック分の情報（ここでは、メモリアドレスの示す情報
それ自体であるＮＯＰ命令５２）を主記憶ＩＯから読出
す周知のシケンスを制御する。これにより主記憶ＩＯか
ら読出された情報（ＮＯＰ命令５２）はデータバス３０
を介してＣＰＵに転送されると同時に、アドレスバス２
０上のメモリアドレスの下位１２ビツト中の上位置１０
ビットで指定されるキャッシュデータメモリ４１内のブ
ロックに記憶される。同時に、上記１０ビツトで指定さ
れるキャッシュタグメモリ４２内のエントリに、アドレ
スバス２０上のメモリアドレスの下位１２ビツトを除く
上位アドレスをアドレスタグＡＴＡＧとするタグ部情報
が登録される。

タグ部情報のバリッドビットＶとして用いられる書込み
ビット４６は、初期化モードにおいては、（モードレジ
スタ４３に設定されている）モード情報中のＭＯビット
が”Ｏ”であることから同じ“０”となる。したがって
、初期化モードのタグ部情報登録においては、■＝０の
バリッドビットＶを含むタグ部情報がキャッシュタグメ
モリ４２の対応エントリに登録され、同エントリが初期
化されることになる。このため上記の初期化モードにお
いて、ＣＰＵが、キャッシュデータメモリ４１と同サイ
ズのキャッシュ初期化命令群５３を（メモリアドレスの
下位１２ビツトが０００　ｕの）先頭ＮＯＰ命令５２か
ら（メモリアドレスの下位１２ビツトがＦＦＣＨの）最
終ＮＯＰ命令５２まで順に主記憶ＩＯからフェッチして
実行すると、その都度上記したキャッシュミス判定に伴
う（メモリアドレスの下位１２ビツトの上位側１０ビツ
トで指定される）キャッシュタグメモリ４２内エントリ
へのタグ部情報登録動作が行われ、キャッシュタグメモ
リ４２の全エントリのバリッドビット■がいずれも“０
”に設定され、キャッシュタグメモリ４２の初期化、即
ちキャッシュメモリ装置４０の初期化が行われる。

キャッシュ初期化プログラム５０のキャッシュ初期化命
令群５３の次は第３図に示すように通常モード設定命令
５４である。ＣＰＵはキャッシュ初期化命令群５３の最
終ＮＯＰ命令５２を実行すると、主記憶１０から次の通
常モード設定命令５４をフェッチし、同命令５４に応じ
て通常モードを指定するＭＩＭＯ−０１のモード情報を
モードレジスタ４３に設定する。これにより通常モード
では、（Ｍｌ−０であることから）キャッシュミス指示
信号は０“となり、キャツシュヒツト／ミス判定回路４
４では通常のキャツシュヒツト／ミス判定が行われる。

また、（ＭＯ＝１であることから）バリッドビットＶに
用いられる書込みビット４Ｂは“１”となり、キャツシ
ュヒツト／ミス判定回路４４でキャッシュミスが判定さ
れた場合のタグ部情報登録動作においては、バリッドビ
ットＶが正しく　“１“に設定される。

［発明の効果］ 以上詳述したようにこの発明によれば、小規模の周辺回
路を付加するだけで、キャッシュメモリ装置の初期化に
必要なキャッシュタグメモリの全エントリのバリッドビ
ットの無効化処理がプログラム実行時に自動的に行える
ので、装置の簡素化が図れ、しかもキャッシュタグメモ
リに一括消去型の特殊メモリを使用する必要がないため
コスト高となることが防止できる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック構成図、第
２図は第１図のモードレジスタに設定されるモード情報
と同情報の示すモードとの対応関係を示す図、第３図は
キャッシュメモリ初期化時に実行されるキャッシュ初期
化プログラムの一例を示す図である。 ＩＯ・・・主記憶、２０・・・アドレスバス、３ｏ・・
・データバス、４０・・・キャッシュメモリ装置、４１
・・・キャッシュデータメモリ、４２・・・キャッシュ
タグメモリ、４３・・・モードレジスタ、４４・・・キ
ャツシュヒツト／ミス判定回路、４７・・・制御回路、
５ｏ・・・キャッシュ初期化プログラム、５１・・・初
期化モード設定命令、５２・・・ＮＯＰ命令、５３・・
・キャッシュ初期化命令群、５４・・・通常モード設定
命令。 出願人代理人　弁理士　鈴江武彦

Claims (2)

【特許請求の範囲】
1. （１）主記憶の記憶内容の一部の写しがキャッシュブロ
   ック単位で置かれるキャッシュデータメモリ、およびこ
   のキャッシュデータメモリに置かれている上記各ブロッ
   クに対応するアドレス領域を示すアドレスタグ並びにこ
   のアドレスタグが有効であるか否かを示すバリッドビッ
   トを含むタグ部情報が同ブロックに対応するエントリに
   登録されるキャッシュタグメモリを有するキャッシュメ
   モリ装置を備えた情報処理装置において、 上記キャッシュメモリ装置を初期化するための第１モー
   ドおよび上記キャッシュメモリ装置の通常動作を指示す
   る第２モードを含む各種モードのいずれかが設定される
   モード設定手段と、このモード設定手段が上記第１モー
   ドに設定されている場合の少なくともメモリリードアク
   セス要求時には、強制的にキャッシュミス扱いとして上
   記主記憶からのデータリードを行わせると共に、上記キ
   ャッシュタグメモリの対応エントリへのタグ部情報登録
   を行って上記バリッドビットを偽に設定し、上記モード
   設定手段が上記第２モードに設定されている場合には通
   常のキャッシュ動作を行うキャッシュ制御手段とを具備
   し、上記情報処理装置の初期化時に、上記モード設定手
   段を上記第１モードに設定し、上記キャッシュタグメモ
   リの全エントリを１エントリずつ参照可能な特定プログ
   ラムを実行することにより、上記キャッシュタグメモリ
   の全エントリの上記バリッドビットを偽に設定して上記
   キャッシュメモリ装置を初期化し、しかる後に上記モー
   ド設定手段を上記第２モードに設定するようにしたこと
   を特徴とするキャッシュメモリ初期化方式。
2. （２）上記モード設定手段に設定可能なモードとして、
   上記第１および第２モードの他に上記キャッシュメモリ
   装置の動作を禁止する第３モードを用意し、上記情報処
   理装置の初期化時には、上記モード設定手段を上記第３
   モードに設定した後に上記特定プログラムを含むブート
   プログラムを上記主記憶に読込み、このブートプログラ
   ムの特定命令の実行によって上記モード設定手段を上記
   第１モードに設定して上記特定プログラムを実行するよ
   うにしたことを特徴とする第１請求項記載のキャッシュ
   メモリ初期化方式。