JPH03194632A - 変換予見にもとづくキャッシュアクセス - Google Patents
変換予見にもとづくキャッシュアクセスInfo
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- JPH03194632A JPH03194632A JP2251670A JP25167090A JPH03194632A JP H03194632 A JPH03194632 A JP H03194632A JP 2251670 A JP2251670 A JP 2251670A JP 25167090 A JP25167090 A JP 25167090A JP H03194632 A JPH03194632 A JP H03194632A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ディジタルコンピュータシステムのキャッ
シュメモリからの情報のアクセス方式における改良に関
する。
シュメモリからの情報のアクセス方式における改良に関
する。
ディジタルコンピュータのキャッシュメモリアクセスシ
ステムは、通常、変換バッファ、キャッシュディレクト
リおよびキャッシュメモリを含んでいる。変換バッファ
は、そのメモリ内に含まれるデータの論理アドレス（仮
想アドレスともいう）と組み合わされた全部の物理アド
レス（実アドレスともいう）のリストを含んでいる。コ
ンピュータがキャッシュからデータを要求すると、コン
ピュータはそのキャッシュ変換バッファに論理アドレス
を送り、その後変換バッファはその論理アドレスをキャ
ッシュディレクトリの論理アドレスのリストと比較する
。変換バッファが一致を確認すると、変換バッファはそ
の論理アドレスに対応する物理アドレスをディレクトリ
およびキャッシュメモリに送る。キャッシュディレクト
リは、キャッシュメモリ内に現在あるデータバイトの全
部のライン（例えば、■ライン当たり １２８バイトに
分けられている２にのライン）およびそれらの関係する
実アドレスのリストを含んでいる。ディレクトリは実ア
ドレスを受け取り、命令によって要求されたそのデータ
がキャッシュ内に現在あるかどうかを判断する。データ
がキャッシュ内になければ、キャッシュアクセスシステ
ムは直接にはキャッシュにアクセスせず、要求されたデ
ータはこの発明の範囲外である別の独立した機構によっ
て検索される。データがキャッシュ内にあれば、キャッ
シュメモリはそのデータを実アドレスから検索し、デー
タを要求しているコンピュータシステムの適切な部分に
送る。
ステムは、通常、変換バッファ、キャッシュディレクト
リおよびキャッシュメモリを含んでいる。変換バッファ
は、そのメモリ内に含まれるデータの論理アドレス（仮
想アドレスともいう）と組み合わされた全部の物理アド
レス（実アドレスともいう）のリストを含んでいる。コ
ンピュータがキャッシュからデータを要求すると、コン
ピュータはそのキャッシュ変換バッファに論理アドレス
を送り、その後変換バッファはその論理アドレスをキャ
ッシュディレクトリの論理アドレスのリストと比較する
。変換バッファが一致を確認すると、変換バッファはそ
の論理アドレスに対応する物理アドレスをディレクトリ
およびキャッシュメモリに送る。キャッシュディレクト
リは、キャッシュメモリ内に現在あるデータバイトの全
部のライン（例えば、■ライン当たり １２８バイトに
分けられている２にのライン）およびそれらの関係する
実アドレスのリストを含んでいる。ディレクトリは実ア
ドレスを受け取り、命令によって要求されたそのデータ
がキャッシュ内に現在あるかどうかを判断する。データ
がキャッシュ内になければ、キャッシュアクセスシステ
ムは直接にはキャッシュにアクセスせず、要求されたデ
ータはこの発明の範囲外である別の独立した機構によっ
て検索される。データがキャッシュ内にあれば、キャッ
シュメモリはそのデータを実アドレスから検索し、デー
タを要求しているコンピュータシステムの適切な部分に
送る。
コンピュータシステムが論理アドレスをキャッシュアク
セスシステムに送るためには、初めに、論理アドレスを
生成し、その生成アドレスがいつ有効であるかを判断し
なければならない。論理アドレスは、コンピュータシス
テムからの命令が解読され、それが引き続いて、データ
および論理アドレス生成を要求する時に生成される。論
理アドレス生成は、要求データのアドレスを持つ解読さ
れた命令の部分を受け取り、対応する論理アドレスを生
成するキャッシュアクセスシステムによって行われる。
セスシステムに送るためには、初めに、論理アドレスを
生成し、その生成アドレスがいつ有効であるかを判断し
なければならない。論理アドレスは、コンピュータシス
テムからの命令が解読され、それが引き続いて、データ
および論理アドレス生成を要求する時に生成される。論
理アドレス生成は、要求データのアドレスを持つ解読さ
れた命令の部分を受け取り、対応する論理アドレスを生
成するキャッシュアクセスシステムによって行われる。
アドレスの有効性のタイミング、従ってキャッシュメモ
リアクセスシステムの速度は、パイプライン構造として
知られる一連のコンピュータシステムのマシンサイクル
によって決まる。
リアクセスシステムの速度は、パイプライン構造として
知られる一連のコンピュータシステムのマシンサイクル
によって決まる。
このようなサイクルは、様々な命令に対する共通段がデ
ィジタルコンピュータの各種部分をアイドル状態にさせ
ることなく迅速に完了できるように、ディジタルコンピ
ュータのオペレーションを分割する。キャッシュメモリ
アクセスシステムの通常のパイプライン構造は、命令解
読サイクル、アドレス生成サイクル、キャッシュアクセ
スサイクル、実行サイクルという順になっている。こう
したサイクルはキャッシュメモリアクセスシステムのオ
ペレーションを分割するのに役立つ。第２図は、特にこ
の発明で用いている一般的なパイプライン構造を示す（
また、各段で実行される主な動作を要約しである）。
ィジタルコンピュータの各種部分をアイドル状態にさせ
ることなく迅速に完了できるように、ディジタルコンピ
ュータのオペレーションを分割する。キャッシュメモリ
アクセスシステムの通常のパイプライン構造は、命令解
読サイクル、アドレス生成サイクル、キャッシュアクセ
スサイクル、実行サイクルという順になっている。こう
したサイクルはキャッシュメモリアクセスシステムのオ
ペレーションを分割するのに役立つ。第２図は、特にこ
の発明で用いている一般的なパイプライン構造を示す（
また、各段で実行される主な動作を要約しである）。
キャッシュアクセスシステムの速度は、２通りの方法で
速めることができる。第１に、アドレス生成サイクルは
論理アドレスの生成を速めることによって短縮すること
ができる。アドレス生成は、通常、加算器によって行わ
れるので、これは、より高速の加算器を実施することを
意味する。しかし、これは、キャッシュのすべてのアク
セス方法にとって同一のハードウェア上の解決であり、
いずれのシステムでも実施できる。加算器が高速であっ
ても、アドレス要求が増えるにつれて増す加算器に関係
した遅延が必ずある。第２に、キャッシュアクセスのマ
シンサイクルは、ディレクトリが特定のデータバイトの
アドレスを発見し、そのバイトが完全にキャッシュ内に
あるかどうかを判断する前に行わなければならない比較
回数を減らすことによって短縮できる。これは、一般に
、メモリのキャッシュサイズが拡大するたびに、より大
きく複雑な論理回路を必要としている。論理回路が大き
くなればなるほど、そして、設計が複雑になればなるほ
ど、システムの設計時間は長くかかる。
速めることができる。第１に、アドレス生成サイクルは
論理アドレスの生成を速めることによって短縮すること
ができる。アドレス生成は、通常、加算器によって行わ
れるので、これは、より高速の加算器を実施することを
意味する。しかし、これは、キャッシュのすべてのアク
セス方法にとって同一のハードウェア上の解決であり、
いずれのシステムでも実施できる。加算器が高速であっ
ても、アドレス要求が増えるにつれて増す加算器に関係
した遅延が必ずある。第２に、キャッシュアクセスのマ
シンサイクルは、ディレクトリが特定のデータバイトの
アドレスを発見し、そのバイトが完全にキャッシュ内に
あるかどうかを判断する前に行わなければならない比較
回数を減らすことによって短縮できる。これは、一般に
、メモリのキャッシュサイズが拡大するたびに、より大
きく複雑な論理回路を必要としている。論理回路が大き
くなればなるほど、そして、設計が複雑になればなるほ
ど、システムの設計時間は長くかかる。
キャッシュメモリの速度を上げるための先行技術の試み
は、キャッシュメモリアクセスシステムがセットアソシ
エイティブという概念にもとづいて作動できるという事
実に頼っている。すなわち、キャッシュメモリおよびデ
ィレクトリは、複数の組またはコングルエンスフラスに
分割される。例えば、２５６にバイトのキャッシュメモ
リは、それぞれが１２８バイトの４ラインを含む５１２
のコングルエンスフラスに分割できる。その後、キャッ
シュメモリは、■コングルエンスフラスのすべての４ラ
インを同時にアドレス指定し、そのコングルエンスフラ
スから選択されたラインが正しいものであるかどうかを
順次判断することによってアクセスされる。この方法は
、キャッシュディレクトリ（つまり大きな組）の全部の
アドレスを探索する従来の方法に比べ、必要な比較回数
が少なくなるので、高速になる。■ライン１２８バイト
の２にのラインを比較する代わりに、そのディレクトリ
は５】２ラインを比較するだけである。
は、キャッシュメモリアクセスシステムがセットアソシ
エイティブという概念にもとづいて作動できるという事
実に頼っている。すなわち、キャッシュメモリおよびデ
ィレクトリは、複数の組またはコングルエンスフラスに
分割される。例えば、２５６にバイトのキャッシュメモ
リは、それぞれが１２８バイトの４ラインを含む５１２
のコングルエンスフラスに分割できる。その後、キャッ
シュメモリは、■コングルエンスフラスのすべての４ラ
インを同時にアドレス指定し、そのコングルエンスフラ
スから選択されたラインが正しいものであるかどうかを
順次判断することによってアクセスされる。この方法は
、キャッシュディレクトリ（つまり大きな組）の全部の
アドレスを探索する従来の方法に比べ、必要な比較回数
が少なくなるので、高速になる。■ライン１２８バイト
の２にのラインを比較する代わりに、そのディレクトリ
は５】２ラインを比較するだけである。
上記の方法の問題は、この方法が、キャッシュアクセス
システムによって生成され、メモリにアクセスするため
の変換バッファに送られる論理アドレスにもとづいてい
ることである。これは、同一の物理アドレスに対して２
つの論理アドレスが割り当てられることが可能なので問
題となる。これはシノニムの問題と呼ばれる。従って、
セットアソシエイティブ方式は、論理アドレスを使用す
る以上、（命令によって要求されたデータとは異なるデ
ータにアクセスする）潜在的なエラーを含んでいる。こ
の潜在的なエラーは検査しなければならない。検査によ
ってエラーが発見されると、その解決法は正しいアドレ
スのメモリに再アクセスすることである。選択が十分な
回数圧しい（正しくない場合の“ミス”に対して“ヒツ
ト″である）としても、無駄な時間が多数の命令に対し
て均分にされ、この問題は依然として論理アドレス生成
の性質上存在する。さらに、この問題のために検査する
ための論理は、キャッシュメモリが大きくなるにつれて
、より大きくなり、その機能を果たすのにかかる時間も
長くなる。ディレクトリおよび論理アドレスに関するヒ
ツト／ミス率を高めることは、キャッシュメモリアクセ
スシステムの速度を増すが、キャッシュアクセスシステ
ムに関する設計を単純にすることには役立たない。
システムによって生成され、メモリにアクセスするため
の変換バッファに送られる論理アドレスにもとづいてい
ることである。これは、同一の物理アドレスに対して２
つの論理アドレスが割り当てられることが可能なので問
題となる。これはシノニムの問題と呼ばれる。従って、
セットアソシエイティブ方式は、論理アドレスを使用す
る以上、（命令によって要求されたデータとは異なるデ
ータにアクセスする）潜在的なエラーを含んでいる。こ
の潜在的なエラーは検査しなければならない。検査によ
ってエラーが発見されると、その解決法は正しいアドレ
スのメモリに再アクセスすることである。選択が十分な
回数圧しい（正しくない場合の“ミス”に対して“ヒツ
ト″である）としても、無駄な時間が多数の命令に対し
て均分にされ、この問題は依然として論理アドレス生成
の性質上存在する。さらに、この問題のために検査する
ための論理は、キャッシュメモリが大きくなるにつれて
、より大きくなり、その機能を果たすのにかかる時間も
長くなる。ディレクトリおよび論理アドレスに関するヒ
ツト／ミス率を高めることは、キャッシュメモリアクセ
スシステムの速度を増すが、キャッシュアクセスシステ
ムに関する設計を単純にすることには役立たない。
その問題を例示するキャッシュメモリにアクセスする先
行技術の方法は、１つのコングルエンスフラス内にライ
ンの選択が、そのコングルエンスフラスから使用された
最後のラインにもとづいている時間である。この選択は
、コングルエンスフラスから使用された最後のラインが
やはりそこにデータバイトを持っている最も確実性の高
いラインであるという（すぐれた推ｎ１ではあるが）推
測にすぎない。この推測はその時間の相当部分歪しいが
、推測はやはりキャッシュアクセスシステムのアドレス
生成部分からの論理（仮想）アドレスにもとづいて行わ
れる。このことは、この技法が、２つの論理アドレスが
同一の物理アドレスに関係し得る（シノニムの問題）と
いう事実に関するエラーを排除できないことを意味する
。その検査論理はやはり、このエラーのために、キャッ
シュメモリが大きくなるたびに拡大せざるをえない。こ
のシノニムの問題を解決する他の先行技術の方法は、潜
在的なシノニムが生じた場合、潜在的なアドレスにフラ
グを立て、そのアドレスを格納することを中心としてい
る。システムはその後、物理アドレスを一度検索するだ
けである。この手法は、シノニムの問題を避けているだ
けで、解決してはおらず、依然としてキャッシュメモリ
が大きくなるごとに拡大しなければならない論理を必要
とする。
行技術の方法は、１つのコングルエンスフラス内にライ
ンの選択が、そのコングルエンスフラスから使用された
最後のラインにもとづいている時間である。この選択は
、コングルエンスフラスから使用された最後のラインが
やはりそこにデータバイトを持っている最も確実性の高
いラインであるという（すぐれた推ｎ１ではあるが）推
測にすぎない。この推測はその時間の相当部分歪しいが
、推測はやはりキャッシュアクセスシステムのアドレス
生成部分からの論理（仮想）アドレスにもとづいて行わ
れる。このことは、この技法が、２つの論理アドレスが
同一の物理アドレスに関係し得る（シノニムの問題）と
いう事実に関するエラーを排除できないことを意味する
。その検査論理はやはり、このエラーのために、キャッ
シュメモリが大きくなるたびに拡大せざるをえない。こ
のシノニムの問題を解決する他の先行技術の方法は、潜
在的なシノニムが生じた場合、潜在的なアドレスにフラ
グを立て、そのアドレスを格納することを中心としてい
る。システムはその後、物理アドレスを一度検索するだ
けである。この手法は、シノニムの問題を避けているだ
けで、解決してはおらず、依然としてキャッシュメモリ
が大きくなるごとに拡大しなければならない論理を必要
とする。
この発明の目的は、アドレスにアクセスできる速度を増
すキャッシュメモリアクセスシステムを提供することに
ある。
すキャッシュメモリアクセスシステムを提供することに
ある。
この発明の第２の目的は、キャッシュメモリに関係した
コンピュータのマシンサイクルを短縮することによって
、アドレスにアクセスできる速度を増すキャッシュメモ
リアクセスシステムを提供することにある。
コンピュータのマシンサイクルを短縮することによって
、アドレスにアクセスできる速度を増すキャッシュメモ
リアクセスシステムを提供することにある。
この発明の第３の目的は、セットアソシエイティブキャ
ッシュメモリに関係したシノニムの問題を避けるキャッ
シュメモリアクセスシステムを提供することにある。
ッシュメモリに関係したシノニムの問題を避けるキャッ
シュメモリアクセスシステムを提供することにある。
この発明の第４の目的は、命令に応答してアクセスされ
たアドレスがその命令によって選択されるアドレスの一
部のみにもとづいて予測される、キャッシュメモリアク
セスシステムを提供することにある。
たアドレスがその命令によって選択されるアドレスの一
部のみにもとづいて予測される、キャッシュメモリアク
セスシステムを提供することにある。
この発明の第５の目的は、予測されたアドレスが迅速に
かつ低水準の間違った予測によって生成される、キャッ
シュメモリアクセスシステムを提供することにある。
かつ低水準の間違った予測によって生成される、キャッ
シュメモリアクセスシステムを提供することにある。
この発明の第６の目的は、予測された実アドレスが、キ
ャッシュメモリがその予測された実アドレスに関係した
データを検索している間に検査される、キャッシュメモ
リアクセスシステムを提供することにある。
ャッシュメモリがその予測された実アドレスに関係した
データを検索している間に検査される、キャッシュメモ
リアクセスシステムを提供することにある。
この発明の第７の目的は、予測された実アドレスの検査
が、次に正確な実アドレスの表にアクセスするために使
用される仮想アドレスにもとづいている、キャッシュメ
モリアクセスシステムを提供することにある。
が、次に正確な実アドレスの表にアクセスするために使
用される仮想アドレスにもとづいている、キャッシュメ
モリアクセスシステムを提供することにある。
この発明の第８の目的は、予測された実アドレスの出所
が間違った予測実アドレスの頻度を最小限にするために
更新される、キャッシュメモリアクセスシステムを提供
することにある。
が間違った予測実アドレスの頻度を最小限にするために
更新される、キャッシュメモリアクセスシステムを提供
することにある。
この発明は、ハードウェアの改良とは関係なく、アドレ
ス生成マシンサイクルを短縮し、キャッシュアクセスマ
シンサイクルを短縮しながら論理アドレス指定のシノニ
ムの間違を避けるキャッシュアクセスシステムを実施す
るものである。この発明は、論理アドレスの生成とは無
関係に実アドレスがいずれになるかを予測するという概
念にもとづいている。これにより、キャッシュメモリは
、仮想アドレスが生成させるのを待ち、その仮想アドレ
スを実アドレスを変換するよりも高速に情報を検索する
ことができる。これは、第１に、アト４レス生成の加算
器がバイパスされるので遅延を生じず、変換バッファお
よびディレクトリもバイパスされるので遅延を生じない
という２点で高速になる。
ス生成マシンサイクルを短縮し、キャッシュアクセスマ
シンサイクルを短縮しながら論理アドレス指定のシノニ
ムの間違を避けるキャッシュアクセスシステムを実施す
るものである。この発明は、論理アドレスの生成とは無
関係に実アドレスがいずれになるかを予測するという概
念にもとづいている。これにより、キャッシュメモリは
、仮想アドレスが生成させるのを待ち、その仮想アドレ
スを実アドレスを変換するよりも高速に情報を検索する
ことができる。これは、第１に、アト４レス生成の加算
器がバイパスされるので遅延を生じず、変換バッファお
よびディレクトリもバイパスされるので遅延を生じない
という２点で高速になる。
実アドレスの予測は、たとえ極めて良好なものであって
も、予測にすぎないので、検査を必要とする。この検査
は、キャッシュメモリの予測アドレスからのデータの検
索と平行して行われる。検査経路は、加算器、変換バッ
ファおよびディレクトリに関係した機能を実行するが、
これらの機能はキャッシュアクセスと平行して実行され
るので、予測アドレスが正しければディレクトリ検索を
遅らせることはない。予測アドレスが正しくない場合、
キャッシュは再びアクセスされ、■マシンサイクルが無
駄になる。このキャッシュの再アクセスは、予測実アド
レスを検査するために以前のマシンサイクルで正しいア
ドレスがすでに生成されているので、２の余分なマシン
サイクル（正しいアドレスを生成するためのサイクルと
キャッシュメモリを再アクセスするためのサイクル）を
必要とすることはない。さらに、キャッシュが１マシン
サイクルを無駄にしなければならないとしても、こうし
た無駄なサイクルの発生は、予測実アドレスの推測を仮
想アドレスにもとづかせないことによって最低限に抑え
られる。これによってシノニムの問題は避けられ、無駄
になった各サイクルは多数の正確な推測に均分にするこ
とができ、従って、キャッシュアクセスシステムの全体
の速度は高まる。
も、予測にすぎないので、検査を必要とする。この検査
は、キャッシュメモリの予測アドレスからのデータの検
索と平行して行われる。検査経路は、加算器、変換バッ
ファおよびディレクトリに関係した機能を実行するが、
これらの機能はキャッシュアクセスと平行して実行され
るので、予測アドレスが正しければディレクトリ検索を
遅らせることはない。予測アドレスが正しくない場合、
キャッシュは再びアクセスされ、■マシンサイクルが無
駄になる。このキャッシュの再アクセスは、予測実アド
レスを検査するために以前のマシンサイクルで正しいア
ドレスがすでに生成されているので、２の余分なマシン
サイクル（正しいアドレスを生成するためのサイクルと
キャッシュメモリを再アクセスするためのサイクル）を
必要とすることはない。さらに、キャッシュが１マシン
サイクルを無駄にしなければならないとしても、こうし
た無駄なサイクルの発生は、予測実アドレスの推測を仮
想アドレスにもとづかせないことによって最低限に抑え
られる。これによってシノニムの問題は避けられ、無駄
になった各サイクルは多数の正確な推測に均分にするこ
とができ、従って、キャッシュアクセスシステムの全体
の速度は高まる。
この発明のキャッシュアクセスシステムは、アクセス部
と検査部の２つの部分に分かれる。キャッシュアクセス
システムは、コンピュータシステム内のプロセッサから
命令を受け取り、解読する。
と検査部の２つの部分に分かれる。キャッシュアクセス
システムは、コンピュータシステム内のプロセッサから
命令を受け取り、解読する。
解読された命令はキャッシュメモリ内のデー′タビット
にアクセスするために使用されるアドレス情報を含むも
のである。解読された命令からの情報は、レジスタイン
ジケータの形式をしている。これらのインジケータは、
コンピュータ内部のどのレジスタがキャッシュメモリに
アクセスするために必要なアドレス情報を含んでいるか
をキャッシュアクセスシステムに指示する。この発明の
キャッシュアクセスシステムには、１Ｂの汎用レジスタ
がある。解読された命令によって指示されたレジスタの
１つは、基底レジスタと呼ばれ、現在のアドレスを含ん
でいる。キャッシュアクセスシステムのアクセス部は、
予測実アドレスを生成するために基底レジスタの内容の
一部（現在のアドレス）を使用する。この予測実アドレ
スは、名目上、キャッシュアクセスシステムの検査部が
生成するアドレスと同一であり、解読された命令によっ
て与えられた全部のアドレス情報にもとづく実アドレス
と呼ばれる。予測実アドレス力ぐ検査部によって生成さ
れたアドレスと同一でない場合、その予測実アドレスは
実アドレスに置き換えられ、キャッシュメモリは再アク
セスされる。予測実アドレスが実アドレスと同一である
場合は、予測実アドレスによってアクセスされたデータ
が、解読された命令による要求通りに実行されるために
算術論理演算装置（ＡＬＵ）に送られる。
にアクセスするために使用されるアドレス情報を含むも
のである。解読された命令からの情報は、レジスタイン
ジケータの形式をしている。これらのインジケータは、
コンピュータ内部のどのレジスタがキャッシュメモリに
アクセスするために必要なアドレス情報を含んでいるか
をキャッシュアクセスシステムに指示する。この発明の
キャッシュアクセスシステムには、１Ｂの汎用レジスタ
がある。解読された命令によって指示されたレジスタの
１つは、基底レジスタと呼ばれ、現在のアドレスを含ん
でいる。キャッシュアクセスシステムのアクセス部は、
予測実アドレスを生成するために基底レジスタの内容の
一部（現在のアドレス）を使用する。この予測実アドレ
スは、名目上、キャッシュアクセスシステムの検査部が
生成するアドレスと同一であり、解読された命令によっ
て与えられた全部のアドレス情報にもとづく実アドレス
と呼ばれる。予測実アドレス力ぐ検査部によって生成さ
れたアドレスと同一でない場合、その予測実アドレスは
実アドレスに置き換えられ、キャッシュメモリは再アク
セスされる。予測実アドレスが実アドレスと同一である
場合は、予測実アドレスによってアクセスされたデータ
が、解読された命令による要求通りに実行されるために
算術論理演算装置（ＡＬＵ）に送られる。
予測実アドレスは、キャッシュアクセスシステムのアク
セス部において、ヒストリテーブルから生成される。ヒ
ストリテーブルは、最も新しく使用された現在アドレス
および、それらの現在アドレスについてキャッシュメモ
リアクセスシステムの検査部によって生成された対応す
る実アドレスのリストである。現在アドレスの一部は、
ヒストリテーブルの現在アドレスのリストの各アドレス
の対応する部分と比較される。現在アドレスのその部分
がヒストリテーブルの現在アドレスの部分と一致した場
合、対応する最も新しく使用された実アドレスが予測実
アドレスになる。このアドレスはその後、キャッシュア
クセスシステムの検査部が解読された命令によって要求
された実アドレスを生成している間に、キャッシュメモ
リにアクセスするために使用される。
セス部において、ヒストリテーブルから生成される。ヒ
ストリテーブルは、最も新しく使用された現在アドレス
および、それらの現在アドレスについてキャッシュメモ
リアクセスシステムの検査部によって生成された対応す
る実アドレスのリストである。現在アドレスの一部は、
ヒストリテーブルの現在アドレスのリストの各アドレス
の対応する部分と比較される。現在アドレスのその部分
がヒストリテーブルの現在アドレスの部分と一致した場
合、対応する最も新しく使用された実アドレスが予測実
アドレスになる。このアドレスはその後、キャッシュア
クセスシステムの検査部が解読された命令によって要求
された実アドレスを生成している間に、キャッシュメモ
リにアクセスするために使用される。
キャッシュメモリアクセスシステムの検査部は、現在ア
ドレスの全部から仮想アドレスを生成するために加算器
を使用する。この仮想アドレスはその後、変換索引緩衝
機構（ＴＬＢ）の仮想アドレスのリストと比較される。
ドレスの全部から仮想アドレスを生成するために加算器
を使用する。この仮想アドレスはその後、変換索引緩衝
機構（ＴＬＢ）の仮想アドレスのリストと比較される。
このＴＬＢアドレスリストは、ヒストリテーブルが加算
器によって処理されていない現在アドレスの部分によっ
てアクセスされるのに対し、ＴＬＢが加算器によって生
成された仮想アドレスによってアクセスされることから
、ヒストリテーブルとは異なるものである。ＴＬＢは、
各仮想アドレスについて対応する実アドレスを含んでお
り、加算器からの仮想アドレスとＴＬＢの仮想アドレス
との間に一致が見られた場合、対応する実アドレスはそ
の後、キャッシュアクセスシステムのアクセス部ですで
に生成されている予測実アドレスと比較される。予測実
アドレスが実アドレスと一致すれば、アクセスシステム
は、キャッシュアクセスマシンサイクルの後に再アクセ
スされない。予測実アドレスが実アドレスと一致しない
場合、キャッシュメモリは、そのキャッシュアクセスの
マシンサイクルの後のマシンサイクルで再アクセスされ
る。
器によって処理されていない現在アドレスの部分によっ
てアクセスされるのに対し、ＴＬＢが加算器によって生
成された仮想アドレスによってアクセスされることから
、ヒストリテーブルとは異なるものである。ＴＬＢは、
各仮想アドレスについて対応する実アドレスを含んでお
り、加算器からの仮想アドレスとＴＬＢの仮想アドレス
との間に一致が見られた場合、対応する実アドレスはそ
の後、キャッシュアクセスシステムのアクセス部ですで
に生成されている予測実アドレスと比較される。予測実
アドレスが実アドレスと一致すれば、アクセスシステム
は、キャッシュアクセスマシンサイクルの後に再アクセ
スされない。予測実アドレスが実アドレスと一致しない
場合、キャッシュメモリは、そのキャッシュアクセスの
マシンサイクルの後のマシンサイクルで再アクセスされ
る。
予測実アドレスと実アドレスとの比較が一致しない場合
、キャッシュアクセスシステムは、２つの機能を実行し
なければならない。第１が、前述の通りキャッシュへの
再アクセスであり、第２が、予測実アドレスの出所の更
新である。これは、予測実アドレスの出所が命令の最新
状態を反映させるためである。予測実アドレスの出所の
更新は、ヒストリテーブルが、ヒストリテーブルで比較
される現在アドレスの部分に対応する最新の実アドレス
を反映しなければならないことを意味する。
、キャッシュアクセスシステムは、２つの機能を実行し
なければならない。第１が、前述の通りキャッシュへの
再アクセスであり、第２が、予測実アドレスの出所の更
新である。これは、予測実アドレスの出所が命令の最新
状態を反映させるためである。予測実アドレスの出所の
更新は、ヒストリテーブルが、ヒストリテーブルで比較
される現在アドレスの部分に対応する最新の実アドレス
を反映しなければならないことを意味する。
従って、ヒストリテーブルは、ヒストリテーブルの現在
アドレスの部分に対応する実アドレスをＴＬＢからの実
アドレスと置き換えるか、または、ヒストリテーブルは
、現在アドレスおよび対応する実アドレスの画部分をＴ
ＬＢおよび基底レジスタからの値に置き換える。エラー
があるたびにヒストリテーブルを更新することは、誤っ
た予測実アドレスの発生を低水準に維持し、それによっ
て、再アクセス状態の必要が少なくなるので、キャッシ
ュメモリアクセス速度を高めるのに役立つ。
アドレスの部分に対応する実アドレスをＴＬＢからの実
アドレスと置き換えるか、または、ヒストリテーブルは
、現在アドレスおよび対応する実アドレスの画部分をＴ
ＬＢおよび基底レジスタからの値に置き換える。エラー
があるたびにヒストリテーブルを更新することは、誤っ
た予測実アドレスの発生を低水準に維持し、それによっ
て、再アクセス状態の必要が少なくなるので、キャッシ
ュメモリアクセス速度を高めるのに役立つ。
予測実アドレスの出所は、ヒストリテーブルと組み合わ
せて変換予見テーブル（ＴＬＡＴ）とすることもできる
。ＴＬＡＴは、ヒストリテーブルと同様、最も新しく使
用された現在アドレスおよび、ＴＬＢによって生成され
た対応する実アドレスのリストである。しかし、ヒスト
リテーブルに比べて小さく、予測実アドレスと実アドレ
スとの間の比較における各エラーではなく各命令解読マ
シンサイクルで更新されるという点で、ヒストリテーブ
ルと異なっている。ＴＬＡＴは、現在アドレスの部分と
ＴＬＡＴの現在アドレスを比較し、一致すれば、ＴＬＡ
Ｔの対応する実アドレスが予測実アドレスになる。ＴＬ
ＡＴは、最も確からしい最新アドレスだけがＴＬＡＴに
あることを保証するためにヒストリテーブルとともに作
業する（すなわち、ＴＬＡＴはヒストリテーブルの窓で
ある）。これは、ＴＬＡＴがヒストリテーブルよりも小
さいためであり、このことはＴＬＡＴが少ない比較を行
い、高速の予測実アドレス生成をもたらすことを意味し
ている。しかし、小さいＴＬＡＴもやはり、誤った予測
実アドレスの生成数が増えるのを避けるために高められ
た正確さを要求する。ＴＬＡＴが現在アドレスの部分と
その現在アドレスを比較している間、ヒストリテーブル
も同じ比較を行っている。ヒストリテーブルの出力はそ
の後、次の解読マシンサイクルの最後にＴｌ、ＡＴに置
かれる。これは、ＴＬＡＴが各解読マシンサイクルで更
新され、それによってその正確さを最大にしている。大
きなヒストリテーブルは、実アドレスと予測実アドレス
との間で誤った比較があった場合にのみ更新される。ヒ
ストリテーブルと組み合わせたＴＬＡＴは、予測実アド
レスの高速生成を可能にすると同時に、誤った予測実ア
ドレスを最小にし、それによってキャッシュアクセスシ
ステムの全体の速度を高める。
せて変換予見テーブル（ＴＬＡＴ）とすることもできる
。ＴＬＡＴは、ヒストリテーブルと同様、最も新しく使
用された現在アドレスおよび、ＴＬＢによって生成され
た対応する実アドレスのリストである。しかし、ヒスト
リテーブルに比べて小さく、予測実アドレスと実アドレ
スとの間の比較における各エラーではなく各命令解読マ
シンサイクルで更新されるという点で、ヒストリテーブ
ルと異なっている。ＴＬＡＴは、現在アドレスの部分と
ＴＬＡＴの現在アドレスを比較し、一致すれば、ＴＬＡ
Ｔの対応する実アドレスが予測実アドレスになる。ＴＬ
ＡＴは、最も確からしい最新アドレスだけがＴＬＡＴに
あることを保証するためにヒストリテーブルとともに作
業する（すなわち、ＴＬＡＴはヒストリテーブルの窓で
ある）。これは、ＴＬＡＴがヒストリテーブルよりも小
さいためであり、このことはＴＬＡＴが少ない比較を行
い、高速の予測実アドレス生成をもたらすことを意味し
ている。しかし、小さいＴＬＡＴもやはり、誤った予測
実アドレスの生成数が増えるのを避けるために高められ
た正確さを要求する。ＴＬＡＴが現在アドレスの部分と
その現在アドレスを比較している間、ヒストリテーブル
も同じ比較を行っている。ヒストリテーブルの出力はそ
の後、次の解読マシンサイクルの最後にＴｌ、ＡＴに置
かれる。これは、ＴＬＡＴが各解読マシンサイクルで更
新され、それによってその正確さを最大にしている。大
きなヒストリテーブルは、実アドレスと予測実アドレス
との間で誤った比較があった場合にのみ更新される。ヒ
ストリテーブルと組み合わせたＴＬＡＴは、予測実アド
レスの高速生成を可能にすると同時に、誤った予測実ア
ドレスを最小にし、それによってキャッシュアクセスシ
ステムの全体の速度を高める。
開示されたこの発明の好ましい実施態様を第１図に示す
。ディジタルコンピュータシステムが命令レジスタ（Ｉ
Ｒ）１０に命令を送ると、第１の記憶装置がその命令を
ＩＲＩＯに格納する。この第１の記憶装置は、命令が格
納された時を確実に規定するためのラッチまたは同様の
標準形式の装置である。
。ディジタルコンピュータシステムが命令レジスタ（Ｉ
Ｒ）１０に命令を送ると、第１の記憶装置がその命令を
ＩＲＩＯに格納する。この第１の記憶装置は、命令が格
納された時を確実に規定するためのラッチまたは同様の
標準形式の装置である。
命令は、通常、コンピュータに記憶され、処理のために
命令レジスタに順に送られる命令のスタックからのいく
つかの命令のうちの一つである。命令は一連の連結され
たビットから構成される。また、命令コード部とオペラ
ンド部の２つの部分に分かれる。命令の上位ビットは命
令の命令コード部に割り当てられる。命令は解読され、
解読された命令コード部は算術論理演算装置（ＡＬＬＩ
） ５００に何らかの機能を実行するように要求する。
命令レジスタに順に送られる命令のスタックからのいく
つかの命令のうちの一つである。命令は一連の連結され
たビットから構成される。また、命令コード部とオペラ
ンド部の２つの部分に分かれる。命令の上位ビットは命
令の命令コード部に割り当てられる。命令は解読され、
解読された命令コード部は算術論理演算装置（ＡＬＬＩ
） ５００に何らかの機能を実行するように要求する。
その機能がコンピュータの記憶装置からデータを要求す
る場合、コンピュータはその機能を実行する前にそのデ
ータを検索しなければならない。命令のオペランド部は
、コンピュータのメモリまたは記憶装置内にあって、オ
ペランドによって要求されたデータの位置を指示するア
ドレス情報を含んでいる。
る場合、コンピュータはその機能を実行する前にそのデ
ータを検索しなければならない。命令のオペランド部は
、コンピュータのメモリまたは記憶装置内にあって、オ
ペランドによって要求されたデータの位置を指示するア
ドレス情報を含んでいる。
命令のオペランドは、３区分に分けられる一連のビット
であり、これらの区分のうちの２つがキャッシュメモリ
内のデータの希望のアドレスを生成する際に使用される
情報を保持するコンピュータ内のレジスタを指定する。
であり、これらの区分のうちの２つがキャッシュメモリ
内のデータの希望のアドレスを生成する際に使用される
情報を保持するコンピュータ内のレジスタを指定する。
第３の区分はそれ自体で希望のアドレスの生成に使用さ
れる。上位ビットは指標レジスタを指定し、中間部のビ
ットは基底レジスタを指定する。指標レジスタおよび基
底レジスタは、コンピュータの汎用レジスタ（ＧＲＰ）
３２０の一部である。下位群は変位ビット１６と呼ばれ
る。指標レジスタおよび基底レジスタの内容は、仮想ア
ドレスを生成するために加算器３１０によって変位アド
レス１６に加算される。仮想アドレスは、仮想アドレス
レジスタ（ＶＡＲ） ４０に入れられ、キャッシュメモ
リのデータの希望のまたは実アドレスを内容とする変換
索引緩衝機構（ＴＬＢ） ４２０と呼ばれる表に指標を
付けるために使用される。
れる。上位ビットは指標レジスタを指定し、中間部のビ
ットは基底レジスタを指定する。指標レジスタおよび基
底レジスタは、コンピュータの汎用レジスタ（ＧＲＰ）
３２０の一部である。下位群は変位ビット１６と呼ばれ
る。指標レジスタおよび基底レジスタの内容は、仮想ア
ドレスを生成するために加算器３１０によって変位アド
レス１６に加算される。仮想アドレスは、仮想アドレス
レジスタ（ＶＡＲ） ４０に入れられ、キャッシュメモ
リのデータの希望のまたは実アドレスを内容とする変換
索引緩衝機構（ＴＬＢ） ４２０と呼ばれる表に指標を
付けるために使用される。
キャッシュメモリアクセスシステム５は、命令が解読さ
れた後、要求されたデータがコンピュータのキャッシュ
メモリ４１０内にあるかどうかを判断する。データは通
常、ワードと呼ばれる一部のデータビットとしてアクセ
スされる。データがキャッシュメモリ４１０にある場合
、キャッシュメモリアクセスシステム５は、命令の解読
の後のマシンサイクルでＡＬＵ ５００によって使用さ
れるデータを検索する。データがコンピュータのキャッ
シュメモリにない場合、Ａｌｔｌ ５００は、主記憶装
置アクセスシステムからデータを受け取るが、それはこ
の出願の範囲ではない。キャッシュメモリアクセスシス
テム５は、アクセス部と検査部の２つの部分に分かれる
。アクセス部はキャッシュディレクトリ４３０、キャッ
シュメモリ装置４００およびＡＬＵ５００を含んでいる
。アクセス部は、予測アドレス生成装置２００の使用に
よって、キャッシュメモリ４１０からデータを直接検索
する。検査部は、キャッシュメモリによって検索された
データが命令によって要求されたデータであることを保
証する。
れた後、要求されたデータがコンピュータのキャッシュ
メモリ４１０内にあるかどうかを判断する。データは通
常、ワードと呼ばれる一部のデータビットとしてアクセ
スされる。データがキャッシュメモリ４１０にある場合
、キャッシュメモリアクセスシステム５は、命令の解読
の後のマシンサイクルでＡＬＵ ５００によって使用さ
れるデータを検索する。データがコンピュータのキャッ
シュメモリにない場合、Ａｌｔｌ ５００は、主記憶装
置アクセスシステムからデータを受け取るが、それはこ
の出願の範囲ではない。キャッシュメモリアクセスシス
テム５は、アクセス部と検査部の２つの部分に分かれる
。アクセス部はキャッシュディレクトリ４３０、キャッ
シュメモリ装置４００およびＡＬＵ５００を含んでいる
。アクセス部は、予測アドレス生成装置２００の使用に
よって、キャッシュメモリ４１０からデータを直接検索
する。検査部は、キャッシュメモリによって検索された
データが命令によって要求されたデータであることを保
証する。
検査部は、仮想アドレス生成装置３００、変換索引緩衝
機構（ＴＬＢ） ４２０および、（キャッシュシステム
のアクセス部によって生成された）予測実アドレスを検
査部内でＴＬＢ ４２０によって生成された実アドレス
と比較するための比較装置４４０とを含んでいる。
機構（ＴＬＢ） ４２０および、（キャッシュシステム
のアクセス部によって生成された）予測実アドレスを検
査部内でＴＬＢ ４２０によって生成された実アドレス
と比較するための比較装置４４０とを含んでいる。
キャッシュメモリアレイ４１０は、それぞれ４ラインの
５１２のコングルエンスフラスに分かれており、各ライ
ンは１２８バイトのデータを含み、従って、２５６にバ
イトのキャッシュメモリアレイとなる。
５１２のコングルエンスフラスに分かれており、各ライ
ンは１２８バイトのデータを含み、従って、２５６にバ
イトのキャッシュメモリアレイとなる。
すべてのコングルエンスフラスのうちの１ラインは１組
を成し、従って、メモリは、組、コングルエンスフラス
およびライン内のバイトに対応したビットを選択するこ
とによってアクセスされる。
を成し、従って、メモリは、組、コングルエンスフラス
およびライン内のバイトに対応したビットを選択するこ
とによってアクセスされる。
予測実アドレス生成装置（ＰＲＡＧＭ） ２００は、そ
の組、コングルエンスフラスの部分、アドレスの識別を
保持するためのアドレスタグに関係したビットを選択す
る。これらの１９ビツトは予測実アドレスの上位部分を
成し、予測実アドレスレジスタ（ＰＲＡＲ）３０の上位
部分に置かれる。仮想アドレス生成装置（ＶＡＧＭ）
３００は仮想アドレスを生成し、その仮想アドレスの一
部１２ビット（ページオフセットビット）は、そのライ
ン内のデータバイトおよびコングルエンスフラスの部分
に関係したビットを内容としている。これらのビットは
予測実アドレスの下位部分を成し、予測実アドレスレジ
スタ（ＰＲＡＲ）３０の下位部分に置かれる。予測実ア
ドレス生成装置および仮想アドレス生成装置の両方とも
、−その結果を命令解読マシンサイクル中にＰＲＡＲ３
０に入れる。キャッシュメモリ装置（ＣＭＭ） ４００
は、キャッシュメモリアレイ４１０内部で、ＰＲＡＲ３
０にあるその予測実アドレスの位置からデータを順に検
索する。データの検索は、命令解読サイクルの後の、キ
ャッシュアクセスマシンサイクルとも呼ばれる、マシン
サイクルで実行される。
の組、コングルエンスフラスの部分、アドレスの識別を
保持するためのアドレスタグに関係したビットを選択す
る。これらの１９ビツトは予測実アドレスの上位部分を
成し、予測実アドレスレジスタ（ＰＲＡＲ）３０の上位
部分に置かれる。仮想アドレス生成装置（ＶＡＧＭ）
３００は仮想アドレスを生成し、その仮想アドレスの一
部１２ビット（ページオフセットビット）は、そのライ
ン内のデータバイトおよびコングルエンスフラスの部分
に関係したビットを内容としている。これらのビットは
予測実アドレスの下位部分を成し、予測実アドレスレジ
スタ（ＰＲＡＲ）３０の下位部分に置かれる。予測実ア
ドレス生成装置および仮想アドレス生成装置の両方とも
、−その結果を命令解読マシンサイクル中にＰＲＡＲ３
０に入れる。キャッシュメモリ装置（ＣＭＭ） ４００
は、キャッシュメモリアレイ４１０内部で、ＰＲＡＲ３
０にあるその予測実アドレスの位置からデータを順に検
索する。データの検索は、命令解読サイクルの後の、キ
ャッシュアクセスマシンサイクルとも呼ばれる、マシン
サイクルで実行される。
キャッシュメモリ装置（ＣＭＭ） ４００が予測実アド
レスを生成し、その予測実アドレスによって指定された
位置のデータを検索している間、キャッシュメモリアク
セスシステム５は、その予測実アドレスが命令によって
要求されたアドレスであることを検査する。この検査は
、命令解読マシンサイクルにおいて、仮想アドレス生成
装置（ＶＡＧＭ） ３００によって仮想アドレスを生成
することによって行われる。この仮想アドレスは仮想ア
ドレスレジスタ（ＶＡＲ） ４０に入れられ、そのレジ
スタの内容は変換索引緩衝機構（ＴＬＢ） ４２０のエ
ントリと順次比較される。 ＴＬＢ４２０ハ、ＶＡＧ
Ｍ ３００１： ヨッテ生成すした潜在的アドレスおよ
び、各潜在的仮想アドレスについての対応する実アドレ
ス（命令によって要求された実際のアドレス）を含んで
いる。潜在的仮想アドレスがＶＡＲ４０の仮想アドレス
と一致した場合、ＴＬＢ ４２０は、一致した潜在的仮
想アドレスに対応した実アドレスを選択する。仮想アド
レスに対応する実アドレスのＴＬＢ ４２０のエントリ
からの選択は、キャッシュアクセスマシンサイクルにお
いて行われる。
レスを生成し、その予測実アドレスによって指定された
位置のデータを検索している間、キャッシュメモリアク
セスシステム５は、その予測実アドレスが命令によって
要求されたアドレスであることを検査する。この検査は
、命令解読マシンサイクルにおいて、仮想アドレス生成
装置（ＶＡＧＭ） ３００によって仮想アドレスを生成
することによって行われる。この仮想アドレスは仮想ア
ドレスレジスタ（ＶＡＲ） ４０に入れられ、そのレジ
スタの内容は変換索引緩衝機構（ＴＬＢ） ４２０のエ
ントリと順次比較される。 ＴＬＢ４２０ハ、ＶＡＧ
Ｍ ３００１： ヨッテ生成すした潜在的アドレスおよ
び、各潜在的仮想アドレスについての対応する実アドレ
ス（命令によって要求された実際のアドレス）を含んで
いる。潜在的仮想アドレスがＶＡＲ４０の仮想アドレス
と一致した場合、ＴＬＢ ４２０は、一致した潜在的仮
想アドレスに対応した実アドレスを選択する。仮想アド
レスに対応する実アドレスのＴＬＢ ４２０のエントリ
からの選択は、キャッシュアクセスマシンサイクルにお
いて行われる。
ＴＬＢ ４２Ｇによって選択された実アドレスは、ＣＭ
Ｍ ４００内の比較装置に順次送られる。Ｃ朋４８０の
比較装置は、ＰＲＡＲ３０の予測実アドレスをＴＬＢ４
２０によって生成された実アドレスと比較するためのも
のである。比較装置は、その２つのアドレスをそれらが
同一であるかどうかを判断するためにビットごとに比較
する。予測実アドレスと実アドレスの比較は、ＴＬＢ
４２０の実アドレス選択の後のキャッシュアクセスマシ
ンサイクルにおいて行われる。実アドレスと予測実アド
レスとの比較は、キャッシュアクセスマシンサイクルに
おいてキャッシュメモリアレイにアクセスするために使
用される予測実アドレスの検査となる。予測実アドレス
と実アドレスの比較が一致した場合、ＣＭＭ ４００は
そのデータを検索し、キャッシュアクセスマシンサイク
ル後の実行のためにＡＬυ５００に送る。比較が一致し
ない場合は、 ＣＭＭ ４００は、キャッシュメモリア
レイ４１０内の、ＴＬＢ ４２０から得た実アドレスの
位置からデータを検索する。ＣＭＭ ４００は、キャッ
シュアクセスマシンサイクルの次のマシンサイクルでＴ
ＬＢの実アドレスからデータを検索する。ＣＭＭ ４０
０がＴＬＢ ４２０の実アドレスからデータを検索する
と、ＣＭＭ ４００は実行のためにＡｌｔｌ ５００に
そのデータを送る。
Ｍ ４００内の比較装置に順次送られる。Ｃ朋４８０の
比較装置は、ＰＲＡＲ３０の予測実アドレスをＴＬＢ４
２０によって生成された実アドレスと比較するためのも
のである。比較装置は、その２つのアドレスをそれらが
同一であるかどうかを判断するためにビットごとに比較
する。予測実アドレスと実アドレスの比較は、ＴＬＢ
４２０の実アドレス選択の後のキャッシュアクセスマシ
ンサイクルにおいて行われる。実アドレスと予測実アド
レスとの比較は、キャッシュアクセスマシンサイクルに
おいてキャッシュメモリアレイにアクセスするために使
用される予測実アドレスの検査となる。予測実アドレス
と実アドレスの比較が一致した場合、ＣＭＭ ４００は
そのデータを検索し、キャッシュアクセスマシンサイク
ル後の実行のためにＡＬυ５００に送る。比較が一致し
ない場合は、 ＣＭＭ ４００は、キャッシュメモリア
レイ４１０内の、ＴＬＢ ４２０から得た実アドレスの
位置からデータを検索する。ＣＭＭ ４００は、キャッ
シュアクセスマシンサイクルの次のマシンサイクルでＴ
ＬＢの実アドレスからデータを検索する。ＣＭＭ ４０
０がＴＬＢ ４２０の実アドレスからデータを検索する
と、ＣＭＭ ４００は実行のためにＡｌｔｌ ５００に
そのデータを送る。
ＣＭＭ ４００は、図示されていないが受信装置を有し
ており、これが実アドレスまたは予測実アドレスを受け
取る。ＣＭＭ ４００は、自己に送られたアドレスの形
式（予測実アドレスまたは実アドレス）にかかわらず、
同一の機能を実行する。受信装置は、受け取ったアドレ
スをキャッシュディレクトリ４３０内に含まれるアドレ
スと比較する。キャッシュディレクトリは、このディレ
クトリに登録された２にの実アドレスに対応する５１２
のコングルエンスフラスを含んでいる。フングルエンス
フラスは、各フングルエンスフラス内に含まれる４の実
アドレスの同一の９ビツト部分によって識別される。受
信装置は、ディレクトリ４３０内の４の実アドレスの９
ビツト部分を、受け取ったアドレスの対応する９ビツト
部分と比較する。その後、受信装置は、ディレクトリで
選択された４のアドレス値を、受け取ったアドレスがい
ずれの組に含まれているかを判断するために、受け取っ
た（実または予測実）アドレスと比較する。
ており、これが実アドレスまたは予測実アドレスを受け
取る。ＣＭＭ ４００は、自己に送られたアドレスの形
式（予測実アドレスまたは実アドレス）にかかわらず、
同一の機能を実行する。受信装置は、受け取ったアドレ
スをキャッシュディレクトリ４３０内に含まれるアドレ
スと比較する。キャッシュディレクトリは、このディレ
クトリに登録された２にの実アドレスに対応する５１２
のコングルエンスフラスを含んでいる。フングルエンス
フラスは、各フングルエンスフラス内に含まれる４の実
アドレスの同一の９ビツト部分によって識別される。受
信装置は、ディレクトリ４３０内の４の実アドレスの９
ビツト部分を、受け取ったアドレスの対応する９ビツト
部分と比較する。その後、受信装置は、ディレクトリで
選択された４のアドレス値を、受け取ったアドレスがい
ずれの組に含まれているかを判断するために、受け取っ
た（実または予測実）アドレスと比較する。
受信装置が受け取ったアドレスがいずれの組に含まれて
いるかを判断している間に、キャッシュメモリは、受け
取ったアドレスの一部によってアクセスされている。キ
ャッシュメモリは、■コングルエンスフラス内部の関係
する全部のアドレス内のデータを検索する検索装置を有
している。この検索装置は、ディレクトリが潜在的な４
組のうちのいずれにデータが実際に存在するかを判断し
ている間に、すべての４のデータ位置にアクセスする。
いるかを判断している間に、キャッシュメモリは、受け
取ったアドレスの一部によってアクセスされている。キ
ャッシュメモリは、■コングルエンスフラス内部の関係
する全部のアドレス内のデータを検索する検索装置を有
している。この検索装置は、ディレクトリが潜在的な４
組のうちのいずれにデータが実際に存在するかを判断し
ている間に、すべての４のデータ位置にアクセスする。
これは、２５６にのアドレスの最初の１６ビツトにアク
セスすることによって行われる。この１６ビツトは、９
ビツトのコングルエンスフラス情報および、コングルエ
ンスフラスの各要素内のバイトアドレスの７ビツトから
成っている。組を判断するための比較が完了すると、受
信装置は選択信号を検索装置に送る。その後、検索装置
がディレクトリから４の実アドレス位置内のデータを検
索すると、検索装置は、受け取った（実または予測実）
アドレスについて正しいデータを検索する。選択装置４
１５を含んでいる検索装置に送られた選択信号は、デー
タの４バイトのうちのいずれを選択するかを決定する。
セスすることによって行われる。この１６ビツトは、９
ビツトのコングルエンスフラス情報および、コングルエ
ンスフラスの各要素内のバイトアドレスの７ビツトから
成っている。組を判断するための比較が完了すると、受
信装置は選択信号を検索装置に送る。その後、検索装置
がディレクトリから４の実アドレス位置内のデータを検
索すると、検索装置は、受け取った（実または予測実）
アドレスについて正しいデータを検索する。選択装置４
１５を含んでいる検索装置に送られた選択信号は、デー
タの４バイトのうちのいずれを選択するかを決定する。
この選択はキャッシュアクセスサイクル後のマシンサイ
クルで行われ、選択信号は、受信装置によって検索装置
に送られた４のアドレスから独立して送信される。選択
されたデータは、キャッシュアクセスマシンサイクル後
の第２のマシンサイクルで機能を実行する際にそのデー
タを使用するＡＬＵ ５００に送られる。
クルで行われ、選択信号は、受信装置によって検索装置
に送られた４のアドレスから独立して送信される。選択
されたデータは、キャッシュアクセスマシンサイクル後
の第２のマシンサイクルで機能を実行する際にそのデー
タを使用するＡＬＵ ５００に送られる。
ＣＭＭ ４００は、ＰＲＡＧＭ ２００およびＶＡＧＭ
３００から予測実アドレスを構成するビットを受け取
っていたＰＩ？ＡＲ３０から予測実アドレスを受け取る
。ＰＲＡＧＭ２００は、ヒストリテーブル２１０からＰ
ＲＡＲ３０のためのビットを生成する。ヒストリテーブ
ル２１０は、最近の命令によって要求された多数の最新
の実アドレス（ここでは１２８アドレス）を、命令レジ
スタに指定された基底レジスタの対応する内容とともに
格納する。ＰＲＡＧＭ ２００は、ｌＲ１０に指定され
た基底レジスタの内容を、使用後にセーブされたヒスト
リテーブル２１０に格納された最も新しく使用された基
底レジスタの内容と比較する。比較がヒストリテーブル
２１０のこれらのエントリのうちの一つに一致した場合
、一致した基底レジスタの内容に対応する、ヒストリテ
ーブル２１０に格納された１９ビツトは、第３の記憶装
置によってＰＲＡＲ３０の上位部分に格納される。この
第３の記憶装置は、データをレジスタに転送するための
ラッチまたは類似形式の装置である。これらの上位１９
ビツトは、アドレスタグのほか、組の選択に関係したビ
ットおよび、予１１１１実アドレスに関係したコングル
エンスフラスビット９ビツトのうちの４ビツトを含む。
３００から予測実アドレスを構成するビットを受け取
っていたＰＩ？ＡＲ３０から予測実アドレスを受け取る
。ＰＲＡＧＭ２００は、ヒストリテーブル２１０からＰ
ＲＡＲ３０のためのビットを生成する。ヒストリテーブ
ル２１０は、最近の命令によって要求された多数の最新
の実アドレス（ここでは１２８アドレス）を、命令レジ
スタに指定された基底レジスタの対応する内容とともに
格納する。ＰＲＡＧＭ ２００は、ｌＲ１０に指定され
た基底レジスタの内容を、使用後にセーブされたヒスト
リテーブル２１０に格納された最も新しく使用された基
底レジスタの内容と比較する。比較がヒストリテーブル
２１０のこれらのエントリのうちの一つに一致した場合
、一致した基底レジスタの内容に対応する、ヒストリテ
ーブル２１０に格納された１９ビツトは、第３の記憶装
置によってＰＲＡＲ３０の上位部分に格納される。この
第３の記憶装置は、データをレジスタに転送するための
ラッチまたは類似形式の装置である。これらの上位１９
ビツトは、アドレスタグのほか、組の選択に関係したビ
ットおよび、予１１１１実アドレスに関係したコングル
エンスフラスビット９ビツトのうちの４ビツトを含む。
ＶＡＧＭ ３００は、加算器３１０および汎用レジスタ
（ＧＰＲ） ３２０によって予１１’ＦＪ実アドレスに
関係したビットを生成する。加算器３１０は、ＩＲ１０
で指定されたアドレスの３の部分を加算する装置である
。
（ＧＰＲ） ３２０によって予１１’ＦＪ実アドレスに
関係したビットを生成する。加算器３１０は、ＩＲ１０
で指定されたアドレスの３の部分を加算する装置である
。
変位ビットと、基底レジスタの内容およびｌＲ１０で指
定された指標レジスタの内容との加算は、仮想アドレス
レジスタ（ＶＡＲ） ４０に入れられる３１ビツトの仮
想アドレスを生成する。この仮想アドレスの下位１２ビ
ツトはページオフセットビットであり、次の上位６ビツ
トは仮想アドレスのページアドレスビットである。加算
器３１０は、ｌＲ１０から命令レジスタ（現在アドレス
）の変位ビットを直接受け取り、ＧＰＲ３２０からは基
底レジスタおよび指標レジスタの内容を受け取る。ＰＲ
ＡＧＭもまた、汎用レジスタ（ＧＰＲ）である基底レジ
スタの内容を受け取る。加算器は初めに、■ライン内の
バイトを選択する全７ビツトと、コングルエンスフラス
の選択に関係した９ビツトのうちの５ビツトにも対応す
る下位１２ビツトを分解する。これらの１２ビツトはＰ
ＲＡＲ３０に送られ、第２の記憶装置は予測実アドレス
の下位部分のビットを格納する。第２の記憶装置は、デ
ータをレジスタに転送するための標準のラッチまたは類
似の標準装置である。
定された指標レジスタの内容との加算は、仮想アドレス
レジスタ（ＶＡＲ） ４０に入れられる３１ビツトの仮
想アドレスを生成する。この仮想アドレスの下位１２ビ
ツトはページオフセットビットであり、次の上位６ビツ
トは仮想アドレスのページアドレスビットである。加算
器３１０は、ｌＲ１０から命令レジスタ（現在アドレス
）の変位ビットを直接受け取り、ＧＰＲ３２０からは基
底レジスタおよび指標レジスタの内容を受け取る。ＰＲ
ＡＧＭもまた、汎用レジスタ（ＧＰＲ）である基底レジ
スタの内容を受け取る。加算器は初めに、■ライン内の
バイトを選択する全７ビツトと、コングルエンスフラス
の選択に関係した９ビツトのうちの５ビツトにも対応す
る下位１２ビツトを分解する。これらの１２ビツトはＰ
ＲＡＲ３０に送られ、第２の記憶装置は予測実アドレス
の下位部分のビットを格納する。第２の記憶装置は、デ
ータをレジスタに転送するための標準のラッチまたは類
似の標準装置である。
キャッシュアクセスシステム５の効率的な動作は、ヒス
トリテーブル２１０が最も新しく使用された実アドレス
および対応する基底レジスタの内容を持っていることを
必要とする。これは、キャッシュアクセスシステム５の
ヒストリテーブルの更新によって得られる。ＴＬＢ ４
２０によって生成された予測実アドレスがＰＲＡＲ３０
の予測実アドレスと一致しない場合、更新装置がヒスト
リテーブル２１０を更新する。これは、そうした状態が
最新の予測アドレスが間違っており、従ってヒストリテ
ーブル２１０から生成された値が誤っていたことになる
からである。ヒストリテーブル２１０が更新を必要とす
る状況は２つある。第１は、ＩＲ１０によって指定され
た基底レジスタの内容がヒストリテーブルのエントリと
一致するが、対応する実アドレスがＴＬＢ ４２０によ
って与えられたアドレスと一致しないというヒストリテ
ーブル２１０のエントリをＰＲＡＧＭ ２００が発見し
た場合である。この場合、ヒストリテーブルの対応する
実アドレスはＴＬＢ４２０によって生成された実アドレ
スを反映するために更新される。ヒストリテーブルの更
新を要求する第２の状況は、ヒストリテーブル２１０の
エントリのいずれも基底レジスタの内容と一致しない場
合である。この状況では、ヒストリテーブル２１０の最
低使用頻度エンドリカ月Ｒ１０で指定された基底レジス
タの内容およびＴＬＢ ４２０によって生成された対応
する実アドレスで置き換えられる。
トリテーブル２１０が最も新しく使用された実アドレス
および対応する基底レジスタの内容を持っていることを
必要とする。これは、キャッシュアクセスシステム５の
ヒストリテーブルの更新によって得られる。ＴＬＢ ４
２０によって生成された予測実アドレスがＰＲＡＲ３０
の予測実アドレスと一致しない場合、更新装置がヒスト
リテーブル２１０を更新する。これは、そうした状態が
最新の予測アドレスが間違っており、従ってヒストリテ
ーブル２１０から生成された値が誤っていたことになる
からである。ヒストリテーブル２１０が更新を必要とす
る状況は２つある。第１は、ＩＲ１０によって指定され
た基底レジスタの内容がヒストリテーブルのエントリと
一致するが、対応する実アドレスがＴＬＢ ４２０によ
って与えられたアドレスと一致しないというヒストリテ
ーブル２１０のエントリをＰＲＡＧＭ ２００が発見し
た場合である。この場合、ヒストリテーブルの対応する
実アドレスはＴＬＢ４２０によって生成された実アドレ
スを反映するために更新される。ヒストリテーブルの更
新を要求する第２の状況は、ヒストリテーブル２１０の
エントリのいずれも基底レジスタの内容と一致しない場
合である。この状況では、ヒストリテーブル２１０の最
低使用頻度エンドリカ月Ｒ１０で指定された基底レジス
タの内容およびＴＬＢ ４２０によって生成された対応
する実アドレスで置き換えられる。
ヒストリテーブル２１０を更新する上記の方法は、ヒス
トリテーブル２１０が完全に連想型であること、すなわ
ち唯一の組を含むことを前提とする。ヒストリテーブル
２１０が複数の組を含むセットアソシエイティブであり
、さらに、基底レジスタとヒストリテーブル２１０の内
容の間にまったく一致が見られない場合、基底レジスタ
の部分的な内容によって選択された組の最低使用頻度エ
ントリは、むしろ全体のヒストリテーブル２１０の最低
使用頻度エントリで置き換えられる。
トリテーブル２１０が完全に連想型であること、すなわ
ち唯一の組を含むことを前提とする。ヒストリテーブル
２１０が複数の組を含むセットアソシエイティブであり
、さらに、基底レジスタとヒストリテーブル２１０の内
容の間にまったく一致が見られない場合、基底レジスタ
の部分的な内容によって選択された組の最低使用頻度エ
ントリは、むしろ全体のヒストリテーブル２１０の最低
使用頻度エントリで置き換えられる。
開示された発明のこの実施態様は、キャッシュメモリア
レイ ４１０に２つの別なアドレスによってアクセスす
る。第１は、命令が要求するデータの位置の“最善の推
測°である予測実アドレスである。この推ＩＰ１は、ヒ
ストリテーブル２１０および加算器３１０によって生成
される。ヒストリテーブル２１０は、実アドレスおよび
、ＧＰＲ３２０からのその対応する基底レジスタ内容を
リストにする。ヒストリテーブル２１０は、最近使用さ
れた基底レジスタのリストからの最近使用された基底レ
ジスタの内容を、ＩＲ１０で指定された現在の基底レジ
スタの内容と突き合わせる。ヒストリテーブル２１（ｌ
はその後、その最近使用された基底レジスタの内容に対
応する実アドレスを選択し、それをＰＩ？ＡＲ３０の上
位ビットに入れる。加算器３１０は、現在の基底レジス
タの内容、指標レジスタの内容および、ＩＲ１０からの
変位ビットを加算し、これらの３１ビツトをＶＡＲ２０
に入れる。これはまた、加算器からの、初期に分解され
た下位１２ビツトも受け取り、それらをＰＲＡＲ３０の
下位１２ビツトに入れる。ＰＲＡＩ？のこの３１ビツト
はその後、キャッシュアレイにアクセスするために使用
される。“推ｆ＃Ｊ”が正しければ、キャッシュメモリ
はそのデータを実行のためにＡＬＵ ５００に送る。推
測が間違っている場合、ＴＬＢ ２１０から生成された
実アドレスがキャッシュアレイにアクセスするために使
用される。
レイ ４１０に２つの別なアドレスによってアクセスす
る。第１は、命令が要求するデータの位置の“最善の推
測°である予測実アドレスである。この推ＩＰ１は、ヒ
ストリテーブル２１０および加算器３１０によって生成
される。ヒストリテーブル２１０は、実アドレスおよび
、ＧＰＲ３２０からのその対応する基底レジスタ内容を
リストにする。ヒストリテーブル２１０は、最近使用さ
れた基底レジスタのリストからの最近使用された基底レ
ジスタの内容を、ＩＲ１０で指定された現在の基底レジ
スタの内容と突き合わせる。ヒストリテーブル２１（ｌ
はその後、その最近使用された基底レジスタの内容に対
応する実アドレスを選択し、それをＰＩ？ＡＲ３０の上
位ビットに入れる。加算器３１０は、現在の基底レジス
タの内容、指標レジスタの内容および、ＩＲ１０からの
変位ビットを加算し、これらの３１ビツトをＶＡＲ２０
に入れる。これはまた、加算器からの、初期に分解され
た下位１２ビツトも受け取り、それらをＰＲＡＲ３０の
下位１２ビツトに入れる。ＰＲＡＩ？のこの３１ビツト
はその後、キャッシュアレイにアクセスするために使用
される。“推ｆ＃Ｊ”が正しければ、キャッシュメモリ
はそのデータを実行のためにＡＬＵ ５００に送る。推
測が間違っている場合、ＴＬＢ ２１０から生成された
実アドレスがキャッシュアレイにアクセスするために使
用される。
ＰＲＡＲ３０からの推測は、比較装置４２５において、
予測実アドレスとＴＬＢ ２１０によって生成された実
アドレスを比較することによって検査される。この比較
は、キャッシュアレイが予測実アドレス位置にあるデー
タを検索している間に行われる。実アドレスは、ＶＡＲ
４０の仮想アドレスを、ＶＡＧＭ ３００によって生成
される可能な仮想アドレスおよびその対応する実アドレ
スを含むＴＬＢのエントリと突き合わせることによって
生成される。ＶＡＲ４０の仮想アドレスがＴＬＢ ４２
０のエントリと一致しない場合、対応する実アドレスを
コンパイルするために処理が開始されなければならない
。これは仮想記憶装置計算機における従来の段階であり
、この出願の範囲ではない。ＡＬＵ ５００に送られた
データは、“推測”が間違っていた場合、■マシンサイ
クル遅れる。メモリアレイがその間違った“推測”（予
測実）アドレスでアクセスされた後に、実アドレスによ
ってメモリが再アクセスされなければならないためであ
る。間違った推測は、ＴＬＢ４２０からの新しい現在ア
ドレスおよび対応する実アドレスによってヒストリテー
ブル２１０を更新することによって最低限に抑えられる
。ヒストリテーブルは、推ｎ１が間違っていると判断さ
れた場合に更新される。ヒストリテーブルにすでにある
現在アドレスは、単にその置き換えられた実アドレスを
持っているにすぎず、一方、ヒストリテーブルにない現
在アドレスは、ヒストリテーブルが更新されなければな
らない場合、存在する現在の命令およびその対応する実
アドレスを置き換える。
予測実アドレスとＴＬＢ ２１０によって生成された実
アドレスを比較することによって検査される。この比較
は、キャッシュアレイが予測実アドレス位置にあるデー
タを検索している間に行われる。実アドレスは、ＶＡＲ
４０の仮想アドレスを、ＶＡＧＭ ３００によって生成
される可能な仮想アドレスおよびその対応する実アドレ
スを含むＴＬＢのエントリと突き合わせることによって
生成される。ＶＡＲ４０の仮想アドレスがＴＬＢ ４２
０のエントリと一致しない場合、対応する実アドレスを
コンパイルするために処理が開始されなければならない
。これは仮想記憶装置計算機における従来の段階であり
、この出願の範囲ではない。ＡＬＵ ５００に送られた
データは、“推測”が間違っていた場合、■マシンサイ
クル遅れる。メモリアレイがその間違った“推測”（予
測実）アドレスでアクセスされた後に、実アドレスによ
ってメモリが再アクセスされなければならないためであ
る。間違った推測は、ＴＬＢ４２０からの新しい現在ア
ドレスおよび対応する実アドレスによってヒストリテー
ブル２１０を更新することによって最低限に抑えられる
。ヒストリテーブルは、推ｎ１が間違っていると判断さ
れた場合に更新される。ヒストリテーブルにすでにある
現在アドレスは、単にその置き換えられた実アドレスを
持っているにすぎず、一方、ヒストリテーブルにない現
在アドレスは、ヒストリテーブルが更新されなければな
らない場合、存在する現在の命令およびその対応する実
アドレスを置き換える。
この発明の別な実施態様を第３図に示す。この実施態様
は、ＰＲＡＧＭ ２００が変換予見テーブル（ＴＬＡＴ
） ２２Ｇも有していることを除き、第１の実施態様と
同様である。このＴＬＡＴ ２２０は、コンピュータシ
ステムで使用可能な、この発明では１６ある、各ＧＰＨ
について最近使用された実アドレスエントリを有する小
さいヒストリテーブルである。基底レジスタがＩＲ１０
によって指定されると、指定された基底レジスタに対応
する、ＴＬＡＴ ２２０の最近使用された実アドレスエ
ントリに関係する１９ビツトは、ＰＲＡＲ３０の上位位
置に置かれる。これは、４ビットの基底レジスタ識別子
にもＴＬＡＴ ２２０のエントリを指定させることによ
って、第３図に示す。
は、ＰＲＡＧＭ ２００が変換予見テーブル（ＴＬＡＴ
） ２２Ｇも有していることを除き、第１の実施態様と
同様である。このＴＬＡＴ ２２０は、コンピュータシ
ステムで使用可能な、この発明では１６ある、各ＧＰＨ
について最近使用された実アドレスエントリを有する小
さいヒストリテーブルである。基底レジスタがＩＲ１０
によって指定されると、指定された基底レジスタに対応
する、ＴＬＡＴ ２２０の最近使用された実アドレスエ
ントリに関係する１９ビツトは、ＰＲＡＲ３０の上位位
置に置かれる。これは、４ビットの基底レジスタ識別子
にもＴＬＡＴ ２２０のエントリを指定させることによ
って、第３図に示す。
これらの１９ビツトは、ＰＲＡＲ３０の予測実アドレス
を形成するために、加算器３１０からの（ＰＲＡＲ３０
の下位位置に置かれた）１２ビツトのページオフセット
ビットと連結される。
を形成するために、加算器３１０からの（ＰＲＡＲ３０
の下位位置に置かれた）１２ビツトのページオフセット
ビットと連結される。
この実施態様では、より大きなヒストリテーブル２１０
は、マシンサイクルごとにＴＬＡＴ ２２０を更新する
ために使用される。ＴＬＡＴは、そのサイクルにおいて
更新できるように、解読マシンサイクルの期間内で読み
書きできるアレイを必要とする。
は、マシンサイクルごとにＴＬＡＴ ２２０を更新する
ために使用される。ＴＬＡＴは、そのサイクルにおいて
更新できるように、解読マシンサイクルの期間内で読み
書きできるアレイを必要とする。
ＧＰＲ（潜在的な基底レジスタ）の内容が命令の実行の
結果として修正された場合、この変更されたＧＰＲの新
しい内容は、ヒストリテーブル２１０の対応する予測実
アドレスエントリを検索するために使用される。この予
測実アドレスはその後、このＧＰＨに対応するＴＬＡＴ
２２０のエントリを置き換えるために使用される。ヒ
ストリテーブル２２０の更新処理は、第１の実施態様に
説明した処理と同様である。予測実アドレスがＴＬＢ
４２０からの実アドレスと一致しない場合、ヒストリテ
ーブルはＴＬＢ４２０からの実アドレスによって更新さ
れなければならない。ＴＬＡＴ ２２０もまた、ヒスト
リテーブル２１０の変更を反映するために、上述の処理
と同様に更新されなければならない。
結果として修正された場合、この変更されたＧＰＲの新
しい内容は、ヒストリテーブル２１０の対応する予測実
アドレスエントリを検索するために使用される。この予
測実アドレスはその後、このＧＰＨに対応するＴＬＡＴ
２２０のエントリを置き換えるために使用される。ヒ
ストリテーブル２２０の更新処理は、第１の実施態様に
説明した処理と同様である。予測実アドレスがＴＬＢ
４２０からの実アドレスと一致しない場合、ヒストリテ
ーブルはＴＬＢ４２０からの実アドレスによって更新さ
れなければならない。ＴＬＡＴ ２２０もまた、ヒスト
リテーブル２１０の変更を反映するために、上述の処理
と同様に更新されなければならない。
ＴＬＡＴ ２２０は、本質的に、大きなヒストリテーブ
ル２１０への窓として作用する。計算機は固定された組
（７）ＧＰＲ８２０を持つコとしかできず、ＴＬＡＴ
２２０は必ず各ＧＰＩ？についての予測実アドレスを持
っているので、この技法は、いずれのＧＰＲが現在の基
底レジスタとして使用されているかにかかわらず、第１
の実施態様で説明した方法と同じ正確さで実アドレスを
予測できる。さらに、ＴＬＡＴは非常に小さいアレイで
あり、そのアクセスはＧＰＨのアクセスと平行して行わ
れるので、アレイへのアクセスを極めて高速に可能にす
る。従って、この実施態様で説明された二重テーブル（
ＴＬＡＴおよびヒストリテーブル）方式は、同じ正確さ
をもって、第１の実施態様で説明した技法よりも高速の
実アドレス予ａｌＪ方法を提供する。
ル２１０への窓として作用する。計算機は固定された組
（７）ＧＰＲ８２０を持つコとしかできず、ＴＬＡＴ
２２０は必ず各ＧＰＩ？についての予測実アドレスを持
っているので、この技法は、いずれのＧＰＲが現在の基
底レジスタとして使用されているかにかかわらず、第１
の実施態様で説明した方法と同じ正確さで実アドレスを
予測できる。さらに、ＴＬＡＴは非常に小さいアレイで
あり、そのアクセスはＧＰＨのアクセスと平行して行わ
れるので、アレイへのアクセスを極めて高速に可能にす
る。従って、この実施態様で説明された二重テーブル（
ＴＬＡＴおよびヒストリテーブル）方式は、同じ正確さ
をもって、第１の実施態様で説明した技法よりも高速の
実アドレス予ａｌＪ方法を提供する。
第１図は、この発明に従ったキャッシュアクセスシステ
ムの第１の実施態様を示す図、第２図は、この発明のデ
ィジタルコンピュータシステムで実施される一般的なバ
イブライン構造を示す図、 第３図は、この発明に従ったキャッシュアクセスシステ
ムの別な実施態様を示す図である。 ５・・・キャッシュメモリアクセスシステム、ｌＯ・・
・命令レジスタ、３０・・・予測実アドレスレジスタ、
４０・・・仮想アドレスレジスタ、２００・・・予測実
アドレス生成装置、２１０・・化ストリテーブル、２２
０ 変換予見テーブル、３００・・・仮想アドレス生成
装置、３１０・・・加算器、３２０・・・汎用レジスタ
、４００・・・キャッシュメモリ装置、４１Ｏ・・・キ
ャッシュメモリ、４１５・・・選択装置、４２０・・・
変換索引緩衝機構、４２５・・・比較装置、４３０・・
・キャッシュディレクトリ、５００・・・算術論理演算
装置。 第１図
ムの第１の実施態様を示す図、第２図は、この発明のデ
ィジタルコンピュータシステムで実施される一般的なバ
イブライン構造を示す図、 第３図は、この発明に従ったキャッシュアクセスシステ
ムの別な実施態様を示す図である。 ５・・・キャッシュメモリアクセスシステム、ｌＯ・・
・命令レジスタ、３０・・・予測実アドレスレジスタ、
４０・・・仮想アドレスレジスタ、２００・・・予測実
アドレス生成装置、２１０・・化ストリテーブル、２２
０ 変換予見テーブル、３００・・・仮想アドレス生成
装置、３１０・・・加算器、３２０・・・汎用レジスタ
、４００・・・キャッシュメモリ装置、４１Ｏ・・・キ
ャッシュメモリ、４１５・・・選択装置、４２０・・・
変換索引緩衝機構、４２５・・・比較装置、４３０・・
・キャッシュディレクトリ、５００・・・算術論理演算
装置。 第１図
Claims (1)
- 【特許請求の範囲】 １、メモリからデータビットを検索するためのアドレス
生成の方法であって、 基底レジスタ識別子、指標レジスタ識別子および変位ビ
ットを含み、前記メモリからデータを要求する命令をプ
ロセッサから受け取ることと、ページアドレスビットお
よびページオフセットビットを有する仮想アドレスを生
じる加算であって、前記指標レジスタ識別子によって指
定された指標レジスタ内に含まれた値および、前記基底
レジスタ識別子によって指定された基底レジスタに含ま
れた現在アドレスに前記変位ビットを加算することと、 多数の現在アドレスに対応する第１の多数の実アドレス
を有するヒストリテーブルに多数の現在アドレスを格納
することと、 前記基底レジスタからの前記現在アドレスを前記ヒスト
リテーブルに含まれた前記多数の現在アドレスのうちの
一つと突き合わせることと、前記ヒストリテーブルから
前記の一致した現在アドレスに対応する第１の実アドレ
スを選択することと、 予測実アドレスを形成するために前記第１の実アドレス
を前記仮想アドレスの前記ページオフセットビットと連
結することと、 前記メモリ内の前記予測実アドレス位置から第１の多数
のデータビットを検索することと、多数の仮想アドレス
に対応する第２の多数の実アドレスを有する変換索引緩
衝機構であって、前記変換索引緩衝機構に含まれる多数
の仮想アドレスのうちの一つと前記仮想アドレスを突き
合わせることと、 前記変換索引緩衝機構から前記の一致した仮想アドレス
に対応する第２の実アドレスを選択することと、 前記予測実アドレスを前記第２の実アドレスと比較する
ことと、 前記予測実アドレスと前記第２の実アドレスとの前記比
較が一致した場合、前記第１の多数のデータビットを算
術論理演算装置に転送することと、前記予測実アドレス
と前記第２の実アドレスとの前記比較が一致しない場合
、前記第２の実アドレスによって指定された記憶場所か
ら第２の多数のデータビットを検索することと、 前記予測実アドレスと前記第２の実アドレスとの前記比
較が一致しない場合、前記第２の多数のデータビットを
算術論理演算装置に転送することと、 前記予測実アドレスと前記第２の実アドレスとの前記比
較が一致しない場合、前記ヒストリテーブルを更新する
ことを含む、メモリからデータビットを検索するための
アドレス生成の方法。 ２、メモリからデータビットを検索するためのアドレス
生成の方法であって、 基底レジスタ識別子、指標レジスタ識別子および変位ビ
ットを含み、前記メモリからデータを要求する命令をプ
ロセッサから受け取ることと、ページアドレスビットお
よびページオフセットビットを有する仮想アドレスを生
じる加算であって、前記指標レジスタ識別子によって指
定された指標レジスタ内に含まれた値および、前記基底
レジスタ識別子によって指定された基底レジスタに含ま
れた現在アドレスに前記変位ビットを加算することと、 第１の多数の現在アドレスに対応する第１の多数の実ア
ドレスを有するヒストリテーブルに第１の多数の現在ア
ドレスを格納することと、 多数の現在アドレスに対応する第１の多数の実アドレス
を有するヒストリテーブルに多数の現在アドレスを格納
することと、 第２の多数の現在アドレスに対応する第２の多数の実ア
ドレスを有する変換予見テーブルであって、前記変換予
見テーブルの第２の多数の現在アドレスを格納すること
と、 前記変換予見テーブルの第２の多数の実アドレスから前
記基底レジスタ識別子によって指定された前記基底レジ
スタに対応する第１の実アドレスを選択することと、 予測実アドレスを形成するために前記第１の実アドレス
を前記仮想アドレスの前記ページオフセットビットと連
結することと、 前記メモリ内の前記予測実アドレス位置から第１の多数
のデータビットを検索することと、多数の仮想アドレス
に対応する第３の多数の実アドレスを有する変換索引緩
衝機構であって、前記変換索引緩衝機構に含まれる多数
の仮想アドレスのうちの一つと前記仮想アドレスを突き
合わせることと、 前記変換索引緩衝機構から前記の一致した仮想アドレス
に対応する第２の実アドレスを選択することと、 前記予測実アドレスを前記第２の実アドレスと比較する
ことと、 前記変換予見テーブルを更新することと、 前記予測実アドレスと前記第２の実アドレスとの前記比
較が一致した場合、前記第１の多数のデータビットを算
術論理演算装置に転送することと、前記予測実アドレス
と前記第２の実アドレスとの前記比較が一致しない場合
、前記第２の実アドレスによって指定された記憶場所か
ら第２の多数のデータビットを検索することと、 前記予測実アドレスと前記第２の実アドレスとの前記比
較が一致しない場合、前記第２の多数のデータビットを
算術論理演算装置に転送することと、 前記予測実アドレスと前記第２の実アドレスとの前記比
較が一致しない場合、前記ヒストリテーブルを更新する
ことを含む、メモリからデータビットを検索するための
アドレス生成の方法。 ３、ディジタルコンピュータのためのキャッシュメモリ
アクセスシステムであって、 命令レジスタ、仮想アドレスレジスタ、予測実アドレス
レジスタ、変換索引緩衝機構、算術論理演算装置および
多数の汎用レジスタと、 前記ディジタルコンピュータにデータを格納し供給する
ためのキャッシュメモリ装置と、 基底レジスタおよび指標レジスタとして使用できる前記
多数の汎用レジスタと、 前記命令レジスタによって受け取った前記命令から仮想
アドレスを生成するための仮想アドレス生成装置と、 前記基底レジスタ内の現在アドレス、指標レジスタの内
容、前記命令レジスタの変位ビットから前記仮想アドレ
スを生成する前記仮想アドレス生成装置と、 前記基底レジスタから以前に使用された第１の多数の現
在アドレスに対応する第１の多数の実アドレスを含むヒ
ストリテーブルを有する予測実アドレスを生成するため
の予測実アドレス生成装置と、前記基底レジスタの前記
現在アドレスを前記ヒストリテーブル内に含まれた前記
の以前に使用された第１の多数の現在アドレスと比較す
るための比較装置と、前記ヒストリテーブルを更新する
ための更新装置と、 前記予測実アドレス生成装置が前記基底レジスタからの
前記現在アドレスを前記ヒストリテーブル内に含まれた
前記の以前に使用された第１の多数の現在アドレスの一
つと一致した場合、前記ヒストリテーブルから、前記予
測実アドレスレジスタに格納されている前記実アドレス
と、 第１のマシンサイクルにおいて前記予測実アドレスレジ
スタから前記予測実アドレスを受け取るための受信装置
を有し、また、前記第１のマシンサイクルが終了する前
に前記予測実アドレス位置から前記格納データを検索す
るための検索装置を有する前記キャッシュメモリ装置と
、 第１の多数の仮想アドレスに対応する第２の多数の実ア
ドレスを有し、また、前記仮想アドレスレジスタに格納
された前記仮想アドレスに対応する実アドレスを選択す
る、ための選択装置を有する前期変換索引緩衝機構と、 前記変換索引緩衝機構によって選択された前記実アドレ
スと前記予測実アドレスを比較するための比較装置であ
って、前記予測実アドレスが前記実アドレスと一致した
場合、前記算術論理演算装置が第２のマシンサイクルに
おいて前記キャッシュメモリ装置の前記予測実アドレス
位置から検索された前記格納データを受け取り、前記予
測実アドレスが前記実アドレスと一致しない場合、前記
キャッシュメモリ装置は前記変換索引緩衝機構から前記
実アドレスを受け取り、前記キャッシュメモリ装置は第
２のマシンサイクルにおいて前記実アドレス位置から前
記格納データを検索し、前記算術論理演算装置は第３の
マシンサイクルにおいて前記キャッシュメモリ装置の前
記実アドレス位置から検索された前記格納データを受け
取る、前記比較装置とを含む、ディジタルコンピュータ
のためのキャッシュメモリアクセスシステム。 ４、請求項３記載のキャッシュメモリアクセスシステム
であって、 前記更新装置は、前記予測実アドレスが前記変換索引緩
衝機構内に含まれた前記仮想アドレスに対応する前記実
アドレスに一致しない場合、前記ヒストリテーブルを更
新し、 前記更新装置は、前記変換索引緩衝機構から前記仮想ア
ドレスに対応する前記実アドレスを検索し、 前記更新装置は、前記基底レジスタから前記現在アドレ
スを検索し、 前記更新装置は、前記現在アドレスおよび前記実アドレ
スを前記ヒストリテーブルに入れる、前記キャッシュメ
モリアクセスシステム。 ５、請求項３記載のキャッシュメモリアクセスシステム
であって、 前記更新装置は、前記予測実アドレスが前記変換索引緩
衝機構内に含まれた前記仮想アドレスに対応する前記実
アドレスに一致しない場合、前記ヒストリテーブルを更
新し、 前記更新装置は、前記変換索引緩衝機構から前記仮想ア
ドレスに対応する前記実アドレスを検索し、 前記更新装置は、前記現在アドレスに対応する前記実ア
ドレスを前記ヒストリテーブルに入れる、前記キャッシ
ュメモリアクセスシステム。 ６、請求項３記載のキャッシュメモリアクセスシステム
であって、 前記予測実アドレス生成装置の前記比較装置は、前記現
在アドレスからの多数のビットを前記第１の多数の現在
アドレス内に含まれる現在アドレスからの多数のビット
と比較する、前記キャッシュメモリアクセスシステム。 ７、請求項３記載のキャッシュメモリアクセスシステム
であって、 前記予測実アドレスレジスタは、前記第１のマシンサイ
クルが始まる前に前記予測実アドレスを受け取り、 前記仮想アドレスレジスタは、前記第１のマシンサイク
ルが始まる前に前記仮想アドレスを受け取る、前記キャ
ッシュメモリアクセスシステム。 ８、請求項３記載のキャッシュメモリアクセスシステム
であって、 前記変換索引緩衝機構による前記仮想アドレスに対応す
る前記実アドレスの前記選択は、前記予測実アドレスを
受け取る前記キャッシュメモリアレイとは無関係に終了
する、前記キャッシュメモリアクセスシステム。 ９、請求項３記載のキャッシュメモリアクセスシステム
であって、 前記予測実アドレスと前記実アドレスとの前記比較は、
前記予測実アドレスを受け取る前記キャッシュメモリア
レイとは無関係に終了する、前記キャッシュメモリアク
セスシステム。 １０、請求項６記載のキャッシュメモリアクセスシステ
ムであって、 前記更新装置は、前記予測実アドレスが前記変換索引緩
衝機構内に含まれた前記仮想アドレスに対応する前記実
アドレスに一致しない場合、前記ヒストリテーブルを更
新し、 前記更新装置は、前記変換索引緩衝機構から前記仮想ア
ドレスに対応する前記実アドレスを検索し、 前記更新装置は、前記現在アドレスから多数のビットを
検索し、 前記更新装置は、前記多数のビットおよび前記実アドレ
スを前記ヒストリテーブルに入れる、前記キャッシュメ
モリアクセスシステム。 １１、ディジタルコンピュータのためのキャッシュメモ
リアクセスシステムであって、 仮想アドレスレジスタ、下位ビットおよび上位ビットを
含む予測実アドレスレジスタ、変換索引緩衝機構、算術
論理演算装置および多数の汎用レジスタと、 前記ディジタルコンピュータにデータを格納し供給する
ためのキャッシュメモリ装置と、 基底レジスタおよび指標レジスタとして使用できる前記
多数の汎用レジスタと、 前記命令レジスタによって受け取った前記命令から仮想
アドレスを生成するための仮想アドレス生成装置と、 前記命令レジスタの変位ビットを、前記命令によって指
定された前記基底レジスタ内に含まれる現在アドレスお
よび、前記命令によって指定された前記指標レジスタの
内容に加算するための加算器装置を有する前記仮想アド
レス生成装置と、前記基底レジスタから以前に使用され
た第１の多数の現在アドレスに対応する第１の多数の実
アドレスを含むヒストリテーブルおよび、前記基底レジ
スタから以前に使用された第２の多数の現在アドレスに
対応する第２の多数の実アドレスを含む変換予見テーブ
ルを有する、予測実アドレスを生成するための予測実ア
ドレス生成装置と、前記命令によって指定された前記基
底レジスタに対応する前記変換予見テーブルから実アド
レスを選択するための選択装置と、前記ヒストリテーブ
ルおよび前記変換予見テーブルを更新するための更新装
置と、 前記予測実アドレス生成装置が前記変換予見テーブルか
ら前記実アドレスを選択した場合、前記変換予見テーブ
ルから、前記予測実アドレスレジスタに格納される前記
実アドレスと、 キャッシュ記憶装置、多数の実アドレスを含むキャッシ
ュディレクトリ、第１のマシンサイクルにおいて前記予
測実アドレスレジスタから前記予測実アドレスを受け取
り選択信号を持つための受信装置および、前記第１のマ
シンサイクルが終了する前に前記予測実アドレス位置か
ら前記格納データを検索するための検索装置とを有する
前記キャッシュメモリ装置と、 前記キャッシュメモリ受信装置は前記予測実アドレスを
受け取り、順次多数の実アドレスおよび前記選択信号を
前記キャッシュメモリ検索装置に転送し、前記多数のア
ドレスは前記キャッシュディレクトリに含まれており、
前記選択信号は前記予測実アドレスから前記受信装置に
よって生成され、前記選択信号は前記多数のアドレスと
は無関係に転送される前記キャッシュメモリ受信装置と
、前記キャッシュメモリ検索装置は前記キャッシュ記憶
装置から前記受信装置によって転送された前記多数の実
アドレスのそれぞれに格納されたデータを検索し、前記
検索装置は前記多数のアドレスのうちの一つに関係した
前記データを選択し、前記選択信号は前記検索装置によ
って行われる前記選択を指示する前記キャッシュメモリ
検索装置と、 前記選択されたデータを前記算術論理演算装置に転送す
る前記キャッシュメモリ検索装置と、第１の多数の仮想
アドレスに対応する第３の多数の実アドレスを有し、ま
た、前記仮想アドレスレジスタに格納された前記仮想ア
ドレスに対応する実アドレスを選択するための選択装置
を有する変換索引緩衝機構と、 前記変換索引緩衝機構によって選択された前記実アドレ
スと前記予測実アドレスを比較するための比較装置であ
って、前記予測実アドレスが前記実アドレスと一致した
場合、前記算術論理演算装置が第２のマシンサイクルに
おいて前記キャッシュメモリ装置の前記予測実アドレス
位置から検索された前記格納データを受け取り、前記予
測実アドレスが前記実アドレスと一致しない場合、前記
キャッシュメモリ装置は前記変換索引緩衝機構から前記
実アドレスを受け取り、前記キャッシュメモリ装置は第
２のマシンサイクルにおいて前記実アドレス位置から前
記格納データを検索し、前記算術論理演算装置は第３の
マシンサイクルにおいて前記キャッシュメモリ装置の前
記実アドレス位置から検索された前記格納データを受け
取る、前記比較装置とを含む、ディジタルコンピュータ
のためのキャッシュメモリアクセスシステム。 １２、請求項１１記載のキャッシュメモリアクセスシス
テムであって、 前記更新装置は、前記予測実アドレスが前記変換索引緩
衝機構内に含まれた前記仮想アドレスに対応する前記実
アドレスに一致しない場合、前記ヒストリテーブルを更
新し、 前記更新装置は、前記変換索引緩衝機構から前記仮想ア
ドレスに対応する前記実アドレスを検索し、 前記更新装置は、前記基底レジスタから前記現在アドレ
スを検索し、 前記更新装置は、前記現在アドレスおよび前記実アドレ
スを前記ヒストリテーブルに入れる、前記キャッシュメ
モリアクセスシステム。 １３、請求項１１記載のキャッシュメモリアクセスシス
テムであって、 前記更新装置は、前記予測実アドレスが前記変換索引緩
衝機構内に含まれた前記仮想アドレスに対応する前記実
アドレスに一致しない場合、前記ヒストリテーブルを更
新し、 前記更新装置は、前記変換索引緩衝機構から前記仮想ア
ドレスに対応する前記実アドレスを検索し、 前記更新装置は、前記現在アドレスに対応する前記ヒス
トリテーブルに前記実アドレスを入れる、前記キャッシ
ュメモリアクセスシステム。 １４、請求項１１記載のキャッシュメモリアクセスシス
テムであって、 前記予測実アドレス生成装置は、汎用レジスタの内容の
いずれかの修正の後、前記変換予見テーブルを更新し、 前記更新装置は、修正された汎用レジスタからのアドレ
スを、前記ヒストリテーブルからの前記の多数の以前に
使用された現在アドレスの一つと突き合わせ、 前記更新装置は、前記ヒストリテーブルから、前記の一
致した以前に使用された現在アドレスに対応する前記実
アドレスを前記変換予見テーブルに入れ、 前記ヒストリテーブルからの前記実アドレスは、前記更
新装置による配置後、前記変換予見テーブルの前記の修
正された汎用レジスタに対応する、前記キャッシュメモ
リアクセスシステム。 １５、請求項１１記載のキャッシュメモリアクセスシス
テムであって、 前記予測実アドレス生成装置は、前記予測実アドレスが
前記変換索引緩衝機構内に含まれた前記仮想アドレスに
対応する前記実アドレスに一致しない場合、前記ヒスト
リテーブルを更新し、前記更新装置は前記変換索引緩衝
機構から前記仮想アドレスに対応する前記実アドレスを
検索し、前記更新装置は前記現在アドレスから多数のビ
ットを検索し、 前記更新装置は前記基底レジスタおよび前記実アドレス
からの前記多数のビットを前記ヒストリテーブルに入れ
る、前記キャッシュメモリアクセスシステム。 １６、請求項１１記載のキャッシュメモリアクセスシス
テムであって、 前記予測実アドレス生成装置は、前記予測実アドレスが
前記変換索引緩衝機構内に含まれた前記仮想アドレスに
対応する前記実アドレスに一致しない場合、前記ヒスト
リテーブルを更新し、前記更新装置は前記変換索引緩衝
機構から前記仮想アドレスに対応する前記実アドレスを
検索し、前記更新装置は前記実アドレスを前記ヒストリ
テーブルに入れ、前記実アドレスは前記ヒストリテーブ
ルの前記現在アドレスに対応する、前記キャッシュメモ
リアクセスシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/424,496 US5148538A (en) | 1989-10-20 | 1989-10-20 | Translation look ahead based cache access |
| US424496 | 1989-10-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03194632A true JPH03194632A (ja) | 1991-08-26 |
| JPH0564816B2 JPH0564816B2 (ja) | 1993-09-16 |
Family
ID=23682835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2251670A Granted JPH03194632A (ja) | 1989-10-20 | 1990-09-20 | 変換予見にもとづくキャッシュアクセス |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5148538A (ja) |
| EP (1) | EP0424163A3 (ja) |
| JP (1) | JPH03194632A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0619793A (ja) * | 1992-04-30 | 1994-01-28 | Internatl Business Mach Corp <Ibm> | キャッシュ・アクセスのための仮想アドレス変換予測の履歴テーブル |
| JPH0619794A (ja) * | 1992-04-30 | 1994-01-28 | Internatl Business Mach Corp <Ibm> | データのセット位置の予測装置 |
Families Citing this family (62)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5247653A (en) * | 1990-08-17 | 1993-09-21 | Seagate Technology, Inc. | Adaptive segment control and method for simulating a multi-segment cache |
| JP2514292B2 (ja) * | 1991-04-25 | 1996-07-10 | インターナショナル・ビジネス・マシーンズ・コーポレイション | オペランドペ―ジメモリ及び命令ペ―ジメモリを有するコンピュ―タシステム |
| JPH0546475A (ja) * | 1991-08-15 | 1993-02-26 | Fujitsu Ltd | バツフア記憶制御方式 |
| DE4391002T1 (de) * | 1992-03-06 | 1995-02-23 | Rambus Inc | Vor-heranholen in einen Cache-Speicher zum minimieren der Hauptspeicherzugriffszeit und der Cache-Speichergröße in einen Computersystem |
| US5361391A (en) * | 1992-06-22 | 1994-11-01 | Sun Microsystems, Inc. | Intelligent cache memory and prefetch method based on CPU data fetching characteristics |
| US5392414A (en) * | 1992-06-30 | 1995-02-21 | Sun Microsystems, Inc. | Rapid data retrieval from data storage structures using prior access predictive annotations |
| JP3199465B2 (ja) * | 1992-07-22 | 2001-08-20 | 株式会社日立製作所 | 情報処理装置 |
| JPH0659972A (ja) * | 1992-08-05 | 1994-03-04 | Oki Electric Ind Co Ltd | メモリ制御装置 |
| GB2270791B (en) * | 1992-09-21 | 1996-07-17 | Grass Valley Group | Disk-based digital video recorder |
| US5442766A (en) * | 1992-10-09 | 1995-08-15 | International Business Machines Corporation | Method and system for distributed instruction address translation in a multiscalar data processing system |
| US5386534A (en) * | 1992-10-27 | 1995-01-31 | Motorola, Inc. | Data processing system for generating symmetrical range of addresses of instructing-address-value with the use of inverting sign value |
| US5651130A (en) * | 1993-03-22 | 1997-07-22 | Compaq Computer Corporation | Memory controller that dynamically predicts page misses |
| US5548739A (en) * | 1993-11-04 | 1996-08-20 | Sun Microsystems, Inc. | Method and apparatus for rapidly retrieving data from a physically addressed data storage structure using address page crossing predictive annotations |
| US5422837A (en) * | 1993-12-14 | 1995-06-06 | Bull Hn Information Systems Inc. | Apparatus for detecting differences between double precision results produced by dual processing units operating in parallel |
| JPH07287668A (ja) * | 1994-04-19 | 1995-10-31 | Hitachi Ltd | データ処理装置 |
| US5890221A (en) * | 1994-10-05 | 1999-03-30 | International Business Machines Corporation | Method and system for offset miss sequence handling in a data cache array having multiple content addressable field per cache line utilizing an MRU bit |
| US5933860A (en) * | 1995-02-10 | 1999-08-03 | Digital Equipment Corporation | Multiprobe instruction cache with instruction-based probe hint generation and training whereby the cache bank or way to be accessed next is predicted |
| US5778436A (en) * | 1995-03-06 | 1998-07-07 | Duke University | Predictive caching system and method based on memory access which previously followed a cache miss |
| US6813699B1 (en) * | 1995-06-02 | 2004-11-02 | Transmeta Corporation | Speculative address translation for processor using segmentation and optional paging |
| US5860104A (en) * | 1995-08-31 | 1999-01-12 | Advanced Micro Devices, Inc. | Data cache which speculatively updates a predicted data cache storage location with store data and subsequently corrects mispredicted updates |
| US5752069A (en) * | 1995-08-31 | 1998-05-12 | Advanced Micro Devices, Inc. | Superscalar microprocessor employing away prediction structure |
| US5987561A (en) | 1995-08-31 | 1999-11-16 | Advanced Micro Devices, Inc. | Superscalar microprocessor employing a data cache capable of performing store accesses in a single clock cycle |
| US5596735A (en) * | 1996-02-23 | 1997-01-21 | Cyrix Corporation | Circuit and method for addressing segment descriptor tables |
| US5838943A (en) * | 1996-03-26 | 1998-11-17 | Advanced Micro Devices, Inc. | Apparatus for speculatively storing and restoring data to a cache memory |
| US5893930A (en) * | 1996-07-12 | 1999-04-13 | International Business Machines Corporation | Predictive translation of a data address utilizing sets of associative entries stored consecutively in a translation lookaside buffer |
| US5956752A (en) * | 1996-12-16 | 1999-09-21 | Intel Corporation | Method and apparatus for accessing a cache using index prediction |
| US5956746A (en) * | 1997-08-13 | 1999-09-21 | Intel Corporation | Computer system having tag information in a processor and cache memory |
| US6134643A (en) * | 1997-11-26 | 2000-10-17 | Intel Corporation | Method and apparatus for cache line prediction and prefetching using a prefetch controller and buffer and access history |
| US6138215A (en) * | 1998-04-30 | 2000-10-24 | International Business Machines Corporation | Method for absolute address history table synonym resolution |
| US6138223A (en) * | 1998-04-30 | 2000-10-24 | International Business Machines Corporation | Absolute address history table index generation for predicting instruction and operand cache accesses |
| US6230260B1 (en) | 1998-09-01 | 2001-05-08 | International Business Machines Corporation | Circuit arrangement and method of speculative instruction execution utilizing instruction history caching |
| US6418525B1 (en) * | 1999-01-29 | 2002-07-09 | International Business Machines Corporation | Method and apparatus for reducing latency in set-associative caches using set prediction |
| KR100343940B1 (ko) * | 1999-02-26 | 2002-07-20 | 삼성전자 주식회사 | 트랜슬레이션 룩어헤드 버퍼 예측 비트를 이용한 쓰기동작시의 캐쉬 얼리어싱 방지 |
| JP2001034537A (ja) | 1999-07-23 | 2001-02-09 | Toshiba Corp | アドレス変換回路 |
| US6425058B1 (en) | 1999-09-07 | 2002-07-23 | International Business Machines Corporation | Cache management mechanism to enable information-type dependent cache policies |
| US6412043B1 (en) | 1999-10-01 | 2002-06-25 | Hitachi, Ltd. | Microprocessor having improved memory management unit and cache memory |
| US6772325B1 (en) * | 1999-10-01 | 2004-08-03 | Hitachi, Ltd. | Processor architecture and operation for exploiting improved branch control instruction |
| US6629207B1 (en) | 1999-10-01 | 2003-09-30 | Hitachi, Ltd. | Method for loading instructions or data into a locked way of a cache memory |
| US6598128B1 (en) | 1999-10-01 | 2003-07-22 | Hitachi, Ltd. | Microprocessor having improved memory management unit and cache memory |
| US6553460B1 (en) | 1999-10-01 | 2003-04-22 | Hitachi, Ltd. | Microprocessor having improved memory management unit and cache memory |
| US6421761B1 (en) * | 1999-11-09 | 2002-07-16 | International Business Machines Corporation | Partitioned cache and management method for selectively caching data by type |
| WO2001042927A1 (fr) * | 1999-12-09 | 2001-06-14 | Fujitsu Limited | Dispositif d'acces memoire et methode utilisant une table d'historique des traductions d'adresses |
| US7707397B2 (en) * | 2001-05-04 | 2010-04-27 | Via Technologies, Inc. | Variable group associativity branch target address cache delivering multiple target addresses per cache line |
| US7310706B1 (en) * | 2001-06-01 | 2007-12-18 | Mips Technologies, Inc. | Random cache line refill |
| US6745313B2 (en) * | 2002-01-09 | 2004-06-01 | International Business Machines Corporation | Absolute address bits kept in branch history table |
| US6839826B2 (en) * | 2002-02-06 | 2005-01-04 | Sandisk Corporation | Memory device with pointer structure to map logical to physical addresses |
| JP4818919B2 (ja) * | 2003-08-28 | 2011-11-16 | ミップス テクノロジーズ インコーポレイテッド | プロセッサ内での実行の計算スレッドを一時停止して割り当て解除するための統合されたメカニズム |
| US20050050278A1 (en) * | 2003-09-03 | 2005-03-03 | Advanced Micro Devices, Inc. | Low power way-predicted cache |
| US7117290B2 (en) * | 2003-09-03 | 2006-10-03 | Advanced Micro Devices, Inc. | MicroTLB and micro tag for reducing power in a processor |
| US7237098B2 (en) * | 2003-09-08 | 2007-06-26 | Ip-First, Llc | Apparatus and method for selectively overriding return stack prediction in response to detection of non-standard return sequence |
| US7328429B2 (en) * | 2003-11-13 | 2008-02-05 | Intel Corporation | Instruction operand tracing for software debug |
| US20080114940A1 (en) * | 2004-09-30 | 2008-05-15 | Renesas Technology Corp. | Data Processor |
| US9946547B2 (en) | 2006-09-29 | 2018-04-17 | Arm Finance Overseas Limited | Load/store unit for a processor, and applications thereof |
| US7594079B2 (en) * | 2006-09-29 | 2009-09-22 | Mips Technologies, Inc. | Data cache virtual hint way prediction, and applications thereof |
| US8255634B2 (en) * | 2010-08-11 | 2012-08-28 | Lsi Corporation | Apparatus and methods for look-ahead virtual volume meta-data processing in a storage controller |
| US8176218B2 (en) | 2010-08-11 | 2012-05-08 | Lsi Corporation | Apparatus and methods for real-time routing of received commands in a split-path architecture storage controller |
| US8261003B2 (en) | 2010-08-11 | 2012-09-04 | Lsi Corporation | Apparatus and methods for managing expanded capacity of virtual volumes in a storage system |
| US9804969B2 (en) | 2012-12-20 | 2017-10-31 | Qualcomm Incorporated | Speculative addressing using a virtual address-to-physical address page crossing buffer |
| US10275256B2 (en) * | 2016-02-22 | 2019-04-30 | International Business Machines Corporation | Branch prediction in a computer processor |
| US10579522B2 (en) | 2016-09-13 | 2020-03-03 | Andes Technology Corporation | Method and device for accessing a cache memory |
| US12111772B2 (en) * | 2020-12-23 | 2024-10-08 | Intel Corporation | Device, system and method for selectively dropping software prefetch instructions |
| EP4384919A1 (en) * | 2022-08-01 | 2024-06-19 | Qualcomm Incorporated | Using retired pages history for instruction translation lookaside buffer (tlb) prefetching in processor-based devices |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60123946A (ja) * | 1983-12-09 | 1985-07-02 | Hitachi Ltd | アドレス変換装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4332010A (en) * | 1980-03-17 | 1982-05-25 | International Business Machines Corporation | Cache synonym detection and handling mechanism |
| US4400774A (en) * | 1981-02-02 | 1983-08-23 | Bell Telephone Laboratories, Incorporated | Cache addressing arrangement in a computer system |
| JPS57143782A (en) * | 1981-03-03 | 1982-09-06 | Toshiba Corp | Information processor |
| US4441155A (en) * | 1981-11-23 | 1984-04-03 | International Business Machines Corporation | Page controlled cache directory addressing |
| US4737909A (en) * | 1985-04-01 | 1988-04-12 | National Semiconductor Corp. | Cache memory address apparatus |
| US4785398A (en) * | 1985-12-19 | 1988-11-15 | Honeywell Bull Inc. | Virtual cache system using page level number generating CAM to access other memories for processing requests relating to a page |
| US4774659A (en) * | 1986-04-16 | 1988-09-27 | Astronautics Corporation Of America | Computer system employing virtual memory |
| US4757447A (en) * | 1986-07-28 | 1988-07-12 | Amdahl Corporation | Virtual memory system having identity marking for common address space |
-
1989
- 1989-10-20 US US07/424,496 patent/US5148538A/en not_active Expired - Fee Related
-
1990
- 1990-09-20 JP JP2251670A patent/JPH03194632A/ja active Granted
- 1990-10-18 EP EP19900311473 patent/EP0424163A3/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60123946A (ja) * | 1983-12-09 | 1985-07-02 | Hitachi Ltd | アドレス変換装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0619793A (ja) * | 1992-04-30 | 1994-01-28 | Internatl Business Mach Corp <Ibm> | キャッシュ・アクセスのための仮想アドレス変換予測の履歴テーブル |
| JPH0619794A (ja) * | 1992-04-30 | 1994-01-28 | Internatl Business Mach Corp <Ibm> | データのセット位置の予測装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0424163A3 (en) | 1991-12-04 |
| EP0424163A2 (en) | 1991-04-24 |
| JPH0564816B2 (ja) | 1993-09-16 |
| US5148538A (en) | 1992-09-15 |
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