JPS60123946A - アドレス変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はデータ処理装置あるいはデータ処理システムに
於るアドレス変換機構に関する。

〔発明の背景〕

近年、マイクロコンピュータは半導体特にＭＯＳ（Ｍｅ
ｔａｌ　Ｑｘｉｄｅ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）の
微細化技術の急速な進展に伴い、ミニコンピユータに匹
敵する性能・機能をもつものが現れてきた。

このような状況では、マイクロコンピュータといえども
ミニコンピユータや大型コンピュータと使用上の差異は
なくなりつつある。例えば、ソフトウェアの観点から見
ても、ソフト生産性や取扱いは何ら変るところはない。

ユーザあるいはプログラマが自由に美大なメモリ空間を
活用する事のできる仮想記憶方式も不可欠とかつてきて
いる。ここで、ソフトウェアから見えるメモリ、入出力
装置等のアドレス空間（論理アドレス）と実際のメモリ
、入出力装置等のアドレス空間（一般に実アドレス又は
物理アドレスと呼ばれるが、以下物理アドレスと称す）
との間のギャップを埋めるアドレス変換を行うアドレス
変換機構が必要となっている。

第１図はアドレス変換機構を含む代表的なマイクロコン
ピュータ・システムを示したものである。

本システムは、マイクロプロセッサ１０、アドレス変換
機構１１、メモリ１２から成シ、データ線ｌａ、論理ア
ドレス線下位１ｂ１論理アドレス線上位１ｃ、物理アド
レス線上位１ｄ、パス・エラ゛−信号１ｅ、論理アドレ
スのストローブ線（ＬＡＳ）ｉｆ、物理アドレスのスト
ローブ線（ＰＡ８）ｌｈ、メモリのＲ／Ｗ　（Ｒｅａｄ
　／Ｗｒｉｔｅ）信号１１によって接続されている。尚
、マイクロプロセッサ１０とアドレス変換機構１１を１
チツプ上に集積するマイクロプロセッサ１３に於いても
システムの接続は同様である。論理アドレスから物理ア
ドレスへのアドレス変換過程を第２図を用いながら説明
する。

論理アドレスを例えば３２ビツトとし、論理アドレスの
下位８ピツ）ｌｂはそのまま物理アドレスの下位８ビツ
トとし、論理アドレスの上位２４ビツトＩＣをアドレス
変換機構１１を通して物理アドレスの上位１６ピツトｌ
ｄｅ発生する。ここで論理アドレスと物理アドレスの下
位８ビツトｌｂｅ変換しないのは２５６　（＝２８　）
語単位でメモリの実空間を分割するからである。また、
論理アドレスが３２ビツト（４ＧＢ）、物理アドレスが
２４ピツト（１６ＭＢ）１に想定しており、プログラム
に許された美大なメモリ空間を実際のハードウエアヘマ
ツビングする役割を果すのがアドレス変換機構１１であ
る。

第１図に於いて、マイクロプロセッサ１０は論理アドレ
ス１ｂ、ＩＣ’ｉ出力する際、同時にそのアドレス・ス
トローブ（ＬＡＳ）ｉｆとＲ／Ｗ信号１１を出力する。

アドレス変換機構１１がアドレス変換可能ならば物理ア
ドレス１ｄとそのアドレス・ストローブ（ＰＡ８）ｌｈ
を出力してメモリ１２を実際にアクセスする。もし、ア
ドレス変換機構１１がアドレス変換できない場合、後述
する論理アドレス・テーブルの中に入力する論理アドレ
スＩＣと一致するものが無い場合、パス・エラー信号１
ｅｉマイクロプロセツサ１ｏに返し、マイクロプロセッ
サ１０は上記論理アドレス・テーブル中の１つを新しい
論理アドレスに変更すると共に、対応する物理アドレス
を後述の物理アドレス・テーブルに書き込み、再びアド
レス変換をアドレス変換機構１１に要求して目的を達す
る。

以上の２つのアドレステーブルの更新はシステム・プロ
グラム（０８；　Ｏｐｅｒａｔｉｎｇ　Ｓｙｓｔｅｍ　
）　カ行うのが一般的である。

次に、第３図を用いてアドレス変換機構１１の詳細構成
及び動作を説明する。アドレス変換機構１１に於けるア
ドレス変換方式には幾つかの方式があるが、ここでは一
般的な２レベル変換方式を例にとって説明する。アドレ
ス変換機構１１は、例えば、論理アドレスの上位２４ビ
ツトをメモリサイクル毎に一時記憶する手段であるラッ
チ３０゜論理アドレス群を格納すゐ論理アドレス・テー
ブル３１、物理アドレス群を格納する物理アドレス・テ
ーブル３２、入力する論理アドレスの一部と対応する論
理アドレス・テーブル内の１つの論理７）’Ｌ／スとの
一致検出を行うコンパレータ３３、物理アドレスの出力
と共に出力されるアドレス・ストローブ発生回路３４及
びパス・エラー信号送出バッファ３５から成る。

アドレス変換機構１１に入力する論理アドレスの上位２
４ビツトは更に例えば上位１６ビツト、下位８ビツトの
２レベルに分割される。これら２４ビツトのアドレスは
アドレス・ストローブ信号（Ｌｉ２）ｌｆによシラツチ
３０に置数される。

ラッチ３０に置数された２４ビツト・アドレスの下位８
ビツト３ａは論理アドレス・テーブル３１及び物理アド
レス・テーブル３２のアドレス源となり、２５６組の論
理−物理アドレス対の１つ全選択し、読み出す。一方、
ラッチ３０に置数された論理アドレスの上位１６ビツト
３Ｃは、論理アドレス・テーブル３１から読み出された
論理アドレス３ｂとコンパレータ３３により比較される
ヶコンバレータ３３による比較結果、一致が検出される
と信号３ｄによりアドレス・ストローブ発生回路３４を
駆動し、物理アドレス・ストローブ（ＰＡＳ）ｌｈを出
力し、物理アドレス・テーブル３２から読み出された物
理アドレスの上位１６ビツ）ｌｄが変換後の真の物理ア
ドレスの上位１６ピツトであることをメモリ１２側に示
す。

尚、アドレス変換機構１１に入力する論理アドレスの上
位２４ピツ）１ｃに一致するものが論理アドレス・テー
ブル３１内に存在しない場合には、コンパレータ３３の
出力はバッファ３５を介して、バス・エラー信号１ｅと
してマイクロプロセッサ１０に返されることになる。

以上の如く動作するアドレス変換機構１１には高速化の
観点から以下の様な問題力；ある。

第４図にはアドレス変換機構１１を持たないシステムの
場合のメモリ・バス・インクフェイスを示したものであ
る。メモリ１２のデータを読むリード動作の場合、メモ
リサイクルになるリード・サイクルは、４クロツク・サ
イクルで実行できる例を示している。

第５図はアドレス変換機構１１を持つシステム、即ち、
論理アドレスＩＣから物理アドレス１ｄへの変換を含む
システムの場合のメモリ・バス・インタフェイスを示し
たものである。ＴＩ、Ｔ２の２クロツク・サイクルがア
ドレス変換時間、即ち、第３図に於ける論理、物理アド
レス・テーブル３１．３２のアクセス時間とコンパレー
タ３３のアドレス比較時間、に当てられ、アドレス変換
のない場合に比較して１．５倍のメモリ・サイクル時間
を要してしまうことになる。

メモリ・アクセスの多いもの例えばマイクロプロセッサ
てはこのメモリ・サイクル時間の増大がそのまま性能に
置き換えられる結果となるため、マイクロコンピュータ
全体のシステム性能低下に直結する問題となる。

〔発明の目的〕

本発明は前記した従来例の問題点に鑑みなされたもので
あり、その目的は論理アドレスから物理アドレスへの変
換を高速に行い得るアドレス変換機構を提供するにある
。

〔発明の概要〕

本発明は上記の目的を達成するために一旦物理アドレス
に変換された論理アドレスが引き続き入力した場合には
、前回の変換結果の物理アドレスをスタックしておくこ
とによυこれを即出力できるようにして高速なアドレス
変換が行えるようにしたことに特徴がある。

換言すると、本発明アドレス変換機構の特徴とするとこ
ろはメモリサイクル毎に（Ｍ＋Ｎ）ビットの論理アドレ
ス’ｔ−（Ｋ＋Ｎ）ビットの物理アドレスに変換するも
のに於いて、メモリサイクル毎に論理アドレスのＭビッ
トを記憶する第１の手段、メモリサイクル毎に上記第１
の手段に記憶された上記論理アドレスのＭビットの変化
を検出し、検出信号を出力する第２の手段、上記検出信
号に基づき上記論理アドレスのＭピットな物理アドレス
のにビットに変換する第３の手段、上記物理アドレスの
にビットを登録する第４の手段、メモリサイクル毎に上
記物理アドレスのにビットと上記論理アドレスのＮビッ
トとを出力する第５の手段を具備することにちる。

また、本発明の好ましい実施態様では、前記した変換結
果の物理アドレスのスタックを論理アドレスの供給源毎
に準備するようにしたことにある。

〔発明の実施例〕

次に、本発明を好適に実施する具体的な一実施例を図面
を用いて説明する。

第６図は本発明の一実施例になるアドレス変換機構の構
成を示したものである。第３図に示した従来例のアドレ
ス変換機構１１に対し、変換後の物理アドレスの上位Ｘ
ビットを登録する手段となるスタック機構６０、アドレ
ス・ストローブ発生回路６１が付加あるいは変更された
ものと考えることができる。以下、本実施例になるアド
レス変換機構の動作概要を説明する。

（１）初期及び通常のアドレス変換 アドレス変換機構に入力する論理アドレスの上位２４ビ
ツトＬＡ３１〜８（ＩＣ）を物理アドレスの上位１６ビ
ツ）ｌｄに変換するまでは従来のアドレス変換機構１１
と同様である。しかし、このような変換はＮＡＴ　（Ｎ
ｏ　ＡｄｄｒｅｓｓＴｒａＨｓｌａｔｉｏｎ　）信号６
Ｃが’Ｈ“即ち、アドレス変換を必要とする時に有効で
ある。

（２）スタック機構６０への物理アドレス登録本実施例
になるアドレス変換機構の検出信号としてはＮＡＴ入力
信号Ｃ）以外、ステータス入力信号Ｓｏ　１８１　（６
ａ１６ｂ）が必要である。本信号Ｓ。＋８１は論理アド
レスの上位２４ピッ１ＬＡ３１−８（ＩＣ）’ｉ送出す
る元がそのアドレス源を示すために発生する信号であシ
、スタック機構６０内のどのスタックに変換後の物理ア
ドレスの上位１６ビツトを登録するかを決めるために使
用される。本実施例での信号Ｓｏ、Ｓｔの意味を第１表
に示す。スタック機構６０への変換物理アドレスの登録
と同時に物理アドレスとしてメモリ１２側へ出力される
。

第１表 （３）高速アドレス変換 本実施例になるアドレス変換機構へ論理アドレスの上位
２４ビットＬＡ３１−８（ＩＣ）が入力する際、該論理
アドレスの上位２４ビツトの送出元が前回と同じ論理ア
ドレスの上位２４ビツトを送出する場合に限って、ＮＡ
Ｔ入力信′Ｌ″にすることを義務づけておくことによシ
、このＮＡＴ入力信号テータス信号ｓｏ、ｓｌによシ前
回登録した物理アドレスの上位１６ビツトをスタック機
構６０から読み出して、物理アドレスの上位１６−ピッ
トとして出力する。

次に、スタック機構６０とアドレス・ストローブ発生回
路６１の詳細を第７図、第８図を用いて詳細に説明する
。

第７図はスタック機構６０の構成を示したものである。

本スタック機構６０は論理アドレスの送出元毎の物理ア
ドレス・スタック８１．８２゜８３．８４、物理アドレ
スの上位１６ビツ）ｌｄのスタックへの仔録（書込み）
のためのデコーダ８０１．８０２．８０３．８０４、そ
れらの書込みパルス生成のためのクロック・ゲート８１
１゜８１２．８１３，８１４．４つのスタック選択及び
出力のだめのデコーダ８２１，８２２，８２３゜８２４
、スタックの出力を制御するゲー）８３１゜８３２．８
３３．８３４、スタックの選択・出力を行うゲート８４
１．８４２．８４３．８４４及び論理和ゲート８５０か
ら成る。

（１）スタックへの物理アドレスの上位１６ビツトの登
録 ＮＡＴ入力信号Ｈ”、ステータス信号Ｓｏ＋８１に応じ
て、次の如く動作する。

（１）　（Ｓｏ　、Ｓｌ　）＝（Ｌ、Ｌ）の時論理アド
レスの送出元は第１表よりマイクロプロセッサ１０の命
令語関係であり、信号６ａ。

６ｂ、６Ｃを介してデコーダ８０１．クロック・ゲート
８１１を経由し、クロック信号８ａ−１によりスタック
８１へ物理アドレスの上位１６ビツ）１ｄを置数すると
共に、ゲート８３１，８４１゜８５０１に経由して物理
アドレスの上位１６ビツト６ｄとして出力する。

（Ｉｆ）　、’（Ｓｏ　、　Ｓｓ　）　−（Ｌ　、　Ｈ
）の時論理アドレスの送出元は第１表よりマイクロプロ
セッサ１０のデータ関係であシ、信号５ａ。

６ｂ、６Ｃを介してデコーダ８０２、クロック・ゲー）
８１２ｉ経由して、クロック信号８ａ−２によりスタッ
ク８２へ物理アドレスの上位１６ビツトｌｄ’（ｉ７置
数すると共に、ゲート８３２．、、−８４２．８５（ｌ
経由して物理アドレスの上位１６ビツト６ｄとして出力
する。

（ｉｉｆ）　（Ｓｏ　、　Ｓ＋　）　＝　（Ｈ、Ｌ）ｏ
時論理アドレスの送出先は第１表よ、９ＤＭＡコントロ
ーラのデータ転送元のアドレスであり、信号６　ａ＋　
６　ｂ　、　６　ｃ　ｆ介してデコーダ８ｏ３．クロッ
ク・ゲー）８１３ｉ経由して、クロック信号８ａ−３に
よりスタック８３へ物理アドレスの上位１６ピツトｌｄ
ｉ置数すると共に、ゲート８３３゜８４３．８５１経由
して物理アドレスの上位１６ビツト６ｄとして出力する
。

（ｌｖ）　（Ｓｏ　、　Ｓり　＝　（Ｈ、Ｈ）ノ時論理
アドレスの送出元は第１表よりＤＭＡコントローラのデ
ータ転送先のアドレスであり、信号６　ａ＋　６　ｂ　
＋　６　ｃｋ介してデコーダ８０４、クロック・グー１
−８１４’ｔ：経由して、クロック信号８ａ−４により
スタック８４へ物理アドレスの上位１６ビツト１ｄを置
数すると共に、ゲート８３４゜８４４．８５０ｉ経由し
て物理アドレスの上位１６ビツト６ｄとして出力する。

（２）スタックからの物理アドレスの高速出力ＮＡＴ信
号が１Ｌ”、ステータス信号Ｓｏ＋８１に応じて次の如
く動作する。

（１）　（Ｓｏ　、Ｓｌ　）＝（Ｌ、Ｌ）の時論理アド
レスの送出元は第７図よりマイクロプロセッサ１０の命
令語関係であり、信号６ａ。

６ｂ、６Ｃを介してデコーダ８２１、ゲー）８３１゜８
４１．８５（ｌ経由してスタック８１の内容が物理アド
レスの上位１６ビツ）６ｄとして即座に読出される。

（ｉｆ）　（Ｓｏ　、　Ｓ＋　）　−（Ｌ　、Ｈ）　、
（ｔｆｆ）（８ｏ　、８ｓ　）＝（Ｈ，Ｌ）　、（ｌｖ
）　（ｓｏ　。

（Ｓｌ　）＝（Ｈ，Ｈ）それぞれの場合も（１）項と同
様にそれぞれスタック８２．８３．８４の内容が物理ア
ドレスの上位１６ビツト６ｄとして続出される。

第８図は第６図に於けるアドレス・ストローブ発生回路
６１の詳細構成を示したものである。本回路６１は従来
のアドレス変換機構におけるアドレス・ストローブ発生
回路３４、該回路出力のスルー・ゲート９０．論理アド
レスのストローブ信号１ｆのスルー・ゲート９１、論理
和ゲート９２から成る。

前記したスタックへの物理アドレスの上位１６ビツトの
登録時（Ｎ　Ａ　、Ｔ信号＝″′Ｈ”）には通常のアド
レス変換が行われるので、コンパレータ３３の一致出力
３ｄはアドレス・ストローブ発生回路３４、スルーゲー
ト９０．　ゲート９−２により同期あるいは遅延させ、
物理アドレス出方に対応するアドレス−・スートロープ
ＰＡＳ（ｌｈ）’ｅ出力する。

寸た、スタックからの物理アドレスの上位１６ビツトの
高速出力の場合（ＮＡ〒信号−”Ｌ”）には、論理アド
レス入力に対応したアドレス・ストローブＬＡＳ（ｉｆ
）をスルー・ゲート９１、ゲート９２を介して物理アド
レス出方に対応するアドレス・ストローブＰＡＳ（ｌｈ
）’（ｒ出力する。

次に、本実施例になるアドレス変換機構によるメモリ・
バス・インタフェイス全第９図に示す。

この図かられかるように、ＮＡ〒信号がａｔ　Ｌ”とな
って前記したスタック機構６ｏ内のスタックの１つに変
換結果となる物理アドレスの上位１６ビツトが存在する
場合には、物理−アドレスの上位１６ビツトＰＡ２３−
８　（６ｄ）及びこれに対応するストローブＰＡＳ（１
１１）は即座に出力されるため、前述した第４図のアド
レス変換を行わないシステムのメモリ・サイクル時間と
同様の４クロツク・サイクルで実現できる。

第１０図は論理アドレスを送出するＤＭＡ制御を含むマ
イクロプロセッサ１０のアドレス送出部の機構を示した
ものである。本機構は、アドレス送出源を示すステータ
ス信号６１石のデコーダ１１０、該信号の出力バッファ
１１５，１１６、マイクロプロセッサ１ｏにおける命令
語関係、オペランド・データ関係、ＤＭＡコントローラ
のデータ転送元、データ転送先それぞれのアドレス・レ
ジスタ１１１，１１２，１１３，１１４、物理アドレス
への変換要求フラグ１２１，１２２゜１２３，１２４、
該フラグのマスク・ゲー）１３１゜１３２．１３３．１
３４、該マスク・ゲートの論理和及び出力バッファ１１
７、上記アドレス・レジスタの出力バツファ１４１，１
４２，１４３゜１４４から成る。各アドレス・レジスタ
１１１゜１１２．１１３，１１４はそれぞれ信号線１１
１ａ１１１２ａ、１１３ａ　、１１４ａにより新しい論
理アドレス情報が置数される際、該論理アドレスの上位
２４ビツトに変化があったか否かをそれぞれフラグ１２
１．１２２．１２３．１２４に信号線１２１ａ　ｌ　１
２２ａｌ　１２３８．１２４ａを通じてセットされる。

論理アドレスの上位２４ビツトに変化があった場合に“
Ｈ”、変化がなかった場合に“Ｌ”がセットされる。各
フラグの情報はステータス信号線１１ａ　、ｌｌｂをデ
コーダ１１０によシデコー゛シた結果の信号線１３１ｂ
、１３２ｂ　、１３３ｂ　。

１３４ｂと論理積をとシ、その結果の各マスク・ゲート
の出力１３１ａ　Ｉ　１３２ａｌ　１３３ａ　、１３４
ａの論信号５ｃ（ｉ−得る。一方、ステータス信号１１
ａ。

１１ｂは出力バツファ１１５．１１６’ｆｆｉ介して信
号線６　ａ＋　６　ｂとしてマイクロプロセッサ１０の
外部へ連絡される。また、アドレス・レジスタ１１１．
１１２，１１３，１１４の内容はそれぞれ上記デコーダ
１１０のデコード結果によりいずれか１つが信号線１１
１ｂ　、　１１２ｂ　、　１１３ｂ　。

１１４ｂ、出カバソファ１４１，１４２，１４３゜１４
４を経由し、論理アドレスＬＡ３１〜０として信号線１
　ｂ　ｒ　Ｉ　Ｃにのせられる。

例として、命令語関係のアドレス源について示す。ステ
ータス信号Ｓｏ、ａｔすなわち、１１ａ。

１１ｂはそれぞれ′Ｈ”、′Ｈ”となる。従って、デコ
ーダ１１０によりデコードした結果、信号１３１ｂのみ
が＠Ｈ”となる。出力バッファ１４１によりアドレス・
レジスタ１１１の内容が出力されると共に、フラグ１２
１の内容に応じてＮＡＴ信号６Ｃが出力される。

（１）　アドレス・レジスタ１１１の論理アドレスの上
位２４ビツトに変化がちった場合、フラグ１２１の内容
は”Ｈ”となっているからバッファ１１７の出力はＨ”
となり、前記本実施例になるアドレス変換手段に対しア
ドレス変換要求を出す。

（２）　アドレス・レジスタ１１１の論理アドレスの上
位２４ビツトに変化のない場合、７ラグ１２１の内容は
ａＬ”となっているからバッファ１１７の出力は＠Ｌ″
となり、前記本実施例になるアドレス変換手段に対しア
ドレス変換要求を出さない。

次に、第１１図を用いて命令語関係のアドレス源におけ
るアドレス変換の有無の判定手段の一例を示す。第１１
図は、３２ビツトのプログラム・カウンタ１２００、イ
ンクリメンタ１２０１、キャリー・フラグ１２０２と前
記したアドレス・レジスタ１１１、フラグ１２１とから
成る命令語関係のアドレス発生部の構成を示したもので
ある。第１２図のタイム・チャートを参照しながら本装
置の動作を示す。

（１１プログラム・カウンタ１２００とインクリメンタ
１２０１によるアドレス更新 プログラム・カウンタ１２００の内容は信号線１１１ａ
により常にインクリメンタ１２０１に入力しており、そ
の結果は信号線１２ａによシブログラム・カウンタ１２
００に入力している。従って、プログラム・カウンタ１
２ｏｏｔ更新要求するクロックφムが印加される毎にそ
の内容がインクリメン５トされる。この場合、第１２図
の例の如く、プログラム・カウンタ１２００の内容が（
ＦＦＦＦＦＯＦＦ）Ｈから（ＦＦＦＦＦｌｏｏ）に変化
する時に、インクリメンタ１２０１の下位８ビツト目か
ら上位に対して桁上げすなわちキャリー信号１２ｂが発
生する。これはプログラム・カウンタ１２００の上位２
４ビツトに変化があったことを示す信号でもある。そこ
で、このキャリー信号１２ｂ？キヤＩＪ　−・フラグ１
２０２にセットしておく。

（２）プログラム・カウンタ１２００の内容をアドレス
・レジスタ１１１へ置数 プログラム・カウンタ１２００の内容により命令語を読
む場合、その内容は信号線１１１８ｅ介して、アドレス
・レジスタ１１１にクロックφ１にょシ置数される。同
時に、キャリー・フラグ１２ｏ２の内容も信号線１２１
ａを介して、７ラグ１２１にセットされる。それぞれ信
号線１１１ｂ、１２１ｂにより次段へ連絡される。

以上の如く動作することによシ、第１２図に示すように
プログラム・カウンタ１２００の上位２４ビツトが変化
した直後のアドレス（ＦＦＦＦＦｌｏｏ）ＩＩ−にアド
レス・レジスタ１１１から送出する時のみ、フラグ１２
１の内容ＮＡＴ信号６ｃはｔ　ＨＨとして出力され、ア
ドレス変換手段に対してアドレス変換全要求する。す々
わち、アドレス変換後、前記したスタック８１に新しい
物理アドレスの上位１６ビツトヲ置数し、これ全物理ア
ドレスの上位１６ビツトとして出力する。また、他の場
合には、フラグ１２１の内容ＮＡ〒信号６ｃは″Ｌ″と
して出力され、前記したスタック８１の内容を物理アド
レスの上位１６ビツトとして出力する。

最後に、第１３図により、命令語関係、オペランド・デ
ータ関係、ＤＭＡコントローラのデータ転送元、転送先
の４つのアドレス源に対するアドレス変換の有無の例を
示す。

（１）命令語関係（Ｉ） アドレス送出の番号は１．２．１０，１１゜１３．１４
．１６．１７゜アドレス変換の必要があるのは最初の１
番目と第１２図の例の論理アドレスの上位２４ビツトが
変化した場合である。最初の１番目は前状態で論理アド
レスの上位２４ビツトがＦＦＦＦＦＯ″であれば変換不
要である。

（２）オペランド・データ関係（０） アドレス送出の番号は３．１２．１５．１８゜１９゜ア
ドレス変換の必要があるのは３番目と１５番目であり、
理由は命令語関係と同じである。

（３１ＤＭＡデータ転送元（Ｓ） アドレス送出の番号は４，６，８゜アドレス変換の必要
なのは４番目のみ。理由は命令語関係の場合と同じであ
る。

（４）ＤＭＡデータ転送先（Ｄ） アドレス送出の番号は５，７，９゜アドレス変換の必要
なのは５番目のみ。理由は命令語関係と同じである。

以上の例によれば、１９回のメモリ・アクセスに対し、
最悪で６回、最良で２回のメモリ・アクセス時のみアド
レス変換が必要なだけである。これは４つのアドレス源
に対して物理アドレスの上位１６ビツトのスタック８１
，８２．８３゜８４をアドレス変換機構にもったためで
ある。

本実施例によれば、マイクロプロセッサにおける命令語
の読出し、データの読出し／書込み、ＤＭＡコントロー
ラによるデータの転送動作において、メモリ・アドレス
が連続して出力され、その上位ピットが変らない時に、
特にアドレス変換に要する時間が短縮され、性能を１．
５倍程度に向上する効果を有する。

尚、本実施例ではメモリサイクルとして、リードザイク
ル全例にとったが、これに限定されずに、ライト・サイ
クルやキャッシュ・リード・サイクルに於いても本発明
は適用できる。また、出力光。

入力元が入出力装置の場合にも本発明は適用できる。

〔発明の効果〕

本発明によれば、論理アドレスから物理アドレスへの変
換を高速に行ない得るアドレス変換機構を得ることがで
きる。

【図面の簡単な説明】

第１図はアドレス変換機構を有するマイクロコンピュー
タ・システムの構成を示す図、第２図はアドレス変換の
概念を示す図、第３図は従来のアドレス変換機構の構成
を示す図、第４図はアドレス変換機構を持たないマイク
ロコンピュータ・システムにおけるメモリ・バス・イン
タフェイスを示す図、第５図はアドレス変換機構を持つ
従来のマイクロコンピュータ・システムにおけるメモリ
第７図は本発明の一実施例になるアドレス変換機構にお
けるスタック機構の詳細構成を示す図、第８図は本発明
の一実施例になるアドレス変換機構におけるアドレス・
ストローブ発生回路の構成を示す図、第９図は本発明の
一実施例になるアドレス変換機構を含むマイクロコンピ
ュータ・システムにおけるメモリ・バス・インクフェイ
スを示す図、第１０図は論理アドレス送出側の機構を示
す図、第１１図はプログラム・カウンタ部の機構を示す
図、第１２図はそのタイムチャートを示す図、第１３図
は論理アドレス送出例を示す図である。 ６０・・・スタック機構、６１・・・アドレス・ストロ
ーブ発生回路、８１．８２，８３．８４・・・スタック
、８０１〜８０４．８２１〜８２４・・・デコーダ、８
１１〜８１４・・・クロック・ゲート、８３１〜８３４
．８４１〜８４４，８５０・・・物理アドレス第１図 ヒーー）じ「−門 葛、ｙｕ Ｐ／ＩＳ 箒４ｎ 薯５（ＺＪ 第６ｍ Ｐ／９．ｓ　ＰＡＪ／−Ｊ ＄ｇｔＪ 蟹１０♂ ７ｆｌ／２図 茗、３図 １　：　ＬｎｓｔＦａｃｔ；ｏｙｔ、ｆｅｔｃんＯ：　
θＰＦｌｎｄ　ｆＱｔｃｈ Ｓ　：　ＤＭＡ　５ｏａｒｃｅ　ｒｅａＪ−Ｄ　：　ｆ
）Ｍｆｌ　ｆ）ｅｓｔｉル１ｌｔｉｔｙｔ　Ｗｒｉｔｅ
△：　アトｂ７≧ぷ〔Ｉ月どつｆｉ　、１１！、　ｔ　
ｚ　メｉ）イメど夛）腎【′タメこメを辷。 ０−　アＬしＡづ〔ｔ？宥・

Claims (1)

1. 【特許請求の範囲】 １、メモリサイクル毎に（Ｍ＋Ｎ）ビットの論理アドレ
   スｅ（Ｋ＋Ｎ）ビットの物理アドレスに変換するものに
   於いて、メモリサイクル毎に論理アドレスのＭビラトラ
   記憶する第１の手段、メモリサイクル毎に上記第１の手
   段に記憶された上記論理アドレスのＭビットの変化を検
   出し、検出信号を出力する第２の手段、上記検出信号に
   基づき上記論理アドレスのＭビットを物理アドレスのに
   ビットに変換する第３の手段、上記物理アドレスのにビ
   ラトラ登録する第４の手段、メモリサイクル毎に上記物
   理アドレスのにビットと上記論理アドレスのＮビットと
   を出力する第５の手段を具備することを特徴とするアド
   レス変換機構。 ２、特許請求の範囲第１項に於いて、上記Ｍビットは上
   記論理アドレスの上位ビットでおり、上記にビットは上
   記物理アドレスの上位ビットであり、上記：ｑビットは
   上記論理アドレス及び上記物理アドレスの下位ビットで
   あることを特徴とするアドレス変換機構。 ３、特許請求の範囲第１項または第２項に於いて、Ｍ＞
   Ｋであることを特徴とするアドレス変換機構。 ４、特許請求の範囲第１項の記載に於て、第４の手段は
   、論理アドレスの発生源毎に有することを特徴とするア
   ドレス変換機構。 ５、特許請求の範囲第４項の記載に於て、論理アドレス
   の発生源はデータ処理装置に於ける命令語、データの格
   納されている番地を指す手段、ＤＭＡ（１）ｉｒｅｃｔ
   　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ）コントローラに於ける
   データの転送元及び転送先の番地を指す手段を含むこと
   を特徴とするアドレス変換機構。