JPH01241647A

JPH01241647A - 演算処理装置

Info

Publication number: JPH01241647A
Application number: JP63069057A
Authority: JP
Inventors: Yoichi Sato; 洋一佐藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-03-23
Filing date: 1988-03-23
Publication date: 1989-09-26
Anticipated expiration: 2010-03-06
Also published as: JPH0719227B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は情報処理装置の一部を構成する演算処理装置に
関し、特にキャッシュ・メモリと複数のＬＳＩチップと
で構成される演算処理装置におけるキャッシュ・メモリ
とＬＳＩチップとの間のデータ転送にかかる技術に関す
るものである。

〔従来の技術〕

近年、電子デバイスのｊｌ積化の進歩が著しく、高性能
の演算処理装置も数個のＬＳＩチップで実現されるよう
になってきた。

ところで、このような高性能の演算処理装置では、処理
の一層の高速化を図る目的でキャッシュ・メモリが採用
されるが、ＬＳＩチップが複数個の場合はキャッシュ・
メモリの読出し先や書込み元が複数のＬＳＩチップにま
たがることになり、個々にデータ・パスを設けるとキャ
ッシュ・メモリのピン数が膨大となってしまうことから
、一般にはデータ・パスをパス化して各ＬＳＩチップで
共通利用し、ピン数制限におさまるようにしている。

（発明が解決しようとする課題〕上述したように、従来の演算処理装置は、キャッシュ゛
メモリとのアクセスのためのデータ・バスをバス化する
ことにより、キャッシュ°メモリのビン数を少な（して
いた、しかしながら、■バスに接続されるＬＳＩチップ
数が多くなるとバスの線長が長くなり、静電容量の増大
によりバス上の信号の遅延時間が増大してキャッシュ・
メモリの高速なアクセスが行えない。

■演算処理装置と接続される主記憶装置に対する書込み
は、処理速度向上の要請からデータ幅全部を書き込む、
いわゆる全書込みを行うことが好ましいが、従来は全書
込み化を行うための回路を別に必要とし、ハードウェア
の増加を招く。

という欠点があった。

特に、キャッシュ・メモリのアクセスをパイプライン化
している演算処理装置にあっては、キャッシュ・メモリ
の読出し時間の増大はマシン・サイクルの短縮化を阻む
直接的な要因となることから、演算処理装置の性能を低
下させることとなり、■についての対策は重要な問題で
あった。また、■についてもハードウェアの増加をもた
らすため、その削減を図ることが重要な課題であった。

本発明は上記の点に鑑み提案されたものであり、その目
的とするところは、高速なキャッシュ・メモリのアクセ
スを行うことができると共に、全書込み化を行うための
ハードウェアを削減することのできる演算処理装置を提
供することにある。

〔課題を解決するための手段〕

本発明は上記の目的を達成するため、キャッシュ・メモ
リと複数のＬＳＩチップとから構成され、前記キャッシ
ュ・メモリと２個以上の前記ＬＳＩチップとの間でデー
タ転送が行われる演算処理装置において、前記キャッシ
ュ・メモリへのデータ書込み時に当該キャッシュ・メモ
リの書込み前データを読出して保持するバッファ・レジ
スタを設けると共に、任意の入出力端子間を接続状態と
できるクロス・バー・スイッチ機能を有し、かつ前記バ
ッファ・レジスタのデータと書込みデータとから新たな
書込みデータを作成する機能を有する　。

チップを介して前記キャッシュ・メモリと２個以上の前
記ＬＳＩチップとを接続するようにしている。

【作用〕

本発明の演算処理装置にあっては、クロス・バー・スイ
ッチ機能を有するチップを介してキャッシュ・メモリと
ＬＳＩチップとの間でデータ転送が行われると共に、バ
ッファ・レジスタがキャッシュ・メモリの書込み前デー
タを読出して保持し、クロス・バー・スイッチ機能を有
するチップがバッファ・レジスタのデータと書込みデー
タとから新たな書込みデータを作成して、主記憶装置に
対して全書込みを可能とする。

〔実施例〕

以下、本発明の実施例につき図面を参照して詳細に説明
する。

第１図は本発明の演算処理装置を含む情報処理装置の一
実施例を示す構成図である。第１図において、９０が本
発明の対象となる演算処理装置であり、この演算処理装
置９０はシステム・バス９４を介して主記憶装置９１．
入出力制御装置９２、システム制ｉｉｌ装置ｆ９３と接
続されてい°る。なお、第１図では示していないが、マ
ルチプロセッサ構成においては他に数台の演算処理ｖｉ
置をシステム・バス９４に接続し、更に主記憶容量の増
大時には主記憶装置を複数台にしてシステム・バス９４
に接続するものである。

また、演算処理装置９０は、命令制御回路１０゜アドレ
ス変換制御回路２０．バス制御回路３０゜演算制御回路
４０．高速演算回路５０．制御記憶回路６０を構成する
各ＬＳＩチップと、複数個のランダム・アクセス・メモ
リ（ＲＡＭ）から構成される制御記Ｍ１８５と、キャッ
シュ・メモリ８３゜８４と、アドレス・アレイ　（ＡＡ
）８１と、コピー・アドレス・アレイ　（ＣＡＡ）８２
と、複数個のＬＳＩチップから構成されるクロス・バー
・スイッチ７０とで構成されている。

次に、キャッシュ・メモリ８３．８４および主記憶装置
９１に対する読出しオペレーシッン動作について説明す
る。先ず、命令あるいはオペランドの読出し指示と読出
しアドレスは命令制御回路１０から結線１０２を介して
アドレス変換制御回路２０へ転送される。上記続出しア
ドレスが仮想アドレスの場合はアドレス変換制御回路２
０内で仮想アドレスから実アドレスに変換される。アド
レス変換制御回路２０は読出し実アドレスを結線２０１
．２０２，２０３，２０４上に出力し、キャッシュ・メ
モリ８３．８４と主記憶！ａｆｆ９１との対応関係、す
なわちキャッシュ・メモリ８３゜８４の登録情報を記憶
し登録の有無を判定するアドレス・アレイ８１から結線
２０２゛を介して返送される信号によりキャッシュ・ヒ
ント（登録をり）か否かを判定し、キャッシュ・ヒツト
ならばキャッシュ・メモリ８３あるいはキャッシュ・メ
モリ８４の読出しデータを有効としてクロス・バー・ス
イッチ７０を介して読出し先のＬＳＩチップに返送する
。返送先は、−ａ的には、命令の読出しの場合は命令制
御回路１０となり、オペランドの読出しの場合は演算制
御回路４０となるが、特殊な動作においてはアドレス変
換制御回路２０や高速演算回路５０となることもある。

一方、キャッシュ・ヒツトでない場合（キャッシュ・ミ
スあるいはＮＦＢと呼ばれる。）は、バス制御回路３０
によりシステム・バス９４を介して上記ｔｅｕ＝９１に
対しブロック転送要求を送出する。そして、主記憶装置
９１から返送されるデータは、バス制御回路３０を経た
後、結線３０７．クロス・バー・スイッチ７０．結線８
３７あるいは結線８４７によりキャッシュ・メモリ８３
あるいはキャッシュ・メモリ８４へ書込まれる。また、
上記ｔα装置９１からの第１回目の返送データはクロス
・バー・スイッチ７０から返送先へ返送される。以上の
ようにして読出しオペレーションが実行される。

次に、キャッシュ・メモリ８３．８４および主記憶装置
９１に対する書込みオペレーション動作について説明す
る。先ず、書込み指示と書込みアドレスは命令制御回路
１０で書込みオペレーションを必要とする命令を解読し
た場合あるいはマイクロ・プログラムで書込みオペレー
ションを実行する場合に命令制御回路１０内で作成され
、結線１０２を介してアドレス変換制御回路２０へ送出
される。その書込みアドレスが仮想アドレスの場合には
アドレス変換制御回路２０で実アドレスへ変換された後
、アドレス変換制御回路２０内の書込みアドレスを保持
するレジスタに保持され、高速演算回路５０等で書込み
データが準備された時点で、キャッシュ・メモリ８３あ
るいはキャッシュ・メモリ８４への書込みと、主記憶装
置９１に対する書込み指示、書込みアドレス、書込みデ
ータのバス制御回路３０への送出とが実行される。

ただし、キャッシュ・メモリ８３あるいはキャッシュ・
メモリ８４への書込みは、８亥当するアドレスがキャッ
シュ・メモリ８３あるいはキャッシュ・メモリ８４に登
録されている場合のみ行われる。

そして、バス制御回路３０ではシステム・バス９４を介
して主記憶装置９１への書込みを実行する。

なお、書込みデータは演算制御回路４０において主にマ
イクロ・プログラムの制御下で準備され、結線４０５を
介して高速演算回路５０にある書込みデータを保持する
レジスタへ送られた後、書込みアドレスとの同期をとっ
て結線５０７を介してクロス・バー・スイッチ７０へ送
られ、バス制御回路３０およびキャッシュ・メモリ８３
あるいはキャッシュ・メモリ８４へ転送される０以上の
ようにして書込みオペレーションが実行される。

キャンシュ・メモリ８３．８４および主記憶装置９１に
対するデータの読出しオペレーションおよび書込みオペ
レーションは以上のように実行されるものであるが、デ
ータが転送されるデータ線は図示のように全て各回路を
構成するＬＳＩチップ間を１対ｌで接続するように配設
されてなるものであり、クロス・バー・スイッチ７０に
より選択された結線の他は影響しないと共に、アクセス
・バスの線長が最短になるように各ＬＳＩチップをパフ
ケージ上に実装することができるため、パンケージ上の
データ線による遅延時間を大幅に短縮することが可能で
ある。すなわち、従来の装置を第１図の実施例に当ては
めてみると、従来は結線２０７，１０７，４０７，５０
７，３０７．８３７．８４７が並列に接続されたバス構
成となっていたため・　トータルの線長が長くなり、静
電容量が増大してデータ転送の際の遅延時間が大きくな
ってしまっていたが、本発明によればクロス・バー・ス
イッチ７０により選択された結線のみの静電容量しか関
係してこないと共に最短のアクセス・バスとすることが
できるため、静電容量に起因する遅延時間を大幅に短縮
することができるわけである。

次に、第２図は第１図におけるクロス・バー・スイッチ
７０の内部構成の例を示す構成図である。

第２図ニオイテ、８４７，８３７，３０７，２０７．５
０７，４０７．１０７は、第１図において示したように
、各々キャッシュ・メモリ８４．キャッシュ・メモリ８
３．バス制御回路３０．アドレス変換制御回路２０．高
速演算回路５０．演算制御回路４０．命令制御回路１ｏ
と接続される結線である。なお、図では簡略化して記載
しであるが、結線８４７，８３７，３０７．２０７．５
０７．１０７はデータ幅が例えば８バイト（６４ビフト
）となっているものである、ただし、結線４０７だけは
データ幅が他と異なり、例えば４バイトとなっている。

しかして、結線８４７，８３７゜３０７．２０７．５０
７，４０７．１０７にそれぞれ対応してセレクタ７１０
〜７１６および入出力のドライバが設けられており、ク
ロス・バー・スイッチ７０の制御線である結線２０５と
してセレクタ７１０〜７１６のセレクト信号２０５−３
Ｏ〜２０５−３６と、ドライバの出力イネーブル信号２
０５−ＥＯ〜２０５−Ｅ４とが与えられ、アドレス変換
制御回路２０により個々のセレクタ７１０〜７１６は独
立に＊ｍされるようになっている０例えば、キャッシュ
・メモリ８３から命令制御回路１０ヘデータの読出しを
行う場合には、セレクタ７１６により結線１０７と結線
８３７とを接続する。

なお、本発明の直接的な内容ではないが、このクロス・
バー・スイッチ７０はデータ幅を変換する機能も有して
おり、データ幅が均一でないＬＳＩチップ同士を結合す
ることができるようになっている０例えば、演算制御回
路４０（前述したように結線４０７だけはデータ幅が他
と異なり、例えば４バイトである。）へデータの読出し
を実行する場合、キャッシュ・アクセス時はセレクタ７
１５は読出しアドレスに応じて結線８３７または結線８
４７の入力データを選択し、更に読出しアドレスに応じ
８バイト内の上位４バイトあるいは下位４バイトのいず
れかの４バイトを選択するようにセレクト信号２０５−
３５が与えられることで、８バイト・データを４バイト
・データとして演算制御回路４０に返送することができ
る。なお、他のＬＳＩチップ、例えば命令制御回路１０
へのデータ続出しの際は結線１０７のデータ幅がキャッ
シュ・メモ、す８３，８４等と同じ８バイトであるため
、４バイト単位の選択は不要である。

次に、第３図は第１図におけるアドレス変換制御回路２
０の内部構成の一部を示したものである。

第３図において、要求コードは命令制御回路１゜から与
えられる読出しオペレーションあるいは書込みオペレー
ション等を指示する情報が含まれたコードであり、要求
アドレスは命令制御回路１０から与えられる読出し、書
込みアドレス（命令制御回路１０から与えられる読出し
、書込みアドレスが仮想アドレスである場合は実アドレ
スに変換された後のもの）である。

以下、動作を説明する。先ず、結！！２０−１０１およ
び結線２０−２０１に要求コードおよび要求アドレスが
与えられると、要求コードは！求コード・レジスタ２０
−１０にセットされ、要求アドレスは実アドレス・レジ
スタ２０−２０にセットされる０通常状態では要求受付
時に実アドレス・レジスタ２０−２０に要求アドレスが
セントされると同時に、ＡＡアドレス・レジスタ２０−
３０と、ＤＡアドレス・レジスタ２０−４０あるいはＤ
Ａアドレス・レジスタ２０−４１にも要求アドレスの一
部がセントされる。続出しまたは書込みオペレーション
時はＡＡアドレス・レジスタ２０−３０．ＤＡアドレス
・レジスタ２（１−４０゜２０−４１から結線２０２〜
２０４にアドレスが与えられてアドレス・アレイ８１と
キャッシュ・メモリ８３またはキャッシュ・メモリ８４
とが読出され、アドレス・アレイ８１でキャッシュ・ヒ
ツトか否かが調べられる。そして、読出しオペレーショ
ンの場合は、キャッシュ・ヒツトならばキャッシュ・メ
モリ８３またはキャッシュ・メモリ８４から読出したデ
ータはクロス・バー・スイッチ７０を介して読出し先へ
返送される。なお、キャッシュ・メモリ８３かキャッシ
ュ・メモリ８４のいずれから読出しデータを返送するか
は要求アドレス中の予め決められた１ビツトの値に従っ
て行われ、このビットの値がａＯ”の時にキャッシュ・
メモリ８３（バンク＃Ｏ）が選択され、“１”の時にキ
ャッシュ・メモリ８４　（バンク＃１）が選択される。

一方、キャッシュ・ヒツトでない場合（キャッシュ・ミ
スの場合）、実アドレス・レジスタ２０−２０からセレ
クタ２０−２３を介して結線２０１によりバス制御回路
３０へ主記憶装置９１に対するブロック転送のアドレス
が送出され、バス制御回路３０で読出されたブロック転
送データの第１回の返送時、そのデータはクロス・バー
・スイッチ７０を介して読出し先に返送されると同時に
キャッシュ・メモリ８３またはキャッシュ・メモリ８４
へ登録される。なお、ブロック・サイズを３２バイト、
データの転送幅を８バイトとすると、ブロック転送は８
バイト転送を４回実行することになる。また、キャッシ
ュ・メモリ８３．８４のバンクをアドレスの下位から第
５ビツト目、すなわち１６バイト境界で分けることとす
ると、ブロック転送データはキャッシュ・メモリ８３と
キャッシュ・メモリ８４へ２回ずつ（１６バイトずつ）
Ｓ込まれることになる。

一方、要求コード・レジスタ２０−１０に書込みオペレ
ーションの指示がセントされた場合は、アドレス・アレ
イ８１の参照とキャッシュ・メモ１Ｊ８３あるいはキャ
ッシュ・メモリ８４の読出しとが実行された後、要求ア
ドレス（書込みアドレス）は実アドレス・レジスタ２０
−２０から実アドレス・レジスタ２０−２２にセットさ
れ、キャッシュ・メモリ８３あるいはキャッシュ・メモ
リ８４の読出しデータはデータ・レジスタ２０−５０ヘ
セツトされる。また、キャッシュ・ヒントか否かの情報
はデコーダ２０−１１に入力され、要求コード・レジス
タ２０−１２ヘセフトされる。

このように書込みオペレーションの場合は・要求コード
°レジスタ２０−１０．実アドレス・レジスタ２０−２
０の第１ステージから要求コード・レジスタ２０−１２
．実アドレス・レジスタ２０−２２の第２ステージに処
理を移行させ、第１ステージを空けることにより、後続
の要求を受付けることができるようになっている。すな
わち、書込みオペレーションでは書込みデータを待ち合
わせる必要から、このような処理が可能となる。

さて、第２ステージの要求コード・レジスタ２０−１２
．実アドレス・レジスタ２０−２２にセントされた書込
みオペレーションの要求コード。

要求アドレスは、高速演算回路５０内の書込みデータ・
レジスタに書込みデータが準備されるのを待ち合わせ、
書込みデータが準備された時点で言込み動作を行う。

なお、本発明の他の特徴点として、この実施例ではキャ
ッシュ・ヒツトの場合は書込みに際してデータ幅内の全
てのデータ（例えば８バイト）を書換えない部分書込み
であっても、データ幅内の全てのデータを書換える全書
込みとし、特に主記憶装置９１への書込みにかかる処理
速度の向上を図れるようになっている。すなわち、アド
レス・アレイ８１の参照とキャッシュ・メモリ８３ある
いはキャッシュ・メモリ８４の読出しとが実行された状
態で、キャッシュ・メモリ８３あるいはキャッシュ・メ
モリ８４の読出しデータは結線２０７を介しデータ・レ
ジスタ２０−５０に保持されるようになっており、書込
みデータが準備された場合に、高速演算回路５０から結
′４１Ａ５０７を介して転送される書込みデータと、ア
ドレス変換制御Ｂ回路２０のデータ・レジスタ２０−５
０からセレクタ２０−５１および結線２０７を介して転
送される書込み前データとをクロス・バー・スイッチ７
０で受け、バイト単位でデータの入換えを行い、新たな
書込みデータを作成するようになっている。

つまり、バイト単位に書込みマスク（データ幅が８バイ
トの場合は８ビツト）が設けられており、そのマスクが
“ｌ”のバイトのみが書込み前データと入換えられるよ
うになっている。すなわち、書込みマスクが°１”のバ
イトでは結線５０７の書込みデータを選択し、書込みマ
スクが“０”のバイトでは結線２０７の書込み前データ
を選択する。なお、この書込みマスクは書込みデータと
ともに結＆？ｔ５０７でクロス・バー・スイッチ７０に
送出されるものであり、書込みマスク受入部７２０で受
信された後、結線２０５による制御信号と同様にセレク
タの制御に使用される。この操作によりキャッシュ・ヒ
ント時は、全書込みでない書込みオペレーションに対し
てもバス制御回路３０および主記憶装置９１に対して全
書込みとすることが可能である。すなわち、全書込み化
が可能となる。なお、キャッシュ・ヒントの場合はデー
タ・レジスタ２０−５０の内容は書込み前データとなる
ため、上記のような処理が可能であるが、キャッシュ・
ミスの場合は内容は不定（パリティのみ保障される。）
であるため、全書込み化は行えない、このようなキャッ
シュ・ミスの場合は全書込み化は不可能であるので、２
バイト書込みならそのまま２バイト部分書込みとしてバ
ス制御回路３０へ送出され、キャッシュ・メモリ８３．
８４への書込みも実行しない、また、−ｍに主記憶装置
９１では８バイト単位にエラー訂正符号（ＥＣＣ）を有
し、読出し１ビツト・エラーを訂正するようにしている
ため、例えば２バイト部分書込み等の８バイト全書込み
以外の書込み実行時は、対応する８バイト境界データの
読出しを行った後、書込みデータの２バイトのみを差し
換えて８バイト単位にエラー訂正符号を再作成してデー
タとともに書込むことが必要であり、全書込みに比べ処
理時間が大きくなってしまうことが考えられるが、その
場合は、この処理時間の遅れを救済するため、演算処理
！ａｌｆ９０内のキャッシュ・メモリ８３゜８４で上記
の処理を予め実行し、主記憶装置９１に対しては全書込
み動作として主記憶装置９１の処理時間を短縮すること
が可能である。

一方、本発明の直接的な内容ではないが、第３図におい
ては要求コード・レジスタおよび実アドレス・レジスタ
が２つのステージとなっており、２個のバンクに分割さ
れたキャッシュ・メモリ８３．８４に対して同時に書込
み、読出しが行えるようになっている。以下、第２ステ
ージの要求コード・レジスタ２０−１２．実アドレス・
レジスタ２０−２２に書込みオペレーションがセットさ
れ、第１ステージの要求コード・レジスタ２０−１０、
実アドレス・レジスタ２Ｇ−２０に読出しオペレーショ
ンがセットされている場合について動作を説明する。な
お、この場合、書込み、読出しを行うキャッシュ・メモ
リのバンクによって動作が異なる。なお、バンクの選択
は前述したように要求アドレス中の予め決められた１ピ
ントの値に従って行われる。

（１）同一バンクの場合この場合は第２ステージの書込みオペレーションが優先
され、ＤＡアドレス・レジスタ２０−４０またはＤＡア
ドレス・レジスタ２０−４１には書込みアドレス（実ア
ドレス・レジスタ２０−２２の内容）の一部がセレクタ
２０−２３．２０−４２．２０−４３を介してセントさ
れ、キャッシュ・メモリ８３あるいはキャッシュ・メモ
リ８４への書込みアドレスを確保し、書込みが行われる
。

また、第１ステージの読出しオペレーションは書込みオ
ペレーションが終了するのを待ち合わせて行われる。

（２）別バンクの場合この場合、例えば書込みがバンク＃０　（キャッシュ・
メモリ８３）で読出しがバンク＃１　（キャッシュ・メ
モリ８４）の場合、書込みアドレスの一部はＤＡアドレ
ス・レジスタ２０−４０に、読出しアドレスの一部はＡ
Ａアドレス・レジスタ２０−３０およびＤＡアドレス・
レジスタ２０−４１にセントされる。従って、第２ステ
ージではＤＡアドレス・レジスタ２０−４０によりキャ
シュ・メモリ８３のアドレスを確保し、結線５０７゜２
０７により書込みデータを作成し、結線８３７によりキ
ャッシュ・メモリ８３ヘデータを書込むと同時に、結線
３０７によりバス′Ｍ？１１回路３０へ書込みデータを
送出して主記憶装置９１への書込みを行う。これと並列
して、第１ステージではＡＡアドレス・レジスタ２０−
３０とＤＡアドレス・レジスタ２０−４１とによりアド
レス・アレイ８１とキャッシュ・メモリ８４のアドレス
を確保し、キャッシュ・メモリ８４のデータを結線８４
７により読み出す。この時、読出し先が命令制御回路１
０または演算制御回路４０ならば上記の読出しデータを
返送することが可能である。ただし、高速演算回路５０
またはアドレス変換制御回路２０は第２ステージの書込
みオペレーシッンにより使用されているため、これらへ
の読出しは不可である。

〔発明の効果〕

以上説明したように、本発明の演算処理装置にあっては
、キャッシュ・メモリの読出し、書込みのためのデータ
・パスにバス方式を使わずにクロス・バー・スイッチ機
能を有するチップで直接にキャッシュ・メモリとＬＳＩ
チップとの接続を行うようにしているため、データ転送
の行われるデータ・パスを形成するトータルの線長を最
短にすることが可能となり、高速な牛ヤソシュ・メモリ
のアクセスを実現することができる効果がある。

また、クロス・バー・スイッチ機能を有するチップが部
分書込みデータと書込み前データとを使用して主記憶装
置に対する全書込みデータを作成し、全書込みを可能と
するため、従来のように別に回路を設ける必要がなくな
り、ハードウェアの削減を図ることができる効果がある
。

【図面の簡単な説明】

第１図は本発明の演算処理′ｊｉ置を含む情報処理装置
の構成図、第２図は第１図におけるクロス・バー・スイッチの内部
構成図および、第３図は第１図におけるアドレス変換制御回路の内部構
成の一部を示す図である。図において、９０・・・演算処理装置、９１・・・主記
憶装置、９２・・・入出力制御装置、９３・・・システ
ム制御装置、９４・・・システム・パス、１０・・・命
令制御回路、２０・・・アドレス変換制御回路、３０・
・・バス制御回路、４０・・・演算制御回路、５０・・
・高速演算回路、６０・・・制御記憶回路、７０・・・
クロス・バー°スイッチＳ８１・・・アドレス・アレイ
、８２・・・コピー°アドレス・アレイ、８３．８４・
・・キャッシュ・メモリ、８５・・・制御記憶、２０−
５０・・・データ・レジスタ。

Claims

【特許請求の範囲】キャッシュ・メモリと複数のＬＳＩチップとから構成さ
れ、前記キャッシュ・メモリと２個以上の前記ＬＳＩチ
ップとの間でデータ転送が行われる演算処理装置におい
て、前記キャッシュ・メモリへのデータ書込み時に当該キャ
ッシュ・メモリの書込み前データを読出して保持するバ
ッファ・レジスタを設けると共に、任意の入出力端子間
を接続状態とできるクロス・バー・スイッチ機能を有し
、かつ前記バッファ・レジスタのデータと書込みデータ
とから新たな書込みデータを作成する機能を有するチッ
プを介して前記キャッシュ・メモリと２個以上の前記Ｌ
ＳＩチップとを接続してなることを特徴とした演算処理
装置。