JPS59117666A - ベクトル処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明はベクトル演算を効率よく実行するためのディジ
タルプロセッサのアーキテクチャに関する。

〔背景技術〕

データ処理の分野における開発が進む中で、ベクトルデ
ータの機械操作の能力を高めるための特殊なアーキテク
チャが今日必要となってきている。

通常、所与の演算機能（それがベクトルでないデータの
場合であっても）を遂行するために、各オペランドは演
算装置に連続して持ってこられその機能を実行し、また
ある様式でその結果を保管しなければならない。以上の
操作全体を実行するのに要する時間は、各オペランドを
通常、メモリから演算装置に転送するのに実際に要する
時間および通常、結果をメモリに保管するのに要する時
間よりもかなり長い場合がある。このような状況のもと
では、この操作時間は主記憶装置と演算装置（通常中央
処理装置に含まれる）との間にキャッシュを介在させる
ことによってかなり短くすることができる。この利点は
、キャッシュをアクセスするのに要する時間が主記憶装
置をアクセスするのに要する時間よりもずっと短いとい
う事実からきている。こは利点はもちろん所望のオペラ
ンドが、演算機能が実行される時機よりも前に主記憶装
置からキャッシュに転送された場合にのみ有効である。

その後、主記憶装置からキャッシュヘの転送と演算機能
は並行して行われる。以上のような方法で、演算機能の
実行に要する時間をかなり短くすることができる。

例えばベクトル演算のような演算においては、−組のデ
ータの連続する各要素に関して同じ演算を繰返し行うこ
とが通常必要である。データ処理において、ベクトルＸ
は要素（Ｘｚ、Ｘ２、Ｘ３゜・・・・Ｘｖ（ｘ））の並
んだ配列である。変数ＸｉはベクトルＸのｉ番目の要素
であるｖ（ｘ）（内容から決定ベクトルが明確な場合は
単にＶ）によって示される要素の数はベクトルＸの次元
あるいは長さと呼ばれる。

スカラーマシンにおいて、こうした繰返しの演算を実行
するために、この演算は、各オペランドを演算装置にも
ってきてその結果をメモリに戻すための指標付けおよび
ソフトウェアプログラムによって操作されることが必要
である。この型のタスクは多大な時間を消費する。なぜ
なら−組の並んだ要素のそれぞれについての演算のため
にメモリと演算装置との間の転送に関連する遅れが生ず
るからである。

ベクトル演算の様々な改善の例が従来技術としである。

ベクトルマシーンにより実行されるベタ１−ル演算の１
つの例として、２つのオペランドベクトルを加えて、結
果ベクトルを発生するという演算がある。結果ベクトル
の各要素はこの例ではオペランドベクトルに対応して並
んでいるオペランドの和である。基本的にはベクトルマ
シンはそのハードウェア機構よりもむしろソフトウェア
および指標付けによって一組の並んだデータを処理し、
その結果高速演算を達成するマシンの１つである。

ベクトルアーキテクチャの先行技術は米国特許第３５７
３・８５１号、第４３０２８８０号、第４２９３９４１
号、および第４３０２８１８号に示されている。これら
の特許のうち第３番目の特許は、ベクトルの異なった要
素を順次アクセスする　　　　　７際の時間の短縮に関
するもので、ある要素へのアクセスが阻止されたときに
、同じメモリサイクルで別の要素をアクセスするように
している。それに対し残りの３つの特許はベクトル演算
時間を減するためにかなりの量のハードウェアを付加し
ている。

コンピュータ動作の高速化を図る別の技術として暗黙ロ
ードおよび暗黙ストアがある。この技術は米国特許第３
５４１５２８号に示されている。

〔発明の目的〕

本発明の目的はベクｉ・ル処理専用のハードウェアをわ
ずかに付加するだけで比較的効率のよいベクトル処理を
行うことである。

〔発明の概要〕

本発明はベクトルデータの高速アクセスの機能を実行す
るためキャッシュを使用する。汎用目的のプロセッサア
ーキテクチャは、ベクトル処理のために必要に様々な機
能を時間的に並行して遂行するのにいくつかの変更を要
する。しかしながら本発明に従って、ベクトル処理の高
速化は、アドレス指定構造において、いくつかのレジス
タおよび簡単な処理装置を加え、更にデータ処理経路に
おいてわずかの要素を加えることだけで達成できる。

アドレス指定構造は３つの基底アドレスレジスタおよび
２つのオフセラｌ−レジスタを有している。

基底アドレスレジスタのうちの２つ、およびオフセット
レジスタのうちの１つは、２つのベクトルの連続する要
素を読み取るために使用され、特定の読取り動作が終る
と、オフセットレジスタは増分される。第３の基底アド
レスレジスタおよびもう１つのオフセットレジスタは書
込み機能のために使用され、書込みが終るたびごとにオ
フセットレジスタは増分される。マイクロプログラム制
御のもとで動作するベクトルモード制御装置は、ベクト
ルモードにおいてプロセッサが演算を実行していること
・を指示する。キャッシュはベクトル空間およびスカラ
ー空間に分けられる。ベクトルモード制御装置がベクト
ルモードにおける演算を指示する時、基底アドレスレジ
スタのうちの選択された１つの内容およびオフセットレ
ジスタのうちの選択された１つの内容を連結して形成さ
れるアドレスを使用してキャッシュベクトル空間がアド
レスされる。

データ処理装置は、バイトシックを通してキャッシュか
ら、２つの指定されたオペランドレジスタのいずれかに
データを出力するための経路を、その処理の間の進行に
もとづいて与える。ベクトルの要素は指定されたオペラ
ンドレジスタのうちの１つから直接にまたは、別のオペ
ランドレジスタもしくは局所記憶装置を通じて第２のオ
ペランドレジスタから間接に演算論理機構に印加される
。

演算結果は指定された第２のオペランドレジスタを通し
て、局所記憶装置または別のオペランドレジスタのいず
れかに与えることができる。キャッシュへ戻るデータの
経路は、並行処理が容易に行えるように、バッファを有
している。

このベクトル処理を利用するために、３つの明示マイク
ロプログラム機能が第４の暗黙機能と共に与えられてい
る。３つの明示マイクロプログラム機能とはベクトルオ
ペランド読取り、ベクトルオペランド読取りおよび記憶
、ならびにベクトルレジスタロードである。ここでのベ
クトルレジスタという用語は複数のベクトルレジスタが
写像されているキャッシュベクトル空間の一部分を特定
する。暗黙機能はベクトルモードの間働き、基底アドレ
スレジスタおよびオフセットレジスタのうちの１つの内
容によって指定されたキャッシュの中のアドレスを読み
取る。この読取り動作はキャッシュが他の目的で使用さ
れていないすべてのサイクルで遂行される。

ベクトルオペランド読取りマイクロ命令は、（１）　　
前のサイクルでキャッシュベクトル空間からアクセスさ
れた指定のベクトルオペランドの要素衣ベクトルオペラ
ンドレジスタのうちの指定された１つにロードする。

（２）　　キャッシュベクトル空間からアクセスされた
別のベクトルオペランドの要素を局所記憶装置にロード
する。

（３）　　読取り動作の間、使用されているオフセット
レジスタの内容を増分する。

ベクトルオペランド読取りおよび記憶マイクロ命令はベ
クトルオペランド読取りマイクロ命令と同じ機能を実行
しさらに、 （４）　　局所記憶装置の内容（演算結果を含んでいて
もよい）をシフターバッファにロードする。

次のサイクルで、 （５）　　シフターバッファの内容をキャッシュバク１
トル空間に書込む。

（６）　　書込み動作に関連するオフセットレジスタを
増分する。

ベクトルレジスタロードマイクロ命令は、（１）　　ベ
クトルオペランドを局所記憶装置もしくはベクトルオペ
ランドレジスタのうちの１つから、指定されたアドレス
によってキャッシュベタ１−ル空間に転送する。

（２）　　書込み動作に関連するオフセットレジスタを
増分する。

本発明を適用すれば、スカラー処理能カおよびベクトル
レジスタを有した機械が得られる。キャッシュはベクト
ル空間とスカラー空間とに分けられるので、キャッシュ
ベクトル空間をアドレス指定できるように、ベクトルモ
ード制御装置（ベクトル演算が指示される時）が使用さ
れる。

〔実施例の説明〕

第１図のブロック図に中央処理装置（ＣＰ、Ｕ）１４、
比較的高速のアクセスができるキャッシュＩＯおよびそ
の制御のためのキャッシュ記憶制御装置１３、ならびに
主記憶装置１６の間の関係が示されている。ＣＰＵ１４
はデータ制御経路１８によってキャッシュ記憶制御装置
１３と、およびデータ制御経路１９によって主記憶装置
１６とそれぞれ通信する。以上のような関係において、
ＣＰＵ１４はキャッシュＩＯに記憶されているデータあ
るいは主記憶装置１６に記憶されているデータのいずれ
をもアクセスおよび制御できる。キャッシュ１０と主記
憶装置１６との間のデータ転送のために、データ経路１
７が備えられている。従って、キャッシュ１０が主記憶
装置１６とＣＰＵ１４との間に介在していることは明ら
かである。

次に第２図について説明する。第２図はキャッシュＩＯ
がキャッシュベクトル空間１１およびキャッシュスカラ
ー空間１２を有することを示している。第２図の破ｇＡ
−Ａ　’より下の部分はキャッシュ１０をアドレス指定
するための通常の（すなわちスカラー）装置を表わして
いる。特にアドレスレジスタＳＳΔＲ２２は、キャッシ
ュ１０をアドレスするためのキャッシュアドレス１５に
入力を与える。所望のアドレスによって選択されたデー
タはキャッシュ出力バッファ２０に伝えられ、さらにキ
ャッシュ出力バッファ２０からキャッシュ出力アセンブ
リ２５に伝えられる。同時にキャッシュディレクトリ比
較器３０はキャッシュ出力アセンブリ２５にあるデータ
のどの部分がアドレスされたかを識別し、キャッシュ出
力アセンブリ２５は適切なデータの選択をして、結果の
データがＣＰＵ１４に、特にデータ経路５１を通じてバ
イトシフタ５２に伝達される（第３図参照）。かっこ内
の数字は、関連する経路を通る情報の幅（ビット数）を
示している。３第２図に示されるようにキャッシュアド
レスは９ビツトであり、キャッシュ１０から６４バイト
を選択する。キャッシュディ１ツクトリ比較器３０は６
４バイトの中の１つの８バイトグループを選択する６選
択された１つの８バイトグループは後にＣＰＵ１４で使
用するためにデータ経路５１を通してバイトシフタ５２
に伝達される。

本発明に従ってキャッシュ１０はベクトルレジスタを備
えるための都合のよい空間として使用されている。キャ
ッシュ１０はデータ読取りのために１マシンサイクル、
データ書込みのために１゜５マシンサイクルかかると仮
定する。データの書込みは、まずキャッシュの読取りを
行い、次に読取られたデータを変更するキャッシュ書込
みが続く。本発明に従って、基底アドレスレジスタを用
いて特定のベクトルレジスタを指定し、さらにオフセッ
トレジスタを用いてその中の連続する要素をアクセスで
きるように、複数の要素を含むベクトルレジスタがキャ
ッシュベクトル空間に写像される。第４図はキャッシュ
１０の記憶域地図であり、記憶域がキャッシュベクトル
空間１１とキャッシュスカラー空間１２とに分かれてい
ることを示している。複数個のベクトルレジスタはキャ
ッシュベクトル空間１１の中に位置付けられる。第４図
は各ベクトルオペランドに対するそのような３つのベク
トルレジスタをあられして５％る。以上のような技術に
よって３つ以上のベクトルレジスタをキャッシュベクト
ル空間１１の中に位置付けることもできる。ベクトルレ
ジスタはそれぞれＮ個のベクトル要素を保持することが
でき、それぞれの要素は独立にアドレスできる。基底ア
ドレスレジスタおよびオフセットレジスタの初めの内容
が連結してベタ１〜ルレジスタ１のアドレスが指定され
ると、要素１がアクセスされる。その後、オフセットレ
ジスタの内容が増分されると、ペクト・ルレシフタ１の
要素２がアクセスされる。次に示されるように、本発明
の実施例では、２つのベタ１〜ルの所望の要素がアクセ
スされた場合にのみオフセットレジスタを増分すること
によって２つのベクトルレジスタオペランドの連続した
要素を継続してアクセスするために、１つのオフセット
レジスタおよび２つの基底アドレスレジスタを使用。

している。第４図に示されるように、特定の値を持った
オフセットレジスタによって、２つのベクトルの対応す
る要素がアクセスできる。

第３の基底アドレスレジスタおよび第２のオフセットレ
ジスタの結合によって、ベクトル空間１１の中に位置付
けられている第３のベクトルレジスタをアクセスするこ
とができる。、２つのオフセットレジスタ（ＯＥＯおよ
びＲＥＯ）の増分をそれぞれ異なった時間に行えば、読
取りおよび書込みをインターリーブすることができる。

第４図は、ＲＥＯが所望の要素をアクセスし、一方でＯ
ＥＯが次の要素をアクセスするというＲＥＯとＯＥＯの
代表的な動作状態の一場面を示している。

さて第２図の３つの基底アドレスレジスタ（ＶＲｌ、Ｖ
Ｒ，，２、およびＶＲ３）５０．４９および４８は２つ
のベクトルオペランドおよび結果ベクトルを選択するた
めに与えられている。２つのオフセットレジスタ（ＯＥ
ＯｌＲＥＯ）４７および４６はベクトルオペランドおよ
び結果ベクトルの特定の要素を選択するために、更新回
路４４および４５をそれぞれ備えている。２つのオフセ
ツ１−レジスタを使用することによって、オペランドの
要素の取出しとその前に発生した結果の要素の書込みを
並行して行うことができる。基底アドレスレジスタ５０
ないし４８およびオフセットレジスタ４７．４６はベク
トル演算の開始時に初期設定−される。ベクトルモード
制御装置４１の状態の変更によってシステムはベクトル
演算モードになる。

キャッシュアドレス１５は次のように変更される。

スカラーマシンにおいては、キャッシュアドレス１５は
キャッシュ１０を単にアドレスするだけであるが、本発
明を使用して、キャッシュアドレス１５はキャッシュベ
クトル空間１１をアクセスするために第２の入力を備え
る。第２の入力は、ベタ１−ルモード制御装置４１の状
態によってベクトル演算が指示されている場合に、キャ
ッシュベクトルアドレス入力を連結する能力を有してい
る。

ベクトルオペラッドの一連の要素はキャッシュベクトル
空間１１から以下のようにアクセスされる。

ゲート４３に接続されたＶＲＩ　　５０の中の４゛つの
ビットはデコーダ４０に供給される３つのビットと残り
の１つのビットとに分れられる。この残りのビットは、
ゲート４２に接続されたオフセットレジスタ４６もしく
は４７から得られる８ビツトといっしょになって、キャ
ッシュアドレス１５を通してキャシュ１０をアドレスす
るための９ビツトのアドレスを形成する。ベクトル演算
の間、ベクトルモード制御装置４１は、キャッシュアド
レス１５およびキャッシュ１０の両方に信号を供給する
独特の状態となっている。そしてベタ１〜ルモード制御
装置４１はキャッシュベクトル空間１１のアドレス指定
を指示する。デコーダ４ｏによって、ゲート３１のとこ
ろで８本の選択ラインのうちの１本゛が選択され、その
結果、キャッシュ１０により出力された８つの８バイト
グループのうちの１つを選択することができる。

ベクトルの次の要素は適切なオフセットレジスタを単に
増分するだけでアクセスできる。オフセットレジスタを
順次増分して、同じベクトルの要素が順次アクセスされ
る。

第２のベクトルはゲート４３に接続されたＶＲ２４９お
よび例えば前述と同じオフセットレジスタの内容を利用
してアクセスできる。もちろん、このような環境のもと
では、第２のベクトルオペランドの関連する要素をアク
セスした後にのみ、オフセットレジスタが増分されるこ
とはいうまでもない。

アドレス指定は、ゲート４３に接続されたレジスタＶＲ
３４８および別のオフセットレジスタ（ＲＥＯ）４６を
使用して、第３のベクトル（結果ベタ１−ル）に対して
も行われる。別のオフセットレジスタが使用されるので
、読取および書込みを並行して行うためにこれらのオフ
セットレジスタは異なった時間に増分される。これは後
に詳しく説明する。

次に第３図について説明する。これにはキャッシュ１０
に接続されたデータ経路、および演算論理機構ＡＬＵ　
（ただしこれは図示されていない）に接続されたデータ
経路が図示されている。第３図の装置は一般にＣＰＵ１
４の一部とみなさ゛れる。

第３図に示されるように、キャッシュ１０からくるデー
タ経路は、バイトシフタ５２に１つの入力を与える経路
５１である。バイトシフタ５２の１つの出力は経路５７
を通じてＤレジスタ５６に。

および経路８５を通じてＡレジスタ５５に入力される。

Ｄレジスタ５６には１つの出力があり、その出力は経路
５９を通じてＡレジスタ５５の他の１つの入力、Ｂレジ
スタ５４の１つの入力、および局所記憶装置５３の１つ
の入力に印加される。

後入れ先出しスタック形式を持った局所記憶装置５３が
与えられているので、多くのデータ語あるいはベクトル
要素が記憶できる。局所記憶装置５３の出力は経路５８
を通じてＢレジスタ５４の他の入力に印加される。Ａレ
ジスタ５５の出力およびＢレジスタ５４の出力は２つい
っしょにＡ　Ｌ　Ｕおよびゲート６０へ入力される。ゲ
ー１−６０はビットシフタ６１に接続されており、ピク
トシフタ６１の出力は経路６２を通じてバイトシフタ５
２′の他の入力に、および経路８２を通じてシフタバツ
ブア８１に印加される。バイトシフタ５２の第２の出力
は経路６３を通じてゲート８３に伝達される。シフタバ
ッファ８１の出力もまた経路８４を通じてゲート８３に
伝達される。ゲート８３の出力はキャッシュ１０の入力
に印加される。

前述のように、本発明の目的は、わずかのハードウェア
を付加するだけでベクトル処理の高速化を図ることであ
る。本発明に要するハードウェアは、スカラー処理に必
要なハードウェアと共に、第２図および第３図に示され
ている。第２図においては、本発明に要するハードウェ
アは破線Ａ−Ａ′よりも上の部分である。第３図におい
ては、データ経路８２．８４、および８５ならびに、バ
ッファ８１およびゲート８３である。通常ＣＰＵ１４は
さらに他のレジスタを含んでいる（ベクトル処理に必要
でないレジスタは図示していない）。

次に３つの明示マイクロプログラム命令および第４の暗
黙マイクロプログラム命令に関係する第２図および第３
図の装置の動作について説明する。

一連のベクトル演算の始めに、マイクロプログラム制御
装置（ただし図示されていない）は２つの機能を実行す
る。−第１の機能はベクトルモード制御装置４１（第２
図）の状態を変更して、次の演算がキャッシュ１０のベ
クトル空間１１を使用するということをキャッシュアド
レス１５に指示することである。第２の機能は、オフセ
ットレジスタ４６および４７ならびに基底アドレスレジ
スタ４８ないし５０にロードすることである。通常、第
１の基底アドレスレジスタ５０および第２の基底アドレ
スレジスタ４９に異なった数がロードされ、それにより
キャッシュベクトル空間】１の中の２つの異なったベク
トルレジスタをアクセスすることができる。第３の基底
アドレスレジスタ４８にロードされた内容は、実行され
るべき特定の演算に応じて、他の２つの基底アドレスレ
ジスタの内容と同じ場合もあるし、また違う場合もある
。

後に説明するように、読取りおよび書込みがインターリ
ーブされるので、結果ベクトルレジスタを、オペランド
を有する２つのベクトルレジスタのうちの１つと同じに
することができる。特定のベクトル要素の結果の書込み
は読取りアクセスの次におこるので、オペランドを有す
る２つのベクトルレジスタのうちの１つを結果の書込み
に利用できる。

ベクトル演算の始めに、オフセットレジスタ４６および
４７には通常、同じ数がロードされる。

しかしながら以下のように、これらは異なった時間に増
分される。

第５図に、２つの明示マイクロプログラム命令であるベ
クトルオペランド読取りならびにベクトルオペランド読
取りおよび記憶のタイミングを示す。

ここでこれらの明示マイクロプロゲラ１１命令を説明す
る前に、まず暗黙マイクロプログラム命令の機能を説明
する。

Ｔｏ時点でオフセットレジスタ４６および４７、ならび
に基底アドレスレジスタ５ｏないし４８はロードが完了
し、またベクトル演算をするためにベクトルモード制御
装置４１の状態の変更が終了しさらにキャッシュ１ｏの
アクセスを必要としない他のいくつかの動作がおこると
仮定する。このときキャッシュ１０が使用されていなけ
れば、第５図の第１のサイクル（第１のｓｏがら次のｓ
。

までの期間）においてキャッシュアドレス■５によりキ
ャッシュ１０がアドレスされる。この場合、キャッシュ
アドレス１５は基底アドレスレジスタ５０およびオフセ
ットレジスタ４７の内容によって決まるベクトルレジス
タをアドレスする。キャッシュアドレス１５のロードは
ゲート４２および４３の動作がおこり同時にベクトルモ
ード制御装置４１゛によってベクトルモードが指定され
た場合に可能となる。オペランド１として識別されたオ
ペランドは第１の小期間ｓ２の終了時にキャッシュ１０
から経路５１に出力される。従って第５図の次の小期（
？［Ｓｏ（代表例サイクルの中の）のはじめに、オペラ
ンド１はバイトシフタ５２の出力すなわち経路５７で使
用可能になる。通常、オペランド１はベクトル演算に関
しては第１のベクトルの第１の要素である。

ここで明示マイクロプログラム命令であるベクトルオペ
ランド読取りによって遂行される機能について説明する
。第５図にはこの機能に関するタイミングも示しである
。（ただし＊印のついている動作はベクトルオペランド
読取りマイクロ命令ではおこらない。すなわちＶＲ３お
よびＲＥＯの内容が使用される第５図の一番上の破線で
囲んだ部分のタイミング、ならびに第５図の下から４本
までの線によって示されるタイミングはベクトルオペラ
ンド読取のマイクロ命令には適用されない。） 従って代表例サイクル（ＳＯないし５ｏｌ）のはじめに
、キャッシュＴｏは基底アトレイレジスタＶＲ２の内容
およびオフセットレジスタＯＥＯの内容を使用して、再
びアドレスされる。通常、この場合は第２のベクトルの
第１の要素がアドレスされる。第１のべりトルの第１の
要素（オペランド１）は代表例サイクルの始まる前にす
でにアドレスされている。この第２のベクトルの第１の
要素のアドレス指定が終わるとすぐに、オフセットレジ
スタＯＥＯは増分され再書込みされる。

キャッシュ１０が代・特例゛サイクルでアドレスされて
いる間に、オペランド１は経路５７から経路８５を通し
てＡレジスタ５５にロードされる。

代表例サイクルの８２が始まる頃、オペランド２のアド
レスされた要素はキャッシュ１０から経路５１に出力さ
れる。第５図に示すように、この出力はバイトシフタ５
２から経路５７に直接出力され、代表例サイクルが終り
次のＳｏになる時にＤレジスタ５６にロードされる。

暗黙機能によって要求される動作のために、オペランド
１の要素が必要な場合は、先行のマイクロ命令はキャッ
シュＩＯの記憶参照命令であってはならず、またバイト
シフタ５２の出力を要求する他のどんな命令であっても
ならない。

代表例サイクルの終わりで、ＣＰＵ１４はＡレジスタ５
５にあるオペラントドの要素およびＤレジスタ５６にあ
るオペランド２の要素を得る。さらにＯＥＯの増分によ
り第１および第２のベクトルレジスタの次の要素のアド
レス指定が可能となる。

以下の記述はベクトルオペ・ランド読取りおよび記憶マ
イクロ命令の明示機能に関する。単なるベクトルオペラ
ンド読取りの場合と同じく、代表例サイクルの前のサイ
クルジこおいて、第１のベクトルレジスタの要素が読取
られ、その結果代表例サイクルの８１のあたりでＡレジ
スタ５５はオペランドｌの第１の要素を得る。そして、
次に第２のベクトルレジスタの要素のアドレス指定およ
び読取りが行われて、代表例サイクルの終わりでオペラ
ンド２のアドレスされた要素がＤレジスタ５６に置かれ
る。さらに代表例サイクルの一番最後でオフセットレジ
スタＯＥＯが増分される。代表例サイクルの次のサイク
ルにおいて、第１のベクトルの次の要素がアドレスされ
、キャッシュ１０から経！’３５１およびバイトシフタ
５２を通って経路５７に転送される。

同じ頃（特に代表例サイクルの次のサイクルの８３が始
まる頃、）第３の基底アドレスレジスタ４８が使用され
る。これについては後に説明する。

代表例サイクルの次のサイクルにおいて、オペランド２
の第１の要素はＤレジスタ５６からＢレジスタ５４に転
送される。その結果、ＡＬＵへ転送されるべき２つの要
素がＡレジスタ５５およびＢレジスタ５４に置かれるこ
とになる。これらの要素はＡＬＵに転送され、第５図に
示すように演算結果はＤレジスタ５６にセットされる。

そしてその結果はすぐにＤレジスタ５６からＢレジスタ
５４または局所記憶装置５３に転送される。

結果の書込みの説明を簡単にするために、代表例サイク
ルの８１の始めに結果がＢレジスタ５４に到達している
と仮定する。これはもちろん代表例サイクルにおいて実
行されている演算ではなく、前のサイクルで実行された
演算の結果である。従って一連の決ったステップを繰返
し実行することを必要とする通常のベタ１−ル演算にお
いて、この説明は一般性を失わない。

Ｂレジスタ５４にある結果はゲート６０を通ってビット
シフタ６１に転送され、次いで経路８２を通ってシフタ
バッファ８１に記憶される。サイクルの初め頃にＢレジ
スタ５４にあった結果は同じサイクルの８３の頃にシフ
タバッファ８１に到達する。シフタバッファ８１の使用
目的は第５図から明らかであろう。結果を保持していた
Ｂレジスタ５４は次にオペランド２の要素を記憶するた
めにクリアされなければならない。しかしながらこの時
バイトシフタ５２はオペランド１の要素の転送を実行し
ているので、結果の転送には使用できない。さらにキャ
ッシュ１０自身もオペランド１の要素の読取りを行なっ
ている。従ってシフタバッファ８１は結果がキャッシュ
】０に書込むことができるようになるまで、結果を一時
的に記憶する。ベクトル１の要素の読取りは第５図の代
表例サイクルの次のサイクルのおよそ８３時点で終了す
る。従ってそのときに、シフタバッファ８１の結果はゲ
ート８３を通してキャッシュ１０に転送される。実際の
キャッユ書込みはこのサイクルの終わり頃（Ｓ　！ｌ、
）に実行される。レジスタ４６および４８からキャッシ
ュアドレス１５へのアドレス指定情報の転送に続いて、
更新回路４５によってＲＥ○レジスタ４６の内容が増分
される。

従って、ベクトルオペランド読取りおよび記憶マイクロ
命令は次のような機能を遂行する。

（イ）前のサイクルにおいて、アクセスされたベクトル
オペランド１の要素をＡレジスタ５５にロードする。

（ロ）　キャッシュＩＯからアクセスされたベクトルオ
ペランド２のアクセスされた要素を局所記憶場所（たと
えばＤレジスタ５６）にロードする。

（ハ）前の演算の結果を局所記憶場所（たとえばＢレジ
スタ５４）からシフタバッファ８１にロードする。

（ニ）　シフタバッファ８１の内容をキャッシュ結果ベ
クトルレジスタの適切な要素に書込み、そして、ＯＥＯ
およびＲＥＯの両方を増分する。すなわち、ＯＥ、０は
、基底アドレスレジスタＶＲ２と共に使用された後に増
分され、ＲＥＯは基底アドレスレジスタＶＲ３と共に使
用された後に増分される。

マイクロ命令の代表例特別なステップを説明してきたが
他の異なったマイクロ命令に才？いてもわずかに異なる
結果を伴なうだけで同様に有利に本発明を利用できる。

例えばあとの演算で中間結果を使用する場合は、そうし
た中間結果を一旦キャッシュ１０に書込んだ後に再読取
りを行うことにすると効率が悪くなる。この場合ＡＬＵ
からの中間結果はＤレジスタ５６を通して局所記憶装置
５３に転送される。必要なときに中間結果を局所記憶装
置５３から経路５８へ取出し、Ｂレジスタ５４にロード
することができる。この中間結果は他の中間結果または
キャツ、シュ１０からのデータと共に使用され、それに
よりさらに他の中間結果または最終結果が発生される。

最終結果の場合はキャッシュ１０に書込んでもよい。

第６図は第３の明示マイクロ命令であるベクトルレジス
タロード命令の実行中の動作を示すタイミングを表わす
図である。この命令においては、局所記憶装置５３もし
くはＤレジスタ５６またはＡレジスタ５５にそれぞれ置
かれているソースオペランドがキャッシュ１０の指定さ
れた場所に書込まれる。その場所はＶＲＩの内容および
ＯＥＯの内容の連結によって決定される。第６図に示さ
れている例ではキャッシュ１０に書込まれる要素はＢレ
ジスタ５４から得られている。Ｂレジスタ５４はＤレジ
スタ５６もしくは局所記憶装置５３から書込まれるので
Ｂレジスタ５４をソースとして使用するのは全く問題が
ない。第６図に示すようにサイクルの始めでキャッシュ
１０はＶＲ，ＩおよびＯＥＯの内容によってアドレスさ
れる。キャッシュ１０のアドレス指定が終わるとすぐに
Ｂレジスタ５４の内容はゲート６０、ビットシフタ６１
、経路６２、バイトシフタ５２、経路６３、およびゲー
ト８３を通ってキャッシュ１０に転送される。このサイ
クルの小期間Ｓ３において、データを書込むために書込
みストローブが発生される。

またほぼ同時にＯＥＯの内容は更新回路４４によって増
分される。マイクロプログラム機能の実行に要する様々
なステップは前に説明されているのでここでは説明しな
い。

第７図、第８図および第９図に、ベクトル２進加算、ベ
クトルレジスタの記憶、およびベクトルレジスタのロー
ドのマクロ機能が前述のマイクロ命令を使用していかに
実行され得るかをそれぞれ示す。

第７図はベクトル２進加算ループが示されている。図の
ように、ベクトル２進加算ループはベクトルオペランド
読取りマイクロ命令】００、演算命令１０１、ならびに
ベクトルオペランド読取りおよび記憶マイクロ命令１０
２を有する。このループは１つの入力点、正規の出口、
およびオーバーフロー状態のための誤り一出口を備えて
いる。ベクトルオペランド読取りマイクロ命令１００は
第５図に関連してすでに述べた。この命令の終わりで２
つのベクトル要素がＣＰＵ１４で使用できる。

第１のベクトル要素はマイクロ命令１００の前の暗黙機
能において得られ、第２のベクトル要素はマイクロ命令
１００の間に得られる。演算命令１０１は和を発生する
。分岐点１０３はオーバーフロー発生時の誤り出３０を
与える。演算命令１０１はキャッシュ１０のアクセスを
必要としないので演算実行の間、第１のベクトルオペラ
ンドの次の要素を読取るために暗黙読取りが遂行される
。オーバーフローのない時はベクトルオペランド読取り
および記憶マイクロ命令１０２が、第５図に関連してす
でに述べたとおりに実行される。この命令は、第２のベ
クトルの追加の要素の読取りおよび演算命令１０１によ
って計算された結果の記憶を行う。ベクトル加算２進ル
ープはループカウンタ分岐点を備えている。ループカウ
ンタには初めにベクトルの要素の数がセットされている
。ループカウンタが分岐する値に達していない場合は、
この処理ループは演算命令】０１に戻ってベクトルオペ
ランド読取りおよび記憶マイクロ命令１゜２で抽出され
たベクトルオペランドの要素に対し演算を実行する。こ
れらの命令１０１および１゜２のループはベクトルの全
要素の処理が終わるまで続き、その時点でループから出
る。

第７図の下方にそれぞれタイミングを示す。ベクトルオ
ペランド読取り命令］、　ＯＯはｌサイクル、演算命令
１０１は１．５サイクルの時間を要する。

ベクトルオペランド読取りおよび記憶１０２は、次の演
算命令１０１の間に記憶動作が実行されるので時間はｌ
サイクルである。

第８図はベタ１〜ルレジスタの記憶（ベクトルレジスタ
の内容をキャッシュベクトル空間１１から主記憶装置１
６に書込むこと）に関する。また第９図はベクトルレジ
スタのロード（主記憶装置１６からキャッシュベタ１ヘ
ル空間１１のベクトルレジスタへ書込むこと）に関する
。

第８図は、キャッシュＩＯの所与の領域に位置付けられ
ているベクトルレジスタの中の複数のベクトル要素を記
憶するためのベクトルレジスタ記憶ループマクロ命令を
示す。キャッシュベタ１−ル空間１１のベタ１〜ルレジ
スタの内容はキャッシュスカラー空間１２に転送され、
そこから通常の命令によって主記憶装置１６に書込まれ
る。第８図に示すようにこのループは２つのマイクロ命
令。

すなわちベクトルオペランド読取り１００および記憶装
置書込み１０４を有する。またこのループは１つの入力
点および１つの出口点を有する。通常、このループは、
ベクトルの要素の数をループカウンタにセットしてから
始まる。第８図の下の方にそれぞれのタイミングを示す
。命令１００はキャッシュベクトル空間１１からベクト
ルレジスタの内容を読取り、命令１０４はその読取られ
たデータをキャッシュスカラー空間１２に書込む。

命令１００についてはすでに述べた。命令１０４は、キ
ャッシュ１０のスカラー空間１２への書込みを行う通常
のスカラー操作命令である。

第９図はベクトルレジスタロードループマクロ命令を表
わす。このループは１つの入力点および１つの出口点を
有する。ループが繰返されるたびに、ベクトルオペラン
ドの要素は記憶装置読取り命令１０５によってキャッシ
ュスカラー空間１２から読取られ、局所記憶場所たとえ
ばＤレジスタ５６に書込まれる。ベクトルレジスタロー
ド命令】０６はキャッシュベクトル空間１１におけるベ
クトルレジスタのロードに使用される。命令１０６は第
６図と関連してすでに述べた。第９図の下の方にそれぞ
れのタイミングを示す。

【図面の簡単な説明】

第１図はＣＰＵ、キャッシュ、および主記憶装置の関係
を示すブロック図、第２図はキャッシュのアドレス指定
を行う装置のブロック図、第３図は本発明に関係するＣ
ＰＵの一部を示すブロック図、第４図はキャッシュベク
トル空間の中のベクトルレジスタを示す図、第５図およ
び第６図は実施例で使用されるマイクロ命令のタイミン
グを示す図、第７図、第８図および第９図はマイクロ命
令の使用例を示す流れ図である。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人　弁理士　　頓　　宮　　孝　　−（外１名）

Claims (1)

【特許請求の範囲】
1. 主記憶装置と中央処理装置との間に介在するキャッシュ
   がキャッシュスカラー空間およびキャッシュベクトル空
   間を有し、ベクトルモード制御装置と、前記キャッシュ
   ベクトル空間および前記キャッシュスカラー空間をアク
   セスするための前記中央処理装置および前記ベクトルモ
   ード制御装置に応答するキャッシュアドレス機構とを備
   えることよってベクトル処理を行うベクトル処理装置６