JPH0345420B2 - - Google Patents
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- JPH0345420B2 JPH0345420B2 JP22379482A JP22379482A JPH0345420B2 JP H0345420 B2 JPH0345420 B2 JP H0345420B2 JP 22379482 A JP22379482 A JP 22379482A JP 22379482 A JP22379482 A JP 22379482A JP H0345420 B2 JPH0345420 B2 JP H0345420B2
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- arithmetic unit
- data
- scalar
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- 230000004913 activation Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はベクトル処理装置に係り、特にベクト
ル処理に於いて、効率的にスカラー・レジスタを
読出すことのできるベクトル処理装置に関する。
ル処理に於いて、効率的にスカラー・レジスタを
読出すことのできるベクトル処理装置に関する。
科学技術計算に頻繁に現れる大型行列計算など
を高速に処理するため、複数のベクトル・レジス
タ及びスカラー・レジスタ、複数の演算器及びメ
モリ・リクエスタを持つベクトル処理装置が提案
されている。その概略構成図を、第１図に示す。
を高速に処理するため、複数のベクトル・レジス
タ及びスカラー・レジスタ、複数の演算器及びメ
モリ・リクエスタを持つベクトル処理装置が提案
されている。その概略構成図を、第１図に示す。
このようなベクトル処理装置においては、ベク
トル・レジスタ（以下VRと称する。）１及びス
カラー・レジスタ（以下SRと称する。）２は、主
記憶装置６と演算器５との間に位置し、主記憶装
置６よりのフエツチ・データや演算の中間結果を
格納し、又読出して演算器５へオペランドとして
供給する機能を持つ。
トル・レジスタ（以下VRと称する。）１及びス
カラー・レジスタ（以下SRと称する。）２は、主
記憶装置６と演算器５との間に位置し、主記憶装
置６よりのフエツチ・データや演算の中間結果を
格納し、又読出して演算器５へオペランドとして
供給する機能を持つ。
次のベクトル処理の例で、VRとSR、特にSR
の用途を挙げる。
の用途を挙げる。
例 １
Ｙ(I)＝Ａ(I)＊Ｃ
（Ｉ＝１、２、…、Ｌ）
例 ２
Ｚ(I)＝２＋Ｃ
（Ｉ＝１、２、…、Ｌ）
例１では、ベクトル・データＡ(1)、…、Ａ(L)は
VRに格納しておき、スカラー・データＣはSRに
格納しておき、各々読出して乗算器へ供給して演
算を行い、演算結果のベクトル・データＹ(1)、
…、Ｙ(L)はVRへ格納する。例２では、スカラ
ー・データＢとＣをSRより読出してＬ回加算を
行い、その結果のベクトル・データＺ(1)、…、Ｚ
(L)をVRへ格納する。上例は各々１個のベクトル
命令（乗算、加算）として実行される。
VRに格納しておき、スカラー・データＣはSRに
格納しておき、各々読出して乗算器へ供給して演
算を行い、演算結果のベクトル・データＹ(1)、
…、Ｙ(L)はVRへ格納する。例２では、スカラ
ー・データＢとＣをSRより読出してＬ回加算を
行い、その結果のベクトル・データＺ(1)、…、Ｚ
(L)をVRへ格納する。上例は各々１個のベクトル
命令（乗算、加算）として実行される。
第１図に示すように、VRとSRの入力部と出力
部には、任意の主記憶装置６のポート及び演算器
５と、任意のVR及びSRとの間でデータが自由に
転送できるように、分配回路（DIST）３及び選
択回路（SEL）４から成る一種のマトリクス回路
が存在する。
部には、任意の主記憶装置６のポート及び演算器
５と、任意のVR及びSRとの間でデータが自由に
転送できるように、分配回路（DIST）３及び選
択回路（SEL）４から成る一種のマトリクス回路
が存在する。
第２図に、SEL４の従来の構成例を示す。即
ち、全てのVR、SRを各演算器５へのオペランド
供給パス及び主記憶装置６へのストア・パスに選
択する選択器群により構成される。従つてこの部
分の回路は、選択されるべきVR及びSRの本数
と、主記憶装置６へのストア・パス数及び演算器
５へのオペランド供給パス数の積に応じてゲート
規模が増加し、しかもVR、SR部の大部分のゲー
ト数を占めてしまうという問題点がある。
ち、全てのVR、SRを各演算器５へのオペランド
供給パス及び主記憶装置６へのストア・パスに選
択する選択器群により構成される。従つてこの部
分の回路は、選択されるべきVR及びSRの本数
と、主記憶装置６へのストア・パス数及び演算器
５へのオペランド供給パス数の積に応じてゲート
規模が増加し、しかもVR、SR部の大部分のゲー
ト数を占めてしまうという問題点がある。
そこでVRとSRの読出し部（SEL）に於いて、
スカラ・データの特殊性を考慮して、ゲート規模
を増加させず、効率的にSRを読出し、またそれ
にストアする必要が生じる。
スカラ・データの特殊性を考慮して、ゲート規模
を増加させず、効率的にSRを読出し、またそれ
にストアする必要が生じる。
本発明の目的は上記の如き従来の問題点を除去
するものであり、ベクトル処理に於いて、スカラ
レジスタを効率的に読出すことができる効果を有
するベクトル処理装置を提供することにある。
するものであり、ベクトル処理に於いて、スカラ
レジスタを効率的に読出すことができる効果を有
するベクトル処理装置を提供することにある。
このために本発明においては、SR読出し専用
の選択回路を２組設け、ベクトル命令起動時に、
その指令に従い予めスカラー・データを選択して
後段の最終選択回路へ送り、ここで最終的に必要
なオペランドを選択する。しかも、スカラ・デー
タは、この後段のレジスタに於いてそのベクトル
命令実行中保持することで供給し続けるようにす
る。このような構成により、ゲート数を大巾に削
減することができる。
の選択回路を２組設け、ベクトル命令起動時に、
その指令に従い予めスカラー・データを選択して
後段の最終選択回路へ送り、ここで最終的に必要
なオペランドを選択する。しかも、スカラ・デー
タは、この後段のレジスタに於いてそのベクトル
命令実行中保持することで供給し続けるようにす
る。このような構成により、ゲート数を大巾に削
減することができる。
以下、本発明の実施例につき図面を用いて詳細
に説明する。
に説明する。
(イ) 実施例の構成
第１図は本発明の一実施例であるベクトル処
理装置の概略構成図である。主記憶装置６より
フエツチされたデータは、分配回路３を介して
適当なVR１あるいはSR２へ格納される。演算
に際しては、適当なVR１及びSR２が読出さ
れ、選択回路４を介して、適当な演算器５へ順
次供給される。演算器５より出力された演算結
果は、再び分配回路３を介して適当なVR１あ
るいはSR２に格納される。このようにして、
演算を繰り返した後、必要な演算結果はそれが
格納されているVR１あるいはSR２より選択回
路４を介して順次主記憶装置６へ供給されてス
トアされる。
理装置の概略構成図である。主記憶装置６より
フエツチされたデータは、分配回路３を介して
適当なVR１あるいはSR２へ格納される。演算
に際しては、適当なVR１及びSR２が読出さ
れ、選択回路４を介して、適当な演算器５へ順
次供給される。演算器５より出力された演算結
果は、再び分配回路３を介して適当なVR１あ
るいはSR２に格納される。このようにして、
演算を繰り返した後、必要な演算結果はそれが
格納されているVR１あるいはSR２より選択回
路４を介して順次主記憶装置６へ供給されてス
トアされる。
第３図は本発明の一実施例であるベクトル処
理装置のVR・SR読出し部の構成図である。第
３図では、VR及びSRが各４本、演算器が２個
備えている場合の例を示してある。４本のSR
２の読出しデータ線２１は、まず２組のSR専
用選択回路４０ａ，４０ｂに入力されて、４本
のうちいずれか２組が選択される。一方、４本
のVRの読出しデータ線１１は、各演算器５の
２つのオペランド入力（ａ、ｂ）に対応した４
組の最終選択回路４１ａ，４１ｂ，４２ａ，４
２ｂに入力されており、また上記SR専用選択
回路４０ａの出力は、最終選択回路４１ａ，４
１ｂに、また同じく４０ｂの出力は４１ｂ，４
２ｂに入力されている。この最終選択回路の出
力は、各演算器５の入力レジスタ５１ａ，５１
ｂ，５２ａ，５２ｂへ接続されて演算に供され
る。尚、主記憶装置へのストア用選択回路部分
は、第３図より省略してあるが全く同様に構成
することができる。
理装置のVR・SR読出し部の構成図である。第
３図では、VR及びSRが各４本、演算器が２個
備えている場合の例を示してある。４本のSR
２の読出しデータ線２１は、まず２組のSR専
用選択回路４０ａ，４０ｂに入力されて、４本
のうちいずれか２組が選択される。一方、４本
のVRの読出しデータ線１１は、各演算器５の
２つのオペランド入力（ａ、ｂ）に対応した４
組の最終選択回路４１ａ，４１ｂ，４２ａ，４
２ｂに入力されており、また上記SR専用選択
回路４０ａの出力は、最終選択回路４１ａ，４
１ｂに、また同じく４０ｂの出力は４１ｂ，４
２ｂに入力されている。この最終選択回路の出
力は、各演算器５の入力レジスタ５１ａ，５１
ｂ，５２ａ，５２ｂへ接続されて演算に供され
る。尚、主記憶装置へのストア用選択回路部分
は、第３図より省略してあるが全く同様に構成
することができる。
第４図は本発明の一実施例であるベクトル処
理装置のVR・SR読出し制御部の構成図であ
る。解読されて実行すべきベクトル命令の情報
は、命令レジスタ７に与えられる。そのうち演
算器番号Ｅ７１は２ビツトで、‘1'は演算器１
を、‘2'は演算器２を指定し、それ以外は該当
しないものとする。また演算器の２つオペラン
ドとなるべきVR・SRの番号Ａ７２、Ｂ７３は
各３ビツトで与えられ、そのうち先頭１ビツト
が‘0'ならVRを、‘1'ならばSRを指定する。
この情報Ａは、SR専用選択回路４０ａの選択
条件レジスタ８０ａおよび演算器１のａ側入力
に対応する最終選択回路４１ａの選択条件レジ
スタ８１ａと同じく、選択条件レジスタ８２ａ
に入力されている。ここで、選択条件レジスタ
８０ａは、ベクトル命令起動に際して、Ａ７２
の内容がセツトされるが、選択条件レジスタ８
１ａ，８２ａは、命令起動時演算器番号Ｅ７１
のデコード結果７５に従い、対応する演算器の
選択条件レジスタのみがセツトされる。
理装置のVR・SR読出し制御部の構成図であ
る。解読されて実行すべきベクトル命令の情報
は、命令レジスタ７に与えられる。そのうち演
算器番号Ｅ７１は２ビツトで、‘1'は演算器１
を、‘2'は演算器２を指定し、それ以外は該当
しないものとする。また演算器の２つオペラン
ドとなるべきVR・SRの番号Ａ７２、Ｂ７３は
各３ビツトで与えられ、そのうち先頭１ビツト
が‘0'ならVRを、‘1'ならばSRを指定する。
この情報Ａは、SR専用選択回路４０ａの選択
条件レジスタ８０ａおよび演算器１のａ側入力
に対応する最終選択回路４１ａの選択条件レジ
スタ８１ａと同じく、選択条件レジスタ８２ａ
に入力されている。ここで、選択条件レジスタ
８０ａは、ベクトル命令起動に際して、Ａ７２
の内容がセツトされるが、選択条件レジスタ８
１ａ，８２ａは、命令起動時演算器番号Ｅ７１
のデコード結果７５に従い、対応する演算器の
選択条件レジスタのみがセツトされる。
演算器のｂ側入力に対応する、VR・SR番号
Ｂ７３、及び選択条件レジスタ８０ｂ，８１
ｂ，８２ｂの動作もａ側に全く同様である。
Ｂ７３、及び選択条件レジスタ８０ｂ，８１
ｂ，８２ｂの動作もａ側に全く同様である。
演算器１のａ側の入力レジスタ５１ａには、
選択条件レジスタ８１ａの先頭１ビツトの情報
に従い、演算終了までの間、スカラー・データ
保持信号９１ａが出力される。９１ｂ，９２
ａ，９２ｂについても同様である。これによ
り、SR専用選択回路４０ａを介し、最終選択
回路４１ａを介し、入力レジスタ５１ａにセツ
トされたスカラー・データは演算終了までの間
保持されたままで、演算に供される。
選択条件レジスタ８１ａの先頭１ビツトの情報
に従い、演算終了までの間、スカラー・データ
保持信号９１ａが出力される。９１ｂ，９２
ａ，９２ｂについても同様である。これによ
り、SR専用選択回路４０ａを介し、最終選択
回路４１ａを介し、入力レジスタ５１ａにセツ
トされたスカラー・データは演算終了までの間
保持されたままで、演算に供される。
(ロ) 実施例の動作
前述の例１と例２のような乗算と加算のベク
トル命令が続けて起動された時のVR及びSRの
読出し動作について考える。
トル命令が続けて起動された時のVR及びSRの
読出し動作について考える。
まず乗算が起動されて、命令レジスタ７に起
動情報がセツトされる。演算器番号Ｅは‘1'、
オペランド番号Ａは‘0'（即ちVR0番）、オペラ
ンド番号Ｂは‘4'（即ちSR0番）であるとする。
選択条件レジスタ８１ａには‘0'が入り、セツ
トされるので、以後選択回路４１ａはVR0番
の読出しデータを順次入力レジスタ５１ａに流
し続ける。一方、選択条件レジスタ８０ｂには
‘40'が入り、SR0番の読出しデータを選択し
出力する。選択条件レジスタ４１ｂには‘4'が
セツトされ、上記８０ｂの出力を選択するの
で、SR0番の読出しデータが入力レジスタ５１
ｂにセツトされる。これ以後８１ｂの先頭ビツ
トの‘1'値のため出力される保持信号９１ｂに
より入力レジスタ５１ｂのスカラ・データは保
持されるので、演算終了まで同じデータが流れ
続ける。これにより、演算器１は、VR0番の
データを順次、入力レジスタ５１ａより供さ
れ、SR0番のデータを持続的に入力レジスタ５
１ｂより供され、Ｌ回の演算を行う。
動情報がセツトされる。演算器番号Ｅは‘1'、
オペランド番号Ａは‘0'（即ちVR0番）、オペラ
ンド番号Ｂは‘4'（即ちSR0番）であるとする。
選択条件レジスタ８１ａには‘0'が入り、セツ
トされるので、以後選択回路４１ａはVR0番
の読出しデータを順次入力レジスタ５１ａに流
し続ける。一方、選択条件レジスタ８０ｂには
‘40'が入り、SR0番の読出しデータを選択し
出力する。選択条件レジスタ４１ｂには‘4'が
セツトされ、上記８０ｂの出力を選択するの
で、SR0番の読出しデータが入力レジスタ５１
ｂにセツトされる。これ以後８１ｂの先頭ビツ
トの‘1'値のため出力される保持信号９１ｂに
より入力レジスタ５１ｂのスカラ・データは保
持されるので、演算終了まで同じデータが流れ
続ける。これにより、演算器１は、VR0番の
データを順次、入力レジスタ５１ａより供さ
れ、SR0番のデータを持続的に入力レジスタ５
１ｂより供され、Ｌ回の演算を行う。
乗算起動の次のサイクルで、例２のような加
算ベクトル命令が起動されたとする。演算器番
号Ｅは‘2'、オペランド番号Ａは‘5'（即ち
SR1番）、オペランド番号Ｂは‘7'（即ち、SR3
番）であるとする。選択回路４０ａは、SR1番
の読出しデータを、選択回路４０ｂは、SR3番
の読出しデータを選択して出力する。又、選択
回路４２ａは４０ａの出力を、４２ｂは４０ｂ
の出力を選択し、これが入力レジスタ５２ａ，
５２ｂで各々保持されて、演算に供され、Ｌ回
の加算が行われる。
算ベクトル命令が起動されたとする。演算器番
号Ｅは‘2'、オペランド番号Ａは‘5'（即ち
SR1番）、オペランド番号Ｂは‘7'（即ち、SR3
番）であるとする。選択回路４０ａは、SR1番
の読出しデータを、選択回路４０ｂは、SR3番
の読出しデータを選択して出力する。又、選択
回路４２ａは４０ａの出力を、４２ｂは４０ｂ
の出力を選択し、これが入力レジスタ５２ａ，
５２ｂで各々保持されて、演算に供され、Ｌ回
の加算が行われる。
命令起動は１サイクル毎行われるが、上記各
Ｌ回の乗算実行と、加算実行はほとんど並行し
て行われる。
Ｌ回の乗算実行と、加算実行はほとんど並行し
て行われる。
上記実施例の説明に於いては、主記憶装置へ
のストア動作については省略してあるが、演算
器に対する場合と全く同様に実現することがで
きる。
のストア動作については省略してあるが、演算
器に対する場合と全く同様に実現することがで
きる。
以上述べた如き構成であるから、本発明によれ
ばベクトル処理装置のスカラ・レジスタの読出し
から、演算器へのオペランド送出及び主記憶装置
へのストア・データ送出の回路において、パス数
を減少させ、選択回路のゲート規模を削減して、
効率的にスカラー・レジスタを読出すことができ
る効果がある。
ばベクトル処理装置のスカラ・レジスタの読出し
から、演算器へのオペランド送出及び主記憶装置
へのストア・データ送出の回路において、パス数
を減少させ、選択回路のゲート規模を削減して、
効率的にスカラー・レジスタを読出すことができ
る効果がある。
第１図は、本発明の一実施例であるベクトル処
理装置の概略構成図、第２図は、従来の選択回路
の構成例を示す図、第３図及び第４図は本発明の
一実施例の構成図である。 １……ベクトル・レジスタ（VR）、２……ス
カラ・レジスタ（SR）、３……分配回路、４……
選択回路、５……演算器、６……主記憶装置、４
０ａ，４０ｂ……SR専用選択回路、４１ａ，４
１ｂ，４２ａ，４２ｂ……最終選択回路、８０
ａ，８０ｂ，８１ａ，８１ｂ，８２ａ，８２ｂ…
…選択条件レジスタ、７４……演算器番号デコー
ダ、７……命令レジスタ。
理装置の概略構成図、第２図は、従来の選択回路
の構成例を示す図、第３図及び第４図は本発明の
一実施例の構成図である。 １……ベクトル・レジスタ（VR）、２……ス
カラ・レジスタ（SR）、３……分配回路、４……
選択回路、５……演算器、６……主記憶装置、４
０ａ，４０ｂ……SR専用選択回路、４１ａ，４
１ｂ，４２ａ，４２ｂ……最終選択回路、８０
ａ，８０ｂ，８１ａ，８１ｂ，８２ａ，８２ｂ…
…選択条件レジスタ、７４……演算器番号デコー
ダ、７……命令レジスタ。
Claims (1)
- １ 複数のベクトル・レジスタ及びスカラー・レ
ジスタ、複数の演算器、複数のメモリ・リクエス
タを備えてベクトル命令を実行するベクトル処理
装置において、ベクトル命令の起動情報に従い、
予めスカラー・レジスタの読出しデータのみを選
択する第１の選択手段と、該第１の選択出力及び
ベクトル・レジスタの読出しデータとを選択する
第２の選択手段と、順次スカラー・データを読出
してベクトル命令実行中保持するレジスタを設け
たことを特徴とするベクトル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22379482A JPS59114677A (ja) | 1982-12-22 | 1982-12-22 | ベクトル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22379482A JPS59114677A (ja) | 1982-12-22 | 1982-12-22 | ベクトル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59114677A JPS59114677A (ja) | 1984-07-02 |
| JPH0345420B2 true JPH0345420B2 (ja) | 1991-07-11 |
Family
ID=16803815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22379482A Granted JPS59114677A (ja) | 1982-12-22 | 1982-12-22 | ベクトル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59114677A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS622363A (ja) * | 1985-06-27 | 1987-01-08 | Nec Corp | 演算装置 |
| JPS622364A (ja) * | 1985-06-27 | 1987-01-08 | Nec Corp | 演算装置 |
| JPS6314275A (ja) * | 1986-07-04 | 1988-01-21 | Nec Corp | ベクトル演算プロセツサのスカラデ−タ演算方式 |
| US4980817A (en) * | 1987-08-31 | 1990-12-25 | Digital Equipment | Vector register system for executing plural read/write commands concurrently and independently routing data to plural read/write ports |
| JP2583614B2 (ja) * | 1989-09-21 | 1997-02-19 | 株式会社日立製作所 | ベクトル演算装置 |
| JPH04181374A (ja) * | 1990-11-15 | 1992-06-29 | Koufu Nippon Denki Kk | ベクトル処理装置 |
| JPH04181373A (ja) * | 1990-11-15 | 1992-06-29 | Koufu Nippon Denki Kk | ベクトル処理装置 |
| CN112286578A (zh) | 2019-07-25 | 2021-01-29 | 北京百度网讯科技有限公司 | 由计算设备执行的方法、装置、设备和计算机可读存储介质 |
-
1982
- 1982-12-22 JP JP22379482A patent/JPS59114677A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59114677A (ja) | 1984-07-02 |
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