JPH04181373A - ベクトル処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はベクトル処理装置に関し、特にベクトルデータ
の演算処理をなすベクトル演算装置に関するものである
。

従来技術 この種のベクトル処理装置の構成例を第４図に示してい
る。本例では、演算器数Ｌ−２．ベクトルレジスタ格納
エレメント数Ｍ−６４，ベクトルレジスタ数Ｎ−４の場
合についてのものである。

演算回路〕はベクトルレジスタ１１及び１２と、スカラ
レジスタ群９のスカラデータとベクトルレジスタ１１の
データとを択一的に導出するセレクタ１４と、このセレ
クタ１４の選択出力とベクトルレジスタ１２のデータと
に対して所定演算処理をなす演算器１３とを含んでいる
。

また、他の演算回路２はベクトルレジスタ２１及び２２
と、スカラレジスタ群９のスカラデータとベクトルレジ
スタ２１のデータとを択一的に導出するセレクタ２４と
、このセレクタ２４の選択出力とベクトルレジスタ２２
のデータとに対して前述の演算器］３と同一の演算処理
をなす演算器２３とを含んでいる。

制御回路１０は両線算回路１及び２に対してリードアド
レス１〕及び１２を夫々送出する機能を有しており、こ
の制御回路１０から２組の演算回路１及び２に対し、て
夫々にリードアドレスを送出してベクトルデータの演算
処理を実行するようになっている。

第６図は第４図に示した従来のベクトル処理装置の動作
タイミングチャートであり、ベクトルデータ数が１２８
個の場合である。

制御回路１０から送出されたリードアドレス１１により
ベクトルデータ６４個分のベクトル演算かベクトル演算
回路１によって実行され、続いて残りの６４個のベクト
ルデータに対して、同しリードアドレス１１を用いてベ
クトル演算回路１によりベクトル演算が実行されるよう
になっている。

尚、演算回路２についても、リードアドレスか１１から
１２に代れば、動作は上記と同しである。

この例では、１個のへクトルレジスタは格納エレメント
数かＭ−６４であり、演算すべきベクトルデータ数が１
２８個と大であるので、演算回路１を用いて同一演算処
理を２回繰返して実行する必要かあり、第６図の如くな
る。

すなわち、全演算時間は、１命令の実行時間ＰＵＴ（Ｆ
ｕｎｃｔｉｏｎ　Ｕｎｉｔ　Ｔｉｍｅ）と１．２８　Ｔ
とを加えたものとなり、処理時間か大となるという欠点
かある。

発明の目的 そこで、本発明はこの様な従来技術の欠点を解決すべく
なされたものであって、その目的とするところは、演算
回路の有効利用を図って短時間にベクトルデータの演算
処理をなすようにしだヘクトル処理装置を提供すること
にある。

発明の構成 本発明によるベクトル処理装置は、スカラレジスタ群と
、第１及び第２のベクトルレジスタと、前記第１のベク
トルレジスタの出力と前記スカラレジスタ群からのスカ
ラデータとを択一的に導出する第１の選択回路と、前記
第１の選択回路の選択出力と前記第２のベクトルレジス
タの出力とに対して演算処理をなす第１の演算器と、第
３及び第４のへクトルレジスタと、前記第３のベクトル
レジスタの出力と前記スカラレジスタ群からのスカラデ
ータとを択一的に導出する第２の選択回路と、前記第２
の選択回路の選択出力と前記第４のベクトルレジスタの
出力とに対して前記演算処理と同一の演算処理をなす第
２の演算器と、前記第１〜第４のベクトルレジスタに対
して同一のリードアドレスを供給するリードアドレス送
出手段とを含むことを特徴とする。

実施例 次に、本発明の実施例を図面を参照して詳細に説明する
。

第１図は本発明の実施例の構成を示す図であり、第４図
と同等部分は同一符号により示している。

本実施例では、従来の第４図の制御回路１０におけるリ
ードアドレス発生機能を抽出して、演算回路１及び２に
対応したリードアドレス送出回路３及び４として別に示
しており、制御回路５はセレクタ６の選択制御を行う機
能を有するものとして示されている。

セレクタ６はリードアドレス送出回路４と演算器２との
間に設けられており、リードアドレス送出回路３及び４
から夫々送出されるリートアドレス３１及び４１を、制
御回路５からの選択指令５１に応して択一的に導出し、
演算回路２へのレジスタリードアドレスとするものであ
る。

尚、リードアドレス送出回路３のリードアドレス３１は
対応する演算回路コのレジスタリードアドレスとして用
いられている。

従来例と同様に、Ｌ−２，Ｍ−６４，Ｎ−４の場合であ
って、ベクトルデータ数カ月２８個の場合ついて述べる
。

１個のベクトルレジスタの許容エレメント数か最大６４
個であるので、１２８個のベクトルデータはベクトルレ
ジスタ１１．１２に対して６４個、ベクトルレジスタ２
１．．２２に対して６４個が夫々割当てられることにな
る。そして、制御回路５からの選択指令５１によってセ
レクタ６はリードアドレス送出回路３のリードアドレス
３１を選択する様動作する。

尚、セレクタ１．４．２４は必要に応じてスカラレジス
タ群９のスカラデータを選択するように制御されること
は勿論である。

その結果、ベクトルレジスタ１１．１２及び２１．２２
に対して全て同一のリードアドレスが供給されるので、
２つの演算回路］及び２は同時に６４個のベクトル演算
を実行する。よって、第５図に示す如きタイムチャート
か得られて、第６図の従来例に比して大幅に演算実行時
間の短縮か図れるのである。

第２図は本発明の他の実施例の構成図であり、第１図と
同等部分は同一符号により示されている。

本例では、第１図の実施例においてセレクタ７を追加し
て、リードアドレス送出回路３及び４の各送出リードア
ドレスを選択指令５１に応じて択一的に導出し、演算回
路１へ送出するようにしたものである。

従って、リードアドレス送出回路３または４のいずれに
よっても、両波算回路１及び２へ同一のり−トアドレス
が供給可能となり、第１図の実施例に比し、リートアド
レスの送出の柔軟性が大となる。

本例でも、第５図に示した動作タイムチャートとなって
、高速動作が可能であることは明白である。

第３図は本発明の別の実施例を示す構成図であり、第１
，２図と同等部分は同一符号にて示している。本例では
、演算器１及び２に夫々対応したリードアドレス送出回
路３及び４の他に、これ等両波算器１及び２に同一のリ
ードアドレス８］を供給するリードアドレス送出回路８
を別に設けた構成である。

そこで、各セレクタ６及び７は夫々対応するリードアド
レス４１及び３１の他に、同一リードアドレス８１をも
選択し得る様になっており、制御回路５１からの選択指
令５〕により選択制御される。

本例でも、第５図に示した如き動作タイムチャートとな
り、高速演算処理か６Ｊ能となる。

発明の効果 斜上の如く、本発明によれば、ベクトルデータ数がベク
トルレジスタの格納最大エレメント数より大なる場合で
あって、かつ複数の演算回路かある場合、これ等演算回
路を並列に同時に実行処理させるよう１こしたので、演
算時間が大幅に短縮され、かつ−命令で演算実行が可能
となるという効果がある。

【図面の簡単な説明】

第１図〜第３図は本発明の実施例を夫々示すブロック図
、第４図は従来のベクトル処理装置のブロック図、第５
図は本発明による動作タイムチャートを示す図、第６図
は従来例による動作タイムチャートを示す図である。 主要部分の符号の説明 ３．４．８・・・・・・リードアドレス送出回路５・・
・・・制御回路 ６．７，１４．−２４・・・・セレクタ９・・・・スカ
ラレジスタ群 ］、１．．１２・・・・・ベクトルレジスタ２１．２２
・・・・ベクトルレジスタ １３．２３・・・・・演算器

Claims (1)

【特許請求の範囲】
1. （１）スカラレジスタ群と、第１及び第２のベクトルレ
   ジスタと、前記第１のベクトルレジスタの出力と前記ス
   カラレジスタ群からのスカラデータとを択一的に導出す
   る第１の選択回路と、前記第１の選択回路の選択出力と
   前記第２のベクトルレジスタの出力とに対して演算処理
   をなす第１の演算器と、第３及び第４のベクトルレジス
   タと、前記第３のベクトルレジスタの出力と前記スカラ
   レジスタ群からのスカラデータとを択一的に導出する第
   ２の選択回路と、前記第２の選択回路の選択出力と前記
   第４のベクトルレジスタの出力とに対して前記演算処理
   と同一の演算処理をなす第２の演算器と、前記第１〜第
   ４のベクトルレジスタに対して同一のリードアドレスを
   供給するリードアドレス送出手段とを含むことを特徴と
   するベクトル処理装置。