JPS62143176A - ベクトルレジスタアクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ベクトル処理装置のベクトルレジスタに対するアクセス
の制御方式である。処理装置の基本マシンサイクル内に
読出し及び書込みアクセスができるように、ベクトルレ
ジスタのアクセス時間を設定し、レジスタへのデータロ
ードの書込みと、そのデータの演算パイプラインへの読
出しとのリンク動作等が任意のタイミングで可能となる
ようにする。これにより、ベクトルレジスタを単一記憶
構成としても、スループットを高めることができる。

〔産業上の利用分野〕

本発明は、計算機システムのベクトル処理装置における
、ベクトルレジスタへのアクセスの制御方式に関する。

ベクトル処理装置は、配列データＧこ関する演算をいわ
ゆるパイプライン制御方式によって連続的に処理するこ
とにより高速化される処理装置である。

従って、ベクトル処理装置においては、パイプラインを
効率良く動作させるように、ベクトルレジスタからパイ
プラインへのデータ供給を十分な速度で行うようにしな
ければならない。

〔従来の技術と発明が解決しようとする問題点〕第３図
は、ベクトル処理装置の一構成例を示すブロック図であ
る。

ベクトル処理装置は、スカラ処理部１及びベクトル処理
部２からなり、スカラ処理部１によ、ってプログラムを
実行して、主記憶装置３からフェッチした命令がベクト
ル命令であると、ベクトル処理部２に対して、該ベクト
ル命令の実行をＩ旨定する。

ベクトル処理部２の命令処理部４は、ベクトル命令を解
釈して、パイプライン制御部５に所要の制御情報を与え
る。

パイプライン制御部５は、以下に述べる各種のパイプラ
インを制御して、指定のベクトル演算等を処理する。

パイプラインには、主記憶装置３とベクトルレジスタ６
との間のデータ転送を実行するための、−ｉに複数のア
クセスパイプライン７、ベクトルレジスタ６上のデータ
について加算、乗算及び除算等の演算を実行し、結果を
ベクトルレジスタに格納する、各種の演算パイプライン
８．９．１０等がある。

各パイプラインは、いわゆるパイプライン制御方式によ
り、複数のデータの処理を直列に連続的に処理する方式
の並列処理によって処理速度の高速化を得るようになっ
ている。

ベクトルレジスタ６は、例えば２５６個のデータ要素を
保持する記憶装置で構成され、主記憶装置３上の被演算
配列データ等を保持して、演算パイプライン８．９．１
０に該データを供給し、又演算結果のデータを保持して
、主記憶装置３ヘスドアするためのバッファとなるレジ
スタである。

パイプライン制御部５は、できるだけ多数のパイプライ
ンが動作するようにして、処理の並列度を更に高めるよ
うにする。

例えば、主記憶装置３からベクトルレジスタ６へ配列デ
ータを転送するベクトルロード命令に続いて、そのデー
タを使用する演算を実行するベクトル演算命令を実行す
る場合には、配列の全データのロード完了を待つことな
く、配列の要素データがベクトルレジスタ６にロードさ
れ次第、逐次読み出す、いわゆるデータのリンクによっ
て、所要の演算パイプライン８〜１０に供給することが
望まれる。

このために、ベクトルレジスタ６を複数のパンクに分け
、異なるバンクは並列にアクセス可能とする構成が公知
であり、この方式は性能的に極めて優れているが、制御
が複雑化し易いので、バンク分割の無い単一構成の記憶
装置が用いられる場合がある。

その場合に、例えばベクトルレジスタ６のアクセスザイ
クル時間を若干長くとることによって、書き込んだデー
タを、直後に同サイクル内で読み出せるようにする方式
があり、又サイクル時間の延長を避けて、書込みデータ
を読出し出力ヘバイパスできるようにする方式がある。

第４図は、後者の方式のベクトルレジスタの一構成例を
示すブロック図であり、記憶部２０に対して、アドレス
レジスタ２１により指定されるアドレスにアクセスが実
行されて、書込みデータレジスタ２２のデータを書込み
、又はパス２３ヘデータを読み出す。

パス２３の読出しデータは、選択器２４を経て読出しデ
ータレジスタ２５にセントされ、各種パイプラインへ出
力されるが、選択器２４が切り換えられていると、書込
みデータレジスタ２２のデータがバイパス２６、選択器
２４を経て読出しデータレジスタ２５に読出しデータと
してセットされる。

これらの方式は、リンクのために利用できるタイミング
が書込みの直後のみに限定されるという問題がある。

〔問題点を解決するための手段〕

第１図は、本発明の構成を示すブロック図である。

図において、３０は記憶部、３１はアドレスレジスタ、
３２はアドレス切換器、３３は書込みアドレスレジスタ
、３４は読出しアドレスレジスタである。

〔作　用〕

記憶部３０は、ベクトル処理装置の基本マシンサイクル
の１／２以下のアクセス時間の記憶装置で構成し、基本
マシンサイクル内を書込みアクセス期間と読出しアクセ
ス期間に２分する。

アドレス切換器３２は、書込みアクセス期間と読出しア
クセス期間に同期して、入力を切り換えてアドレスレジ
スタ３１に設定することにより、書込みアクセス期間に
は書込みアドレスレジスタ３３、読出しアクセス期間に
は読出しアドレスレジスタ３４の内容が、アドレスレジ
スタ３１にセットされている。

このようにして、書込み要求のある場合には、書込みア
クセス期間において、書込みアドレスレジスタ３３で指
定されるアドレスに、書込みデータレジスタ２２のデー
タが書き込まれる。

読出しアクセス期間においては、読出しアドレスレジス
タ３４で指定されるアドレスから読出されたデータが、
読出しデータレジスタ２５にセットされる。

以上の構成により、前記のようなデータのリンクを、タ
イミングの制限なく行うことが可能になる。

〔実施例〕

第１図において、記憶部３０の構成は従来の記憶部２０
と同様とし、但し処理装置の基本マシンサイクルの１／
２以下のアクセス時間の記憶装置を使用する。

そのようにして、第２図に示すように、基本マシンサイ
クル内を２分して、書込みアクセス期間３５と読出しア
クセス期間３６を設けることができるようにする。

アドレス切換器３２は、書込みアクセス期間と読出しア
クセス期間に同期して、常に入力を切り換えてアドレス
レジスタ３１に設定する。

その結果、書込みアクセス期間３５には書込みアドレス
レジスタ３３、読出しアクセス期間３６には読出しアド
レスレジスタ３４の内容が、アドレスレジスタ３１にセ
ットされている。

このようにして、書込み要求のある場合には、書込みア
クセス期間３５において、書込みアドレスレジスタ３３
で指定されるアドレスに、書込みデータレジスタ２２の
データが書き込まれる。

読出しアクセス期間３６においては、読出しアドレスレ
ジスタ３４で指定されるアドレスから読出されたデータ
が、読出しデータレジスタ２５にセットされる。

以上の構成により、例えば前記ベクトルロード命令によ
る主記憶装置３からベクトルレジスタ６への書込みと、
演算のための読出しとのリンクを、同じマシンサイクル
から開始し、又は例えば１マシンサイクル遅れて読出し
を開始する等、任意のタイミングで行うことができる。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、ベク
トル処理装置のにおいて、アクセスタイミングに融通性
のあるデータのリンク制御を行うことができるベクトル
レジスタを、単一構成の記憶装置で構成することができ
るという工業的効果がある。

【図面の簡単な説明】

第１図は本発明の実施例構成ブロック図、第２図は本発
明のタイミング説明図、 第３図はベクトル処理装置の一構成例ブロック図、第４
図は従来の一構成例ブロック図 である。 図において、 １はスカラ処理部、　　　２はベクトル処理部、３は主
記憶装置、　　　　４は命令処理部、５はバイブライン
制ｊ′ｉ■部、 ６はベクトルレジスタ、 ７はアクセスパイプライン、 ８〜１０は演算パイプライン、 ２０．３０は記憶部、 ２１．３１はアドレスレジスタ、 ２２は書込みデータレジスタ、 ２５は読出しデータレジスタ、 ３２はアドレス切換器、 ３３は書込みアドレスレジスタ、 ３４は読出しアドレスレジスタ を示ず。

Claims (1)

1. 【特許請求の範囲】 ベクトルレジスタと、該ベクトルレジスタにアクセスす
   る複数の演算パイプライン及びアクセスパイプラインを
   有する処理装置において、 該ベクトルレジスタ（３０）のアクセス時間を、該処理
   装置の基本マシンサイクル時間の１／２以下の時間とし
   、 該基本マシンサイクルごとに、該ベクトルレジスタ（３
   ０）に対する書込みアクセス期間及び読出しアクセス期
   間を設け、 異なる２の上記演算パイプライン及びアクセスパイプラ
   インが、同一の該基本マシンサイクル内に読出し及び書
   込みアクセスを実行するように構成されていることを特
   徴とするベクトルレジスタアクセス制御方式。