JPS6349832A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS6349832A JPS6349832A JP61193319A JP19331986A JPS6349832A JP S6349832 A JPS6349832 A JP S6349832A JP 61193319 A JP61193319 A JP 61193319A JP 19331986 A JP19331986 A JP 19331986A JP S6349832 A JPS6349832 A JP S6349832A
- Authority
- JP
- Japan
- Prior art keywords
- data
- arithmetic
- bus
- cycle
- pipeline
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003252 repetitive effect Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、パイプライン演算装置を有する計算機におい
て、パイプライン演算装置と同期して動作し、プログラ
ムの繰り返し制御、アドレス計算を行うデータ処理装置
に関するものである。
て、パイプライン演算装置と同期して動作し、プログラ
ムの繰り返し制御、アドレス計算を行うデータ処理装置
に関するものである。
従来の技術
従来のこの種の繰り返し制御、アドレス計算装置は第２
図の様な構成になっていた。
図の様な構成になっていた。
記憶装置１には、パイプライン演算装置で処理されるデ
ータのアドレスに関するデータや、繰り返し演算の回数
を制御する変数等が記憶されており、演算装置２によっ
て演算されたデータはデータバス３を介して記憶装置１
またはパイプライン演算装置へ送られる。これらの一連
の処理は、パイプライン演算装置に同期して行われ、１
パイプラインサイクル内に終了する。（例えば、ｒＶＬ
ＳＩコンピュータＩ」、昭和５９年１２月１０日、岩波
書店、ＰＩＩＯ）。
ータのアドレスに関するデータや、繰り返し演算の回数
を制御する変数等が記憶されており、演算装置２によっ
て演算されたデータはデータバス３を介して記憶装置１
またはパイプライン演算装置へ送られる。これらの一連
の処理は、パイプライン演算装置に同期して行われ、１
パイプラインサイクル内に終了する。（例えば、ｒＶＬ
ＳＩコンピュータＩ」、昭和５９年１２月１０日、岩波
書店、ＰＩＩＯ）。
発明が解決しようとする問題点
一般にこの様な繰り返し制御、アドレス計算用データ処
理装置においては、変数の先頭アドレスの指定など単純
なデータ転送が多く含まれる。従来の様な装置では、単
純なデータ転送も演算装置を介して行わなければならず
、複数のパイプライン演算器を使用すると、パイプライ
ン演算装置へのアドレス供給が不足する。
理装置においては、変数の先頭アドレスの指定など単純
なデータ転送が多く含まれる。従来の様な装置では、単
純なデータ転送も演算装置を介して行わなければならず
、複数のパイプライン演算器を使用すると、パイプライ
ン演算装置へのアドレス供給が不足する。
そこで、本発明は演算装置により演算を実行している間
に同時にデータ転送を行うことにより、繰り返し制御演
算やアドレス演算用データ処理装置の処理能力を高める
ものである。
に同時にデータ転送を行うことにより、繰り返し制御演
算やアドレス演算用データ処理装置の処理能力を高める
ものである。
問題点を解決するための手段
上記問題点を解決するために、本発明は記憶装置の２つ
の出力のうちの一方からデータバスへ、演算装置を通さ
ずにデータを送るためのバイパスバスを設けたものであ
る。
の出力のうちの一方からデータバスへ、演算装置を通さ
ずにデータを送るためのバイパスバスを設けたものであ
る。
作用
本発明は上記した構成により、繰り返し演算やアドレス
計算実行時に大きな割合を占める単純なデータ転送を、
演算と並列に行うことができ、アドレス計算、繰り返し
制御演算の実行処理能力を大きく向上させ、複数のパイ
プライン演算装置に対しても１つの演算装置でアドレス
を供給することができる。
計算実行時に大きな割合を占める単純なデータ転送を、
演算と並列に行うことができ、アドレス計算、繰り返し
制御演算の実行処理能力を大きく向上させ、複数のパイ
プライン演算装置に対しても１つの演算装置でアドレス
を供給することができる。
実施例
第１図は本発明のデータ処理装置の一実施例を示す構成
図である。第１図において、１は記憶装置で書き込み入
力端子１１、読み出し出力端子１２及び１３を持ち、２
は演算装置でデータ入力端子２１及び２２、演算結果出
力端子２３を持ち、３はデータバスでパイプライン演算
装置へのデータ出力端子３１を持ち、４はバイパスバス
で記憶装置の読み出し出力端子１３からのデータをデー
タバス３に送るバスである。
図である。第１図において、１は記憶装置で書き込み入
力端子１１、読み出し出力端子１２及び１３を持ち、２
は演算装置でデータ入力端子２１及び２２、演算結果出
力端子２３を持ち、３はデータバスでパイプライン演算
装置へのデータ出力端子３１を持ち、４はバイパスバス
で記憶装置の読み出し出力端子１３からのデータをデー
タバス３に送るバスである。
第３図に動作のタイミングを示す。１回の演算及びデー
タ転送は１パイプラインサイクルで完了する。本装置の
動作を以下に説明する。ｔ０サイクルで記憶装置１から
２つのデータが読み出し出力端子１２．１３へ出力され
る。読み出されたデータはｔｌ及びｔ２サイクルで演算
装置により演算され、ｔ３サイクルでデータバス３を通
して記憶装置またはパイプライン演算装置へ送られる。
タ転送は１パイプラインサイクルで完了する。本装置の
動作を以下に説明する。ｔ０サイクルで記憶装置１から
２つのデータが読み出し出力端子１２．１３へ出力され
る。読み出されたデータはｔｌ及びｔ２サイクルで演算
装置により演算され、ｔ３サイクルでデータバス３を通
して記憶装置またはパイプライン演算装置へ送られる。
一方データ転送においてはｔ、サイクルに記憶装置１か
ら読み出し出力端子１３にデータが読み出されたｔ２サ
イクルでバイパスバス４からデータバス３を通して記憶
装置またはパイプライン演算装置に送られる。
ら読み出し出力端子１３にデータが読み出されたｔ２サ
イクルでバイパスバス４からデータバス３を通して記憶
装置またはパイプライン演算装置に送られる。
発明の効果
演算装置により演算を実行している間に同時にデータ転
送を行うことにより、繰り返し制御演算やアドレス演算
用データ処理装置の処理能力を大きく向上させ、複数の
パイプライン演算装置に対しても１つの演算装置でアド
レスを供給することができる。
送を行うことにより、繰り返し制御演算やアドレス演算
用データ処理装置の処理能力を大きく向上させ、複数の
パイプライン演算装置に対しても１つの演算装置でアド
レスを供給することができる。
第１図は本発明の実施例におけるデータ処理装置を示す
ブロック図、第２図は従来のデータ処理タバス、１１・
・・・・・記憶装置の書き込み入力、１２．１３・・・
・・・記憶装置の読み出し出力、２１．２２・・・・・
・演算装置データ入力、２３・・・・・・演算結果出力
、３１・・・・・・パイプライン演算装置へのデータ出
力。 代理人の氏名 弁理士 中尾敏男 はか１名第１図 第２図 第３図
ブロック図、第２図は従来のデータ処理タバス、１１・
・・・・・記憶装置の書き込み入力、１２．１３・・・
・・・記憶装置の読み出し出力、２１．２２・・・・・
・演算装置データ入力、２３・・・・・・演算結果出力
、３１・・・・・・パイプライン演算装置へのデータ出
力。 代理人の氏名 弁理士 中尾敏男 はか１名第１図 第２図 第３図
Claims (1)
- 同時に２つの異なるアドレスからのデータの読み出し、
または１つのアドレスへのデータの書き込みができる記
憶装置と、上記記憶装置からの２つの出力を入力とし演
算結果を出力する演算装置と、上記演算装置の出力を入
力とし上記記憶装置及び上記演算装置と同期して動作す
るパイプライン演算装置へデータを出力するデータバス
と、上記記憶装置の出力の一方から上記データバスにつ
ながり上記演算装置が実行中に上記記憶装置内のデータ
バスに出力するバイパスバスを備えたことを特徴とする
データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61193319A JPS6349832A (ja) | 1986-08-19 | 1986-08-19 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61193319A JPS6349832A (ja) | 1986-08-19 | 1986-08-19 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6349832A true JPS6349832A (ja) | 1988-03-02 |
Family
ID=16305925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61193319A Pending JPS6349832A (ja) | 1986-08-19 | 1986-08-19 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6349832A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03157722A (ja) * | 1989-11-15 | 1991-07-05 | Matsushita Electric Ind Co Ltd | 演算装置 |
-
1986
- 1986-08-19 JP JP61193319A patent/JPS6349832A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03157722A (ja) * | 1989-11-15 | 1991-07-05 | Matsushita Electric Ind Co Ltd | 演算装置 |
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