JPS60204029A - 信号処理装置 - Google Patents
信号処理装置Info
- Publication number
- JPS60204029A JPS60204029A JP59058166A JP5816684A JPS60204029A JP S60204029 A JPS60204029 A JP S60204029A JP 59058166 A JP59058166 A JP 59058166A JP 5816684 A JP5816684 A JP 5816684A JP S60204029 A JPS60204029 A JP S60204029A
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- Japan
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- output
- alu
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は信号処理装置の構成に関する。
（背景技術）
従来の信号処理装置においては、算術論理演算（以下Ａ
ＬＵ演算と称す）、乗算等の演算を行なう場合、データ
ＲＡＭ又はデータＲＯＭからデータを一旦演算器の入力
レノスタに取り込み、演算終了後演算結果を出力レノス
タに取シ込み再度演算器の入力レジスタに戻すかまたは
データＲＡＭに格納して順次演算が処理されている。し
かし、一つのＡＬＵ演算の実行を開始して演算結果をＲ
ＡＭへ格納し終えるまでに数命令サイクルを必要とし、
従ってｉ＜？ラレル処理が難しくこのためリアルタイム
処理に問題があシ、汎用性に乏しかった。またノ・−ド
ウエアの構成もレジスタが多くなり大きくなる欠点があ
った。
ＬＵ演算と称す）、乗算等の演算を行なう場合、データ
ＲＡＭ又はデータＲＯＭからデータを一旦演算器の入力
レノスタに取り込み、演算終了後演算結果を出力レノス
タに取シ込み再度演算器の入力レジスタに戻すかまたは
データＲＡＭに格納して順次演算が処理されている。し
かし、一つのＡＬＵ演算の実行を開始して演算結果をＲ
ＡＭへ格納し終えるまでに数命令サイクルを必要とし、
従ってｉ＜？ラレル処理が難しくこのためリアルタイム
処理に問題があシ、汎用性に乏しかった。またノ・−ド
ウエアの構成もレジスタが多くなり大きくなる欠点があ
った。
（発明の課題）
本発明の目的は従来の技術の欠点を改善して高速の信号
処理装置を提供することにあり、その特徴は、少なくと
もプログラムを格納するメモリと、データを格納するメ
モリと、ＡＬＵ演算部と、Ｉ／１０部及びこれらを接続
するパスを有する信号処理装置において、データを格納
するメモリが２系統もうけられ、各々を個別に接続する
２系統の入力データパスがもうけられ、各入力データパ
スがＡＬＵ演算部の人力に直接接続され、該ＡＬＵ演算
部の出力が直接接続される出力バスがもうけられ、前記
ＡＬＵ演算部の出力が前記出力／、＋）スを介してデー
タを格納するメモリに入力される信号処理装置にある。
処理装置を提供することにあり、その特徴は、少なくと
もプログラムを格納するメモリと、データを格納するメ
モリと、ＡＬＵ演算部と、Ｉ／１０部及びこれらを接続
するパスを有する信号処理装置において、データを格納
するメモリが２系統もうけられ、各々を個別に接続する
２系統の入力データパスがもうけられ、各入力データパ
スがＡＬＵ演算部の人力に直接接続され、該ＡＬＵ演算
部の出力が直接接続される出力バスがもうけられ、前記
ＡＬＵ演算部の出力が前記出力／、＋）スを介してデー
タを格納するメモリに入力される信号処理装置にある。
好ましくは、ＡＬＵ演算は、演算を開始して演算結果を
ＲＡＭへ格納するまでを１命令サイクルで行なう。
ＲＡＭへ格納するまでを１命令サイクルで行なう。
更に好ましくはＡＬＵ演算と並行に、乗算、除算を行な
う手段がもうけられる。
う手段がもうけられる。
（発明の構成および作用）
第１図は本発明による信号処理装置の構成図を示す。装
置の構成としては入力用のデータバス１及び２と、出力
用のデータバス３に対して並列にデータバス１，２にそ
れぞれ結合された２つのデータＲＡＭ ４ 、５及びデ
ータＲＯＭ ６ 、ＡＬＵ演算部（演算論理ユニット）
７、乗算部８、除算部９、Ｉ１０部１０及び装置を制御
する７０ログラムＲＯＭ１１と制御タイミング部１２と
から成る。
置の構成としては入力用のデータバス１及び２と、出力
用のデータバス３に対して並列にデータバス１，２にそ
れぞれ結合された２つのデータＲＡＭ ４ 、５及びデ
ータＲＯＭ ６ 、ＡＬＵ演算部（演算論理ユニット）
７、乗算部８、除算部９、Ｉ１０部１０及び装置を制御
する７０ログラムＲＯＭ１１と制御タイミング部１２と
から成る。
本処理装置の動作ば、命令サイクルごとにプログラムＲ
ＯＭ １１から出力された命令コードをデコードし各部
に必要な制御信号を発生してデータＲＡＭ ４ 、５あ
るいはデータＲＯＭ ６内に格納されている指定された
データを入力用データバス１．２を通して、指定された
演算部に入力し演算を行ない出力用データバス３を経由
してまたデータＲＡＭ４．５に書き込むことを基本とし
ている。以下ＡＬＵ演算を例に詳細に動作を説明する。
ＯＭ １１から出力された命令コードをデコードし各部
に必要な制御信号を発生してデータＲＡＭ ４ 、５あ
るいはデータＲＯＭ ６内に格納されている指定された
データを入力用データバス１．２を通して、指定された
演算部に入力し演算を行ない出力用データバス３を経由
してまたデータＲＡＭ４．５に書き込むことを基本とし
ている。以下ＡＬＵ演算を例に詳細に動作を説明する。
装置に供給されたクロックに同期して、１命令サイクル
のスタート時にプログラムＲＯＭ １１からの命令コー
ドがデコードされデータＲＡＭ ４ 、５の読み出し用
アドレス部１３．１４にアドレス信号が送られデータＲ
ＡＭ ４ 、５より読み出されたデータ信号がそれぞれ
入力用データバス１．２から、ＡＬＵ演算部７に取シ込
まれ演算を行ない演算結果のデータが１命令サイクルの
後半に出力用データバス３上に現われる。この演算デー
タはデータＲＡＭ４．５の書き込みアドレス部１５によ
り指定されるアドレスに書き込まれる。このようにして
データバスを３系統持つことにより、ＡＬＵ演算部に入
力レジスタ及び出力レジスタを不用とすることができ、
■命令サイクルでＡＬＵ演算の実行が完了する。
のスタート時にプログラムＲＯＭ １１からの命令コー
ドがデコードされデータＲＡＭ ４ 、５の読み出し用
アドレス部１３．１４にアドレス信号が送られデータＲ
ＡＭ ４ 、５より読み出されたデータ信号がそれぞれ
入力用データバス１．２から、ＡＬＵ演算部７に取シ込
まれ演算を行ない演算結果のデータが１命令サイクルの
後半に出力用データバス３上に現われる。この演算デー
タはデータＲＡＭ４．５の書き込みアドレス部１５によ
り指定されるアドレスに書き込まれる。このようにして
データバスを３系統持つことにより、ＡＬＵ演算部に入
力レジスタ及び出力レジスタを不用とすることができ、
■命令サイクルでＡＬＵ演算の実行が完了する。
また以上の構成を持つことによシ、データバスに並行に
ＡＬＵ演算部７の他に専用演算器として、入出力レジス
タを個別に有する乗算部及び除算部８．９を設ければ実
行時間が数〜十数サイクルかかる、これらの演算とＡＬ
Ｕ演算を並列に実行することが可能であシ信号処理装置
の処理能方向上につながる。すなわち乗算部８について
はデータＲＡＭ ４ 、５から読み出されたデータを入
力用データバス１，２を経由して一旦入カレノスタ１６
゜１７に取り込めば乗算器１８によシ演算され、必要な
データ部分を取シ出すシフタ１９を通して出力レジスタ
２０に取シ込んで必要な時に読み出し、出力データパス
３を経由してデータＲＡＭ ４ 、５に書き込めば書き
込みサイクル以外ではデータバス３を専用しないので他
のＡＬＵ演算や、除算を行なうことができる。加えて乗
算部８についてｉｄｌ命令サイクル毎にデータを入力し
て加算器２１にょシ積和演算も行なうことができる。
ＡＬＵ演算部７の他に専用演算器として、入出力レジス
タを個別に有する乗算部及び除算部８．９を設ければ実
行時間が数〜十数サイクルかかる、これらの演算とＡＬ
Ｕ演算を並列に実行することが可能であシ信号処理装置
の処理能方向上につながる。すなわち乗算部８について
はデータＲＡＭ ４ 、５から読み出されたデータを入
力用データバス１，２を経由して一旦入カレノスタ１６
゜１７に取り込めば乗算器１８によシ演算され、必要な
データ部分を取シ出すシフタ１９を通して出力レジスタ
２０に取シ込んで必要な時に読み出し、出力データパス
３を経由してデータＲＡＭ ４ 、５に書き込めば書き
込みサイクル以外ではデータバス３を専用しないので他
のＡＬＵ演算や、除算を行なうことができる。加えて乗
算部８についてｉｄｌ命令サイクル毎にデータを入力し
て加算器２１にょシ積和演算も行なうことができる。
また同様に除算部９についても入カレノスタ２２．２３
、除算器２４、／フタ２５、出力レジスタ２６を持ち他
の演算処理中に独立に実行することができる。
、除算器２４、／フタ２５、出力レジスタ２６を持ち他
の演算処理中に独立に実行することができる。
（発明の効果）
この発明は以上説明したように信号処理装置において、
２系統の入力データパスと１つの出力データバスを持ち
、それに伴ってＲＡＩＶＩを２系統設けたのでＡＬＵ演
算部の入出力レジスタを省くことができ１命令サイクル
でＡＬＵ演算を行ないＲＡＭへの書込みを行なうことが
できる。
２系統の入力データパスと１つの出力データバスを持ち
、それに伴ってＲＡＩＶＩを２系統設けたのでＡＬＵ演
算部の入出力レジスタを省くことができ１命令サイクル
でＡＬＵ演算を行ないＲＡＭへの書込みを行なうことが
できる。
従ってレジスタへの取込みのオーバーヘッド時間を省く
ことができる利点がある。またアセンシラレベルでのソ
フトウェアの記述においてレジスタを意識しないで組め
る利点がある。 ・更にデータバス１，２．３に対して
並列にＡＬＵ演算部、加算器を持った乗算部及び除算部
を設けた構成を採ることによって、ノクイゾライン処理
及びパラレル処理が容易となって信号処理装置の処理能
力の向上と汎用性が犬なることが期待され、リアルタイ
ム処理が必要なデータ処理装置や一般のプロセッサに本
構成が有効となる。また３データバス構成とすることに
より任意の演算器を追加することが可能となシ装置の演
算処理能力の拡張が容易である。
ことができる利点がある。またアセンシラレベルでのソ
フトウェアの記述においてレジスタを意識しないで組め
る利点がある。 ・更にデータバス１，２．３に対して
並列にＡＬＵ演算部、加算器を持った乗算部及び除算部
を設けた構成を採ることによって、ノクイゾライン処理
及びパラレル処理が容易となって信号処理装置の処理能
力の向上と汎用性が犬なることが期待され、リアルタイ
ム処理が必要なデータ処理装置や一般のプロセッサに本
構成が有効となる。また３データバス構成とすることに
より任意の演算器を追加することが可能となシ装置の演
算処理能力の拡張が容易である。
第１図は本発明による信号処理装置の構成図である。
（符号の説明）
Claims (2)
- （１） 少なくともプログラムを格納するメモリと、デ
ータを格納するメモリと、ＡＬＵ演算部と、Ｉ１０部及
びこれらを接続するパスを有する信号処理装置において
、データを格納するメモリが２系統もうけられ、各々を
個別に接続する２系統の入力データバスがもうけられ、
各入力データパスがＡＬＵ演算部の入力に直接接続され
、該ＡＬＵ演算部の出力が直接接続される出力パスがも
うけられ、前記ＡＬＵ演算部の出力が前記出力パスを介
してデータを格納するメモリに入力されることを特徴と
する信号処理装置。 - （２） 少なくともプログラムを格納するメモリと、デ
ータを格納するメモリと、ＡＬＵ演算部と、Ｉ１０部及
びこれらを接続するパスを有する信号処理装置において
、データを格納するメモリが２系統もうけられ、各々を
個別に接続する２系統の入力データパスがもうけられ、
各入力データバスがＡＬＵ演算部の入力に直接接続され
、該ＡＬＵ演算部の出力が直接接続される出力パスがも
うけられ、前記ＡＬＵ演算部の出力が前記出力パスを介
してデータを格納するメモリに入力され、前記２系統の
入力データパスと出力データバスの間に、加算器を具備
する乗算器、及び除算器がもうけられ、ＡＬＵ演算部の
動作と並行して乗算、乗加其及び除算が行なわれること
を特徴とする信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59058166A JPS60204029A (ja) | 1984-03-28 | 1984-03-28 | 信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59058166A JPS60204029A (ja) | 1984-03-28 | 1984-03-28 | 信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60204029A true JPS60204029A (ja) | 1985-10-15 |
Family
ID=13076406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59058166A Pending JPS60204029A (ja) | 1984-03-28 | 1984-03-28 | 信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60204029A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62221725A (ja) * | 1986-03-24 | 1987-09-29 | Oki Electric Ind Co Ltd | デイジタル信号処理プロセツサ |
| JPS63211020A (ja) * | 1987-02-27 | 1988-09-01 | Yokogawa Medical Syst Ltd | 数値演算プロセツサ |
| WO1997014093A1 (fr) * | 1995-10-09 | 1997-04-17 | Hitachi, Ltd. | Terminal |
| JP2002073330A (ja) * | 2000-08-28 | 2002-03-12 | Mitsubishi Electric Corp | データ処理装置 |
-
1984
- 1984-03-28 JP JP59058166A patent/JPS60204029A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62221725A (ja) * | 1986-03-24 | 1987-09-29 | Oki Electric Ind Co Ltd | デイジタル信号処理プロセツサ |
| JPS63211020A (ja) * | 1987-02-27 | 1988-09-01 | Yokogawa Medical Syst Ltd | 数値演算プロセツサ |
| WO1997014093A1 (fr) * | 1995-10-09 | 1997-04-17 | Hitachi, Ltd. | Terminal |
| US6643713B2 (en) | 1995-10-09 | 2003-11-04 | Hitachi, Ltd. | Apparatus has a microprocessor including DSP and a CPU integrated with each other as a single bus master |
| US6993597B2 (en) | 1995-10-09 | 2006-01-31 | Renesas Technology Corp. | Terminal apparatus |
| US8090398B2 (en) | 1995-10-09 | 2012-01-03 | Renesas Electronics Corporation | Terminal apparatus |
| JP2002073330A (ja) * | 2000-08-28 | 2002-03-12 | Mitsubishi Electric Corp | データ処理装置 |
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