JPH05204633A - データ処理装置及びこれを備えた共有記憶データ処理装 置 - Google Patents

Abstract

(57)【要約】 【目的】 最初に記憶装置と演算装置の結線を、対象と
するデータ処理に応じて、処理動作開始前に決定するこ
とにより、マイクロ命令の記憶容量を削減すること。 【構成】 データ処理の開始前にプログラムを静的にス
ケジュールし、必要な記憶装置のポートと演算装置のバ
スを自由に結線し、データ処理開始後、結線を固定させ
る半固定結線装置と、データ処理のためのプログラムを
スケジューリングによって半固定結線装置のノード接続
動作を制御する制御装置とを有するデータ処理装置であ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理分野におけ
るデータ処理を高速に実行する装置に関するものであ
る。

【０００２】

【従来の技術】最近、データ処理装置はすべてのデータ
処理分野で盛んに利用されるようになってきた。このデ
ータ処理装置の従来例としては、例えば、Joseph A. Fi
sher "Very Long Instruction Word"(Proceedings of 1
0th International Symposiumon Computer Architectur
e,pp140-150,1983)や飯塚 肇 "VLIW アーキテクチャ"
(新しい計算機アーキテクチャ,pp94-96,1990)などにお
いて、Very LongInstruction Word （以下、ＶＬＩＷ
と略記）という技術として解説されている構成が知られ
ている。

【０００３】このような、従来のデータ処理装置の構成
およびその動作が図５乃至図７に示してある。以下、こ
れらの図を参照しながら従来のデータ処理装置について
説明する。

【０００４】図５において、符号４１はデータを記憶す
る記憶装置全般を示しこれらの記憶装置４１はそれぞれ
記憶装置１、記憶装置２………記憶装置Ｍというよう
に、複数設けられている。４２はデータの演算を行う演
算装置全般を示しこれらの演算装置４２はそれぞれ演算
装置１、演算装置２………演算装置Ｎ（図７ではＡｌｕ
１，Ａｌｕ２………のように表示してある）というよう
に、複数設けられている。４３は演算装置４２に接続し
ているバス４５と記憶装置４１のポート４６に接続して
いるデータ線の結線を行う自由結線装置、４４は記憶装
置４１、演算装置４２および自由結線装置４３の状態を
制御し、データ処理の順序を制御する制御装置である。
それぞれの記憶装置４１はポート４６を有し、またそれ
ぞれの演算装置４２にはバス４５が接続されている。す
べての記憶装置４１のポート４６とすべての演算装置４
２のバス４５の接続は、自由結線制御装置４３の接続ノ
ードをオン、オフすることにより接続可能である。

【０００５】図６は図５に示されたデータ処理装置の制
御装置の具体的な構成例を示す図である。図６におい
て、５２は記憶装置４１、演算装置４２および自由結線
装置４３の現在の状態を保持するマイクロ命令レジス
タ、５３はプログラムカウンタに対応するすべてのマイ
クロ命令を記憶するマイクロ命令記憶手段、５４はプロ
グラムカウンタの制御を行うプログラムカウンタ制御手
段である。

【０００６】以上のような構成を有するデータ処理装置
について、以下、その動作を説明する。図７は前記従来
のデータ処理装置の記憶装置４１、演算装置４２、およ
び自由結線装置４３から成る演算機能部の部分を、より
詳しく表した図である。この図の例では、各種データ
ａ，ｂ，………，ｈを格納しているそれぞれの記憶装置
４１はポート４６を２つ有し、またそれぞれの演算装置
（図７中、ａｌｕ１，ａｌｕ２で示す）４２にはバス４
５が２つ接続され、且つアキュムレータ（図７中、ａｃ
ｃ１，ａｃｃ２で示す）４７を有するものが例示してあ
る。そして、この図において、バス４５とポート４６の
交わった部位はノードを表し、各ノードには通し番号１
〜６６が付してある。

【０００７】このデータ処理装置の動作において、ま
ず、ユーザが作成したｃ言語などのプログラムは並列性
を抽出され、複数の演算装置４２が効果的に稼働するよ
うに最適化され、マイクロ命令に変換される。マイクロ
命令は、複数のプロセッサを同時に実行することが可能
なので、本方式は、単一の演算装置４２で実行する場合
に比べ高速にプログラムを実行する。

【０００８】図６はまた、マイクロ命令を実行する制御
装置の１方式を示している。マイクロ命令は、プログラ
ムカウンタに対応して読み出せるように、マイクロ命令
記憶手段５３に記憶される。記憶装置４１、演算装置４
２および自由結線装置４３の状態を制御している現在の
マイクロ命令はマイクロ命令レジスタ５２に記憶されて
いる。プログラムカウンタ制御装置５４は、プログラム
カウンタの初期値を０とし、プログラムを開始する。ま
た、プログラムカウンタ制御装置５４は、現在のプログ
ラムカウンタの値を記憶し、条件分岐命令のとき、演算
装置４２から出力される演算装置ステータス信号により
プログラムカウンタの値を変更し、分岐命令を実行す
る。そして、以上のような制御装置４４の動作に基づ
き、記憶装置４１、演算装置４２と自由結線装置４３の
状態が決定される。

【０００９】例として、次のようなプログラム例を考え
る。 プログラム例 ａ＝ｂ＋ｃ ｄ＝ａ＊ｅ ｆ＝ｂ＋ｅ ｇ＝ａ＊ｆ ｈ＝ｄ−ｇ このプログラムから並列性を抽出し、スケジューリング
すると表１のようになる。

【００１０】

【表１】

【００１１】この表１において、時間ステップとは、式
を実行する順番である。ａｌｕ１とａｌｕ２の列には、
各演算装置が実行する式が記述されている。例えば、式
ａ＝ｂ＋ｃと式ｆ＝ｂ＋ｅは時間ステップ１でａｌｕ
１、ａｌｕ２により、並列に実行できることを示してい
る。

【００１２】このプログラム例では、時間ステップ１で
ａｌｕ１により、 ａ＝ｂ＋ｃ を実行し、ａｌｕ２で ｆ＝ｂ＋ｅ を並列に実行する。次に時間ステップ２でａｌｕ１によ
り、 ｄ＝ａ＊ｅ を実行し、ａｌｕ２で、 ｇ＝ａ＊ｆ を並列に実行する。続く時間ステップ３で、前記並列演
算によって得られた結果を基にａｌｕ１で、 ｈ＝ｄ−ｇ を実行するものである。さらに、表１のプログラムを実
際のハードウェアのクロックに対応したプログラムにし
たのが表２である。

【００１３】

【表２】

【００１４】表２において、ａｃｃとは演算装置内のア
キュムレータであり、演算結果の一時的なレジスタであ
る。この表２に示すように、先ず時間ステップ１では、
ａｌｕ１により、 ａ＝ｂ＋ｃ を実行し、ａｌｕ２で ｆ＝ｂ＋ｅ を並列に実行する。この２つの演算の並行処理に際して
は、制御装置４４から自由結線装置４３に対して自由結
線制御信号が出力され、自由結線装置３内のノード１
１、２０および１７、３８をオン状態にし、その他のノ
ードをオフ状態にする。これにより、ｂ，ｃ，ｅが記憶
されている記憶装置４１の状態を出力状態にし、その他
の記憶装置４１の状態をハイインピーダンス状態にす
る。演算装置４２のポート４５を入力状態にし、ａｌｕ
１およびａｌｕ２の演算子をそれぞれ＋の状態にする。
制御装置４４は、前記自由結線制御信号により、ｂとｃ
が記憶されている記憶装置４１のポート４６とａｌｕ１
のバス４５を接続し、ｂとｅが記憶されている記憶装置
４１のポート４６とａｌｕ２のバスを接続する。

【００１５】次に、時間ステップ２において、ａｌｕ１
側ではａｌｕ１での演算の結果得られたａの値を１番目
のアキュムレータ４７であるａｃｃ１に格納し、また、
ａｌｕ２側ではａｌｕ２での演算の結果得られたｆの値
を並行処理により２番目のアキュムレータ４７であるａ
ｃｃ２に格納する。この２つの動作の並行処理に際して
は、制御装置４４から自由結線装置４３に対して自由結
線制御信号が出力され、自由結線装置３内のノード１、
３および２、４５をオン状態にし、その他のノードをオ
フ状態にする。

【００１６】時間ステップ３では、ａｌｕ１により、 ｄ＝ａ＊ｅ を実行し、ａｌｕ２で、 ｇ＝ａ＊ｆ を並列に実行する。この２つの演算の並行処理に際して
は、前記制御装置４４から自由結線装置４３に対して自
由結線制御信号が出力され、自由結線装置３内のノード
３、３６および９、４６をオン状態にし、その他のノー
ドをオフ状態にする。

【００１７】次に、時間ステップ４において、ａｌｕ１
側ではａｌｕ１で得られたｄの値をａｃｃ１に格納し、
また、ａｌｕ２側ではａｌｕ２で得られたｇの値を並行
処理によりａｃｃ２に格納する。この２つの動作の並行
処理に際しては、制御装置４４から自由結線装置４３に
対して自由結線制御信号が出力され、自由結線装置３内
のノード１、２７および２、５３をオン状態にし、その
他のノードをオフ状態にする。

【００１８】時間ステップ５では、前記並列演算処理に
よって得られた結果を基にａｌｕ１で、 ｈ＝ｄ−ｇ を実行する。この処理に際しては、制御装置４４から自
由結線装置４３に対して自由結線制御信号が出力され、
自由結線装置３内のノード２７、５２をオン状態にし、
その他のノードをオフ状態にする。

【００１９】そして、時間ステップ５においては、制御
装置４４から自由結線装置４３に対して自由結線制御信
号が出力され、自由結線装置３内のノード１、５１をオ
ン状態にし、その他のノードをオフ状態にする。そし
て、マイクロ命令によって前記ａｌｕ１で得られたｈの
値をａｃｃ１に格納することにより、表２に示す各処理
段階の動作が実行される。

【００２０】

【発明が解決しようとする課題】しかしながら、以上の
ような従来のデータ処理装置およびその演算処理方法で
は、第１に、記憶装置４１がＭ個、演算装置４２がＮ個
あり、それぞれの演算装置４２のバス４５が２個あると
き、記憶装置４１のポート４６と演算装置４２のバス４
５を接続するための自由結線装置４３の接続ノードの数
は、（Ｍ＊Ｎ＊２）個必要になる。制御装置４４の内部
にあるマイクロ命令記憶手段４３のプログラムサイズを
Ｐとすると、マイクロ命令記憶手段５３の記憶容量は、
（Ｍ＊Ｎ＊２＊Ｐ）ビットになってしまい、大量の記憶
容量を必要とする。ＶＬＩＷアーキテクチャにおいて、
大規模な並列性を出そうとすると演算装置４２が大量に
必要であり、大規模な問題を扱おうとすると記憶装置４
１が大量に必要となり、プログラムサイズが大きくなる
ので、この３つの要素に比例して、マイクロ命令の記憶
容量が大きくなってしまうのは、大きな問題点である。

【００２１】第２に、データ処理の分野あるいは問題ご
とに、抽出できる並列性や必要とされる演算装置４２の
演算子の種類が異なるため、演算装置４２の個数や演算
子の種類を汎用的に決定することが困難である、等の不
具合がある。

【００２２】本発明は上記問題点に鑑みてなされたもの
で、その第１の目的は、記憶装置と演算装置を接続する
ための制御情報を削除し、マイクロ命令記憶手段の記憶
容量を減らすことである。

【００２３】本発明の第２の目的は、対象とするデータ
処理に対応した演算子の個数と演算子の種類をもつデー
タ処理装置を簡単に構成することである。

【００２４】

【課題を解決するための手段】この目的を達成するた
め、本発明は、第１にデータ処理の開始前に前記記憶装
置のポートと前記演算装置間のバスを自由に結線し、デ
ータ処理開始後、結線が固定する半固定結線タイプのデ
ータ処理装置を要旨とする。また、第２に複数のデータ
処理装置とデータ処理装置間を接続する共有記憶装置に
より、対象とするデータ処理に対応したデータ処理装置
を要旨とする。

【００２５】

【作用】本発明は第１にデータ処理の開始前にプログラ
ムを静的にスケジューリングし、必要な記憶装置のポー
トと演算装置間のバスを自由に結線し、データ処理開始
後、結線が固定する半固定結線装置により、記憶装置と
演算装置の接続のための制御情報を削除し、マイクロ命
令記憶手段の記憶容量を削減するものである。また、第
２に演算子の数や種類の異なる基本的なデータ処理装置
とデータを記憶する記憶装置と、データ処理装置の演算
装置のバスと記憶装置を自由に結線可能な半固定結線装
置から構成される共有記憶データ処理装置により、対象
とするデータ処理に対応したデータ処理装置を簡単に構
成し、並列性や演算装置の演算子の適合性を高め、処理
の高速化を実現するものである。

【００２６】

【実施例】

（実施例１）図１乃至図３は本発明にかかるデータ処理
装置の第１の実施例を示す図である。図１において、符
号１１はデータを記憶する複数の記憶装置、１２はデー
タの演算を行う複数の演算装置、１３は記憶装置１１の
ポート１６と演算装置１２のバス１５との間を自由に結
線し、且つその結線をデータ処理開始後固定することが
可能な半固定結線装置、１４は記憶装置１１のポート１
６の状態（入力状態、出力状態、ハイインピーダンス状
態）と演算装置１２のバス１５の状態と演算子の種類を
制御し、条件分岐命令のとき演算装置１２のステータス
信号によりプログラムカウンタの値を決定する制御装置
である。

【００２７】図２は図１に示された実施例の制御装置１
４の詳細な図である。図２において、２２は現在のマイ
クロ命令を記憶しているマイクロ命令レジスタ、２３は
プログラムカウンタに対応するすべてのマイクロ命令を
記憶するマイクロ命令記憶手段、２４はプログラムカウ
ンタの制御を行うプログラムカウンタ制御手段である。

【００２８】以上のような図１と図２の構成において、
以下、その動作について説明する。図３はこの実施例の
データ処理装置の記憶装置１１、演算装置１２、および
半固定結線装置１３から成る演算機能部の部分を、より
詳しく表した図で、前記従来例の説明で用いた図７と同
様な図である。この図の例では、各種データａ，ｂ，…
……，ｈを格納しているそれぞれの記憶装置１１はポー
ト１６を２つ有し、またそれぞれの演算装置（図３中、
ａｌｕ１，ａｌｕ２で示す）１２にはバス１５が２つ接
続され、且つアキュムレータ（図３中、ａｃｃ１，ａｃ
ｃ２で示す）１７を有するものが例示してある。そし
て、この図において、バス１５とポート１６の交わった
部位はノードを表す。図７におけると同じ部位のノード
には同じノード番号が付されているものとする。

【００２９】このデータ処理装置の動作において、ま
ず、ユーザが作成したｃ言語などのプログラムは並列性
を抽出され、複数の演算装置４２が効果的に稼働するよ
うに最適化され、マイクロ命令に変換される。マイクロ
命令は、複数のプロセッサを同時に実行することが可能
なので、本方式は、単一の演算装置４２で実行する場合
に比べ高速にプログラムを実行する。

【００３０】この実施例でも、前記従来例で説明したの
と同じく、次のようなプログラム例を考える。 プログラム例 ａ＝ｂ＋ｃ ｄ＝ａ＊ｅ ｆ＝ｂ＋ｅ ｇ＝ａ＊ｆ ｈ＝ｄ−ｇ このプログラムから並列性を抽出し、スケジューリング
すると前記表１のようになる。さらに、表１のプログラ
ムをこの実施例における実際のハードウェアのクロック
に対応したプログラムにしたのが表３である。

【００３１】

【表３】

【００３２】図１および図３において、各記憶装置１１
の２つのポートと、２つの演算装置１２のポートは、半
固定結線装置１３内の接続ノードにより自由に接続可能
である。例えば図１では、何等かのプログラムを実行す
るために円で囲まれた接続ノードが接続されていること
を示している。前記プログラムを実行するために、表３
に基づいて、半固定接続装置１３のバスとポートの接続
を決定すると図３に示すようなノードの接続が実現され
る。すなわち、半固定結線装置１３内において、ノード
番号で３、９、１１、１７、２０、２７、３６、４２、
４５、５０、５２、５７、５９のノードが予め接続され
る。そして、表３の時間ステップ１のａｌｕ１が実行す
る式ａｃｃ１＝ｂ＋ｃはｂがａｌｕ１の左側のバスに接
続され、ｃが右側のバスに接続される。次に、式ａ＝ａ
ｃｃ１は、ａｃｃ１の内容をレジスタに戻す命令であ
る。演算装置１２は、２つのバス１５のどちらからでも
レジスタに戻す機能があるので、ａｌｕ１の左側のバス
にａを接続している。このようにしてすべての必要な接
続が行われる。また、記憶装置１１であるレジスタのポ
ート１６の数が足りないときは、他のレジスタを経由し
て、データの転送をスケジュールする。

【００３３】この実施例におけるプログラムの実行動作
に際しては、データ処理の開始前に半固定結線装置１３
によるノードの接続を行なう。記憶装置１１、演算装置
１２のポートの状態制御は制御装置１４が表３に従って
行う。図２の構成の制御装置１４において、制御の方法
を説明する。プログラムカウンタに対応して読みだせる
ように、マイクロ命令はマイクロ命令記憶手段２３に記
憶される。記憶装置１１および演算装置１２の状態を制
御している現在のマイクロ命令はマイクロ命令レジスタ
２２に記憶されている。プログラムカウンタ制御手段２
４は、プログラムカウンタの初期値を０にし、プログラ
ムを開始する。また、プログラムカウンタ制御手段２４
は、現在のプログラムカウンタの値を記憶し、条件分岐
命令のとき、演算装置１２から出力される演算装置ステ
ータス信号によりプログラムカウンタの値を変更し、分
岐命令を実行する。

【００３４】以上のように、データ処理の開始前にプロ
グラムを静的にスケジューリングし、必要な前記記憶装
置１１のポート１６と前記演算装置１２間のバス１５を
自由に結線し、データ処理開始後、結線が固定する半固
定結線装置１３により、記憶装置１１と演算装置１２の
接続のための制御情報を削除し、マイクロ命令記憶手段
２３の記憶容量を削減している。このため、表３におい
て、時間ステップ毎に半固定結線装置１３内で、表２に
示すようなその時間ステップで結線されるべきノードの
接続を行なわなくてもよいから、ノード接続のためのコ
マンドデータが簡素化でき、マイクロ命令記憶容量を削
減することができる。

【００３５】（実施例２）図４は本発明の第２の実施例
を示す図である。図４において、３１は第１のデータ処
理装置、３２は第２のデータ処理装置、３３は第１のデ
ータ処理装置３１と第２のデータ処理装置３２との間で
データの書き込み、読み出しを共有する共有記憶装置、
３４は第１のデータ処理装置３１内に設けられた記憶装
置で、記憶装置１から記憶装置Ｍまで複数個設けられて
いる。３５は複数の演算装置で演算装置１から演算装置
Ｎまで複数個設けられている。３６は記憶装置３４のポ
ート７６と演算装置３２のバス７５との間を自由に結線
し、且つその結線をデータ処理開始後固定することが可
能な半固定結線装置、３７は記憶装置３４のポート７６
の状態（入力状態、出力状態、ハイインピーダンス状
態）と演算装置３５のバス７５の状態と演算子の種類を
制御し、条件分岐命令のとき演算装置３５のステータス
信号によりプログラムカウンタの値を決定する制御装置
である。第１のデータ処理装置３１と第２のデータ処理
装置３２の演算装置３５のバス７５の一部分は、共有記
憶装置３３に接続されている。符号３９は共有記憶装置
３３内に設けられた記憶装置で、記憶装置１から記憶装
置Ｌまで複数個設けられている。３８は記憶装置３９の
ポート７７と演算装置３２のバス７５との間を半固定の
状態で結線可能な半固定結線装置である。

【００３６】第１のデータ処理装置３１と第２のデータ
処理装置３２とはほぼ同様な構成を有しており、しかも
これらのデータ処理装置３１、３２は前記第１の実施例
におけるデータ処理装置と同様な構成を有する。したが
って、第２のデータ処理装置３２内にも同様に複数個の
記憶装置３４および演算装置３５が設けられている。そ
して、第１のデータ処理装置３１と第２のデータ処理装
置３２は、本発明の第１の実施例で説明した動作を行
う。第１および第２のデータ処理装置３１、３２の演算
装置３５のバス７５と共有記憶装置３３の内部の記憶装
置３９のポート７７との間の接続は、半固定接続装置３
８の接続ノードにより、自由に接続可能である。

【００３７】以上のような構成で、第１のデータ処理装
置３１、第２のデータ処理装置３２および共有記憶装置
３３を含めて、データ処理の前にプログラムのスケジュ
ーリングを行うことことにより、１つのデータ処理装置
３１または３２と同等の機能を実現できる。その結果、
基本的なデータ処理装置と共有記憶装置を準備し、組み
合わせることにより、目的にあった演算装置の個数、演
算子の種類、記憶装置の個数をもつデータ処理装置を作
成することができる。

【００３８】以上のように、対象とするデータ処理によ
り、その処理から抽出できる並列性、その処理が必要と
する演算装置の種類に応じたデータ処理装置を作成する
ことが可能となり、汎用的なデータ処理装置に比べて、
高速化を実現できる。

【００３９】

【発明の効果】以上説明したように、本発明によれば記
憶装置のポートと演算装置のバスとを半固定結線装置に
より自由に結線し、且つその結線をデータ処理開始後固
定するようにしたため、プログラム実行に当たって時間
ステップごとに結線装置のノードを接続しなおす必要が
なくなり、マイクロ命令記憶容量を削減することができ
る。また、対象とする問題に対応したデータ処理装置を
簡単に構成可能になり、処理の高速化を実現している。

【図面の簡単な説明】

【図１】本発明によるデータ処理装置の第１の実施例の
構成を示すブロック図

【図２】前記第１の実施例における制御装置の構成を示
すブロック図

【図３】前記第１の実施例の演算処理機能部の構成をよ
り詳細に示すブロック図

【図４】本発明によるデータ処理装置の第１の実施例の
構成を示すブロック図

【図５】従来のデータ処理装置の構成を示すブロック図

【図６】従来のデータ処理装置の制御装置の構成を示す
ブロック図

【図７】従来のデータ処理装置の演算処理機能部の構成
をより詳細に示すブロック図

【符号の説明】

１１、３４、３９ 記憶装置 １２、３５ 演算装置 １３、３６、３８ 半固定結線装置 １４、３７ 制御装置 １５、７５ バス １６、７６ ポート １７ アキュムレータ ３１ 第１のデータ処理装置 ３２ 第２のデータ処理装置

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 9/38 ３１０ Ｘ 9290−5Ｂ ３７０ Ｘ 9290−5Ｂ 9/45

Claims (3)

【特許請求の範囲】
1. 【請求項１】データを記憶し、複数のポートを有する複
   数の記憶装置と、複数のバスを有し前記記憶装置のデー
   タを演算する複数の演算装置と、データ処理の開始前に
   前記記憶装置のポートと前記演算装置のバスとの間をノ
   ード接続により自由に結線し、データ処理開始後、結線
   を固定する半固定結線装置と、前記記憶装置と演算装置
   との演算動作および前記半固定結線装置のノード接続動
   作をコントロールする制御装置を備えたデータ処理装
   置。
2. 【請求項２】請求項１記載の複数のデータ処理装置と、
   これら複数のデータ処理装置間に介在して設けられ、デ
   ータ処理装置間のデータを共有あるいは通信する共有記
   憶装置を具備することを特徴とする共有記憶データ処理
   装置。
3. 【請求項３】共有記憶装置はデータを記憶する記憶装置
   と、データ処理の開始前に前記記憶装置のポートと複数
   のデータ処理装置内の演算装置間のバスをノード接続に
   より自由に結線し、データ処理開始後、結線を固定する
   半固定結線装置を具備すること特徴とする請求項２記載
   の共有記憶データ処理装置。