JP2503984B2 - 情報処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパイプライン化した情報処理装置に関し，特
に複数の命令を並列に実行するパイプライン化した情報
処理装置に関する。

〔従来の技術〕

一般に，高性能を追求した情報処理装置に於ては，独
立した各種演算器をパイプライン化し，同種の演算につ
いては，同じ演算器に対して連続的にオペランドを送り
込んでパイプライン処理し，異なった演算については別
の演算器に対して連続的にオペランドを送り込んで並列
に処理することが行なわれている。また，各種演算器
は，性能向上の為，それぞれ最も少ないパイプライン段
数で実現している。

〔発明が解決しようとする問題点〕

ところが，同一演算器については，パイプライン処理
の為，演算結果が入力順に順次出力されるが，異なった
演算器からの結果の出力は，各演算器へのオペランドの
投入タイミング，各演算器のパイプライン段数の違いに
より，同一タイミングに競合する可能性がある。演算結
果は一般にソフトウェア可視レジスタ群（以下，演算レ
ジスタと呼ぶ）の中の一つに格納されるが，これは普通
メモリ化されている為，同一タイミングに複数の結果を
格納することはできない。

これを避ける為，各演算器のパイプラインの段数から
逆算して，結果の出力タイミングが競合する場合には，
各演算器へのオペランドの投入タイミング，即ち命令の
実行起動を適当に遅らせている。命令の実行起動が，与
えられた命令列の順にしか出来ない制御方式を採用して
いる装置では,1命令の実行起動を遅らせることにより後
続の命令も順次遅れることになり，性能の低下を招いて
いる。

〔問題点を解決するための手段〕

本発明の情報処理装置はパイプライン化した機能の異
なる演算器を複数個持つ情報処理装置において，各演算
に最低必要なパイプライン段数が異なる場合，各演算器
に対してその後段に単に結果の転送のみを行なうパイプ
ライン用のレジスタを各演算系パイプラインの段数が等
しくなるように必要な段数だけ付加し，前記付加したパ
イプライン用のレジスタの任意のレジスタからも演算結
果を出力出来る切替手段と，全結果出力のうちから１つ
を選択しようとして同一演算器に於ける演算器出力及び
付加したパイプライン用レジスタ出力の間で競合する場
合には，パイプライン用レジスタのより後段からの出力
を優先させることを基本とするが、そのなかのいずれか
の結果出力をオペランドとして使う後続命令が待たされ
ている場合には、該結果出力を、後段からの出力より優
先させて出力する制御手段とを含んで構成される。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図及び第２図は本発明の一実施例のブロック図及
びその一部詳細図である。第１図に於て，乗算回路1,加
減算回路2,論理演算回路３はそれぞれ各段が１マシンサ
イクルで動作するパイプライン化された演算器であり,1
マシンサイクル毎に異なったオペランドの演算をパイプ
ライン式に処理することが出来る。また各演算に必要な
オペランドが入力オペランドパス1001,1002で与えられ
ると，それぞれ７マシンサイクル,4マシンサイクル,2マ
シンサイクル後に演算結果を出力することが出来る。

加減算回路２及び論理演算回路３のパイプライン段数
はそれぞれ４段,2段であり，乗算回路１のパイプライン
段数は７段であるから，その差分，つまり３段及び５段
分のパイプライン用レジスタ４〜6,7〜11が加減算回路
２及び論理演算回路３に接続されている。

切替回路12は加減算回路２の出力，パイプライン用レ
ジスタ４〜６の出力のうち，いずれかを選択して出力す
る回路であり，切替回路13は論理演算回路３の出力，パ
イプライン用レジスタ７〜11の出力のうち，いずれかを
選択して出力する回路である。また切替回路14は乗算回
路1,切替回路12,13の出力のうちいずれかを選択して，
演算レジスタ16への書込みパス1003に出力する回路であ
る。

本実施例には乗算回路１にはパイプライン用レジスタ
を設けていないが，これは説明を簡単にする為であり，
加減算回路2,論理演算回路３と同様に後段にパイプライ
ン用レジスタを適当な段数だけ設けても良い。この場合
乗算回路に設けたパイプライン用レジスタの段数だけ，
加減算回路，論理演算回路のパイプライン用レジスタの
段数を共に増やすことになる。

制御回路15は切替回路12,13,14の選択を制御する回路
である。まず切替回路14の選択制御は，各演算回路系の
間で結果の出力の競合が発生したときにどの演算回路系
からの出力を優先するかを決めるものであり，優先順は
乗算回路系，加減算回路系，論理演算回路系の順であ
る。これは例えば乗算回路にはパイプライン用レジスタ
が無いので結果が求まった時点ですぐに演算レジスタ16
に転送しなければ結果が失なわれてしまうので最優先に
するものであり，以下同様の考え方で演算に最低必要な
パイプライン段数が多いものをより優先的にしている。

次に切替回路12の選択制御は，加減算回路系の結果の
最大４ケースの出力の競合がある場合に，どれを優先す
るかを決めるものであり，特に結果を早く出力したいも
のが無い場合は，優先度はパイプラインのより後段のも
のを高くしている。これは例えば最後段のパイプライン
用レジスタ６に結果がある場合は，これを優先して演算
レジスタ16に転送しなければ，結果が失なわれてしまう
ので最優先にするものであり，以下同様の考え方で後段
側をより優先度を高くしている。また，特に結果を早く
出力したいものがある場合，例えばその結果をオペラン
ドとして使う命令が実行待ちになっている場合にはすぐ
に結果を演算レジスタ16に格納し，読み出して実行に入
らなければ性能の低下を招くので，これより後段側のパ
イプライン用レジスタに別の結果がまだ演算レジスタ16
に転送されなくて残っている場合でも，差しつかえない
限りこれを追い越して演算レジスタ16に格納するという
制御を行なっている。切替回路13についても切替回路12
と同様である。

フリップフロップ101〜107,201〜207,301〜307はそれ
ぞれ乗算回路系，加減算回路系，論理演算回路系の各パ
イプラインステージに有効データが存在することを表わ
す有効ビットすなわち有効フラッグを表わすものであ
り，これと制御回路15の詳細を示すと第２図のようにな
っている。

第２図は主に加減算回路２に注目して詳細が記されて
いる。加減算回路２にオペランドが与えられると，パイ
プライン式に演算が進むにつれ，フリップフロップ201,
202,203が順に“1"となり，演算結果が求まると同時に
フリップフロップ204が“1"になる。この時に求まった
結果を演算レジスタ16に転送できる場合は，転送が行な
われてしまうため，フリップフロップ204は“1"→“0"
になり，フリップフロップ205は１にならずに終了す
る。他との競合があり優先度が低くて転送できない場合
は，結果をパイプライン用レジスタ４に入れると同時に
フリップフロップ204は“1"→“0",フリップフロップ20
5は“0"→“1"になり，結果が演算レジスタ16に転送さ
れずにパイプライン用レジスタ４に移ったことを示す。
以下パイプライン用レジスタ5,6,フリップフロップ206,
207も同様である。

格納アドレスレジスタ221〜226は加減算結果を演算レ
ジスタ16に格納する場合の格納アドレスを持ち回るレジ
スタであり，オペランドアドレスレジスタ231,232はそ
れぞれ今から演算を開始しようとしている命令の２オペ
ランドの演算レジスタアドレスを保持するレジスタで，
現在実行中の命令の結果を待っている場合は実行に入れ
ずこのレジスタに保持され続けるものである。

オペランドアドレスレジスタ231,232の内容は格納ア
ドレスレジスタ226,225,224と比較され，一致するもの
があれば各パイプラインステージ対応に一致信号1601,1
602,1603が“1"となる。これらの信号から優先度変更信
号1701,1702が作られる。有効ビット201〜207に対応す
るパイプラインステージをＡ〜Ｇと呼ぶと，この論理テ
ーブルは次の様になっている。

つまりＦステージにある演算結果よりD,Eステージにあ
る結果が早く欲しい場合は,Fステージの有効ビットを抑
える信号1701を“0"にし,Eステージにある演算結果より
Ｄステージにある結果が早く欲しい場合はＥステージの
有効ビットを抑える信号1702を“0"にする論理となって
いる。

切替回路12の制御は，有効ビットをあらわすフリップ
フロップ204〜207と優先度変更信号1701,1702,加減算回
路系の結果を優先して出力できることを指示する信号14
02によって行なわれる。先ず優先度変更信号1701,1702
が共に“1"の場合，つまり優先度変更が無い場合につい
てみると，信号1402が“1"であればフリップフロップ20
7,206,205,204の順に見て例えば最初に“1"のあるフリ
ップフロップが206であるとするとこれに対応するパイ
プライン用レジスタ５の結果を演算レジスタ16に転送す
るめ,ANDゲート217〜214のうち対応するANDゲート216の
出力信号1206が“1"となり，切替回路12ではパイプライ
ン用レジスタ５が選択されて結果の転送が行なわれるこ
とになる。

信号1402が“0"であれば加減算回路系の結果は演算レ
ジスタ16に転送できないのでANDゲート217〜214のいず
れの出力（1207〜1204）も“0"となり，従って信号1306
〜1304は全て“1"となるのでフリップフロップ204〜206
の内容がそのままフリップフロップ205〜207に移され
る。

次に優先度変更がある場合についてみると，例えばフ
リップフロップ207,206,205,204のうち206と205が“1"
であり，格納アドレスレジスタ226の内容とオペランド
アドレスレジスタ231,232とは一致せず（信号1601＝
“0"），格納アドレスレジスタ225の内容とオペランド
アドレスレジスタ231或は232が一致している（信号1602
＝“1"）とすると，次に実行に入ろうとしている命令は
Ｅステージにある演算結果を待っている状態であり,Fス
テージの結果よりも先にＥステージの結果を優先して演
算レジスタ16に格納した方が待合せ時間が少なくて済
む。この場合，優先度変更信号1702＝“0"となることに
よってフリップフロップ206の出力信号を抑え,ANDゲー
ト216の出力信号は“0",ANDゲート215の出力信号は“1"
となって，切替回路12ではパイプライン用レジスタ４が
選択され,Fステージにある結果よりＥステージにある結
果が転送されることになる。この場合追い越されて転送
されなかったＦステージ上の結果はＧステージに移され
る。

なお、Ｇステージに有効なデータが格納されている場
合には、最優先でＧステージのデータが出力され、追い
越しは中止される。これは、第２図において、Ｇステー
ジの有効性を表すフリップフロップ207が“1"になる
と、優先度変更信号1701、1702の如何にかかわらず、AN
Dゲート217、216、215、214の出力信号1207、1206、120
5、1204は、それぞれ“1"、“0"、“0"、“0"となり、
切替回路12ではＧステージのデータが選ばれることで理
解されよう。

次に切替回路14の選択制御について説明する。各演算
回路系から演算レジスタ16に転送すべき結果が１つでも
存在することを表わす信号1501,1502,1503はそれぞれフ
リップフロップ107の出力，フリップフロップ204〜207
の出力の論理和，フリップフロップ302〜307の出力の論
理和である。

この３本の信号を入力し，優先順位つまり乗算回路
系，加減算回路系，論理演算系の順に従って，乗算回路
系の出力を選ぶ信号1401,加減算回路系の出力を選ぶ信
号1402,論理演算系の出力を選ぶ信号1403を作成し，こ
れによって切替回路14の選択制御を行なっている。

第３図は結果待ちを行なわない場合の高速化の一例を
説明する為の命令列である。の命令は演算レジスタ１
の内容と，演算レジスタ２の内容を乗算し，結果を演算
レジスタ３に格納することを意味する。〜について
も同様である。

第４−Ａ図は，第３図の命令列に於ける従来の装置，
即ち第１図に於けるパイプライン用レジスタ４〜11,切
替回路12,13が無い場合の命令実行のタイムチャートで
ある。命令の実行起動がマシンサイクル毎に１命令で，
与えられた命令列順にのみ行なえる場合，〜の命令
については１マシンサイクルずれで乗算回路1,加減算回
路2,加減算回路２に演算を指示し，それぞれ７サイクル
目,4サイクル目,4サイクル目に演算結果が求まるので演
算レジスタ16への書込みパス103にはの命令順に
結果が得られる。結果の命令順が変わってもこの場合何
ら問題はない。ところがの命令については，タイミン
グ４から実行開始させたとすると（第４−Ａ図の点
線），加減算である為４マシンサイクル後のタイミング
７で結果が求まり，の命令の結果が求まるタイミング
と一致し，不具合が生じる。従っての命令の実行開始
を１マシンサイクル遅らせ，タイミング５から実行させ
ることによってこれを避けるようにする（第４−Ａ図の
実線）。の命令についても同様である。こうして７命
令を実行させると，全体で16マシンサイクルを必要とす
る。

第４−Ｂ図は第３図の命令列に於ける本発明の装置，
即ち第１図でのタイムチャートである。この場合〜
の命令すべてについて，前記の従来の場合とは異なり，
演算結果の競合を気にせず,1マシンサイクルずれで実行
開始させる。タイミング６でとの命令の結果が競合
するが，優先順に従って，の命令の結果が切替回路1
2,14で選択され，演算レジスタ16に転送される。の命
令の結果は演算レジスタ16には転送されず，パイプライ
ン用レジスタ７に移される。次にタイミング７ではと
ととの命令の結果が競合するが，優先順に従って
の命令の結果が切替回路14で選択され，演算レジスタ
16に転送される。の命令の結果はパイプライン用レジ
スタ４に移され，，の命令の結果はそれぞれパイプ
ライン用レジスタ8,7に移される。次にタイミング８で
はととの命令の結果が競合するが，優先順に従っ
ての命令の結果がパイプライン用レジスタ４から切替
回路12,14を通して演算レジスタ16に転送される。と
の命令の結果はそれぞれパイプライン用レジスタ9,8
に移される。次にタイミング９ではとの命令の結果
が競合するが，優先順に従っての命令の結果がパイプ
ライン用レジスタ９から切替回路13,14を通して演算レ
ジスタ16に転送される。の命令の結果はパイプライン
用レジスタ９に移される。タイミング10では競合なく
の命令の結果がパイプライン用レジスタ９から切替回路
13,14を通して演算レジスタ16に転送される。の命令
の結果はタイミング13で競合なく結果の格納が行なわ
れ，結果的には７命令の実行に13マシンサイクルで済む
ので，高速化されることが理解されよう。

尚，パイプラインの長さを同じ長さに合わせているの
は，パイプラインの長さがすべて同じであれば１マシン
サイクル毎の入力に対し必ず出力の競合なしに１マシン
サイクル毎に出力を得ることが出来るためであり，単に
転送の為のパイプライン用レジスタの任意の出力から結
果を取り出す構成にしているのは，競合さえなければ出
来るだけ早く，演算レジスタを更新し，この結果をオペ
ランドとして使用する命令が後続の命令の中にあれば早
く実行に移らせるためである。

第５図は結果待ちを行なう場合の一例を説明する為の
命令列である。記述方法は第３図と同様の為，説明は省
略する。

第６−Ａ図は，第５図の命令列に於けるタイムチャー
トを優先変更回路が無いと仮定した場合のタイムチャー
トであり，，，の命令は順次タイミング9,10,11
で結果の転送が行なわれる。の命令はの命令の結果
が演算レジスタ16へ転送され読み出されて（タイミング
12）はじめてタイミング13から実行開始される。これに
対して，本発明の装置に於ける優先変更回路により，第
６−Ｂ図のタイムチャートに示すように，、、の
命令の結果の転送は、の命令がの命令の結果を待つ
実行待ちとなっているので、の結果を早く出力するよ
うに動作する。つまり、優先変更回路により、タイミン
グ９でＤステージのアドレス一致信号1603が“1"となっ
ての命令の結果を先に出力し、続いて、の順に結
果出力されるようになる。これによって、の命令はタ
イミング11から実行開始され、第６−Ａ図に比べて高速
化が計られているのが理解されよう。

〔発明の効果〕

以上説明したように，本発明はパイプライン化した機
能の異なる演算器を複数個持つ情報処理装置に於て，各
演算に最低必要なパイプライン段数が異なる場合，各演
算器に対してその後段に単に結果の転送のみを行なうパ
イプライン用のレジスタを必要な段数だけ付加すること
によって各演算系パイプラインの段数を等しくし，付加
したパイプライン用レジスタの任意のレジスタからも演
算結果を出力出来るように構成し，全結果出力のうちか
ら１つを選択しようとして同一演算器に於ける演算器出
力及び付加したパイプライン用レジスタ出力の間で競合
する場合には，結果を早く必要とするものがあればこれ
を優先し，さもなければパイプライン用レジスタのより
後段からの出力を優先させて出力させることによって必
要なマシンサイクルを減少し，動作を高速化させる効果
がある。

【図面の簡単な説明】 第１図は本発明の一実施例を示すブロック図，第２図は
第１図の一部を詳細に示した図，第３図，第５図は本発
明の効果を説明する為の命令列例，第４−Ａ図，第４−
Ｂ図，第６−Ａ図，第６−Ｂ図は本発明の効果を説明す
る為のタイムチャートである。 記号の説明:1……乗算回路,2……加減算回路,3……論理
演算回路,4〜11……パイプライン用レジスタ,12〜14…
…切替回路,15……制御回路,16……演算レジスタ,101〜
107,201〜207,301〜307……フリップフロップ（有効フ
ラグ）,214〜217……AND回路,221〜223……結果アドレ
スレジスタ,224〜226……格納アドレスレジスタ,231,23
2……オペランドアドレスレジスタ,241……比較器,100
1,1002……オペランド供給パス,1003……結果格納パス,
1204〜1207……選択回路12に於ける選択信号,1401〜140
3……選択回路14に於ける選択信号,1501…1503……各演
算系に格納すべき結果があることを示す制御信号,1601
〜1603……結果アドレス／オペランドアドレス一致信
号,1701,1702……優先度変更信号。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】パイプライン化した機能の異なる演算器を
   複数個持つ情報処理装置に於て、各演算に最低必要なパ
   イプライン段数が異なる場合、各演算器に対してその後
   段に、単に結果の転送のみを行なうパイプライン用のレ
   ジスタを各演算系パイプラインの段数が等しくなるよう
   に必要な段数だけ付加し、前記付加したパイプライン用
   のレジスタの任意のレジスタからも演算結果を出力出来
   る切替手段と、各結果出力のうちから１つを選択しよう
   として同一演算器に於ける演算器出力及び付加したパイ
   プライン用レジスタ出力の間で競合する場合には、パイ
   プライン用レジスタのより後段からの出力を優先させる
   ことを基本とするが、そのなかのいずれかの結果出力を
   オペランドとして使う後続命令が待たされている場合に
   は、該結果出力を、後段からの出力より優先させて出力
   する制御手段とを含むことを特徴とする情報処理装置。