JPH07262008A - 並列分岐処理装置 - Google Patents
並列分岐処理装置Info
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- JPH07262008A JPH07262008A JP5422794A JP5422794A JPH07262008A JP H07262008 A JPH07262008 A JP H07262008A JP 5422794 A JP5422794 A JP 5422794A JP 5422794 A JP5422794 A JP 5422794A JP H07262008 A JPH07262008 A JP H07262008A
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Abstract
(57)【要約】
【目的】 並列分岐処理装置に関し、一つの命令中に複
数の分岐命令があって、複数の分岐条件が成立した場合
の処理を行うことを目的とする。 【構成】 複数の所定の処理を行う処理ユニットと、前
記複数の処理ユニットに対応する複数の命令ユニットに
よって構成された命令5 が格納される命令記憶部と、前
記命令を解読して各処理ユニットを制御する制御部とを
備え、前記命令記憶部内の命令を取り出した制御部が前
記複数の処理ユニットに対応する命令ユニットを渡す構
成を有する処理装置であって、前記１つの命令中の命令
ユニットに複数の分岐命令が存在し、前記複数の分岐命
令の中の複数の分岐条件が成立したとき、その成立した
分岐先をすべて格納する格納部を備えるように構成す
る。
数の分岐命令があって、複数の分岐条件が成立した場合
の処理を行うことを目的とする。 【構成】 複数の所定の処理を行う処理ユニットと、前
記複数の処理ユニットに対応する複数の命令ユニットに
よって構成された命令5 が格納される命令記憶部と、前
記命令を解読して各処理ユニットを制御する制御部とを
備え、前記命令記憶部内の命令を取り出した制御部が前
記複数の処理ユニットに対応する命令ユニットを渡す構
成を有する処理装置であって、前記１つの命令中の命令
ユニットに複数の分岐命令が存在し、前記複数の分岐命
令の中の複数の分岐条件が成立したとき、その成立した
分岐先をすべて格納する格納部を備えるように構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は並列分岐処理装置に関す
る。一つの命令中に複数の命令ユニットを持つ命令を持
つ構成の並列計算機の処理速度を向上させるものであ
る。
る。一つの命令中に複数の命令ユニットを持つ命令を持
つ構成の並列計算機の処理速度を向上させるものであ
る。
【０００２】並列計算機の構成で、一つの命令中に複数
のオペレーションを持つ命令を持つ構成、例えばＶＬＩ
Ｗ（Very Long Instruction Word) 方式の並列計算機は
次世代マイクロプロセッサのアーキテクチャの一つとし
て注目されている。
のオペレーションを持つ命令を持つ構成、例えばＶＬＩ
Ｗ（Very Long Instruction Word) 方式の並列計算機は
次世代マイクロプロセッサのアーキテクチャの一つとし
て注目されている。
【０００３】
【従来の技術】ＶＬＩＷ方式の並列計算機は一般に整数
／論理演算ユニットと浮動小数点演算ユニット、ロード
／ストア・ユニットなどの処理ユニットをそれぞれ複数
備える構成を持ち、一つの命令中に各処理ユニットに対
応する命令部分を持つ。
／論理演算ユニットと浮動小数点演算ユニット、ロード
／ストア・ユニットなどの処理ユニットをそれぞれ複数
備える構成を持ち、一つの命令中に各処理ユニットに対
応する命令部分を持つ。
【０００４】図５はＶＬＩＷ方式の並列計算機の構成を
示す図であって、図の（Ａ）はブロック図である。図に
おいて、２０は命令記憶部であって、並列計算機のＶＬ
ＩＷ命令を格納するものである。２１は制御部であっ
て、命令記憶部20から読み出されたＶＬＩＷ命令を解読
してそれに従って各処理ユニットを制御するものであ
る。
示す図であって、図の（Ａ）はブロック図である。図に
おいて、２０は命令記憶部であって、並列計算機のＶＬ
ＩＷ命令を格納するものである。２１は制御部であっ
て、命令記憶部20から読み出されたＶＬＩＷ命令を解読
してそれに従って各処理ユニットを制御するものであ
る。
【０００５】２２はデータ記憶部であって、各処理ユニ
ットで処理するデータを格納するものである。２３はロ
ード／ストアユニットであって、データ記憶部22から指
定されたデータを読み出して長レジスタ群24又は短レジ
スタ群26に転送するものである。ロード／ストアユニッ
ト23は複数設けられて長レジスタ群24及び短レジスタ群
26にデータ記憶部22からデータ転送を並列に行う。
ットで処理するデータを格納するものである。２３はロ
ード／ストアユニットであって、データ記憶部22から指
定されたデータを読み出して長レジスタ群24又は短レジ
スタ群26に転送するものである。ロード／ストアユニッ
ト23は複数設けられて長レジスタ群24及び短レジスタ群
26にデータ記憶部22からデータ転送を並列に行う。
【０００６】２４は長レジスタ群であって、浮動小数点
演算機構25が使用する長語レジスタを複数持つものであ
る。２５は浮動小数点演算機構であって、長レジスタ群
24内の長語レジスタの間で浮動小数点演算を行うもので
ある。
演算機構25が使用する長語レジスタを複数持つものであ
る。２５は浮動小数点演算機構であって、長レジスタ群
24内の長語レジスタの間で浮動小数点演算を行うもので
ある。
【０００７】２６は短レジスタ群であって、整数論理演
算機構27が使用する短語レジスタを複数持つものであ
る。２７は整数論理演算機構であって、短レジスタ群26
内の長語レジスタの間で整数論理演算を行うものであ
る。
算機構27が使用する短語レジスタを複数持つものであ
る。２７は整数論理演算機構であって、短レジスタ群26
内の長語レジスタの間で整数論理演算を行うものであ
る。
【０００８】２８はプログラムカウンタであって、次に
実行すべきＶＬＩＷ命令が格納されている命令記憶部20
のアドレスを指定するものである。２９は分岐処理機構
であって、複数の整数論理演算機構27や浮動小数点演算
機構25で演算の結果、分岐が成立した時に処理ユニット
の中で優先順位を付けて上位の分岐先に分岐するため、
その分岐先アドレスをプログラムカウンタ28に設定する
ものである。
実行すべきＶＬＩＷ命令が格納されている命令記憶部20
のアドレスを指定するものである。２９は分岐処理機構
であって、複数の整数論理演算機構27や浮動小数点演算
機構25で演算の結果、分岐が成立した時に処理ユニット
の中で優先順位を付けて上位の分岐先に分岐するため、
その分岐先アドレスをプログラムカウンタ28に設定する
ものである。
【０００９】ここで、浮動小数点演算機構と整数論理演
算機構とロード／ストアユニット等は必要に応じて複数
設けられる。ロード／ストアユニットは浮動小数点演算
機構と整数論理演算機構がレジスタ間演算を行う構成を
採用しているので、演算を行う前に予めデータをレジス
タ群の中に用意するためにデータ記憶部とレジスタ間の
転送を命令によって行うために設けられている。
算機構とロード／ストアユニット等は必要に応じて複数
設けられる。ロード／ストアユニットは浮動小数点演算
機構と整数論理演算機構がレジスタ間演算を行う構成を
採用しているので、演算を行う前に予めデータをレジス
タ群の中に用意するためにデータ記憶部とレジスタ間の
転送を命令によって行うために設けられている。
【００１０】また図の（Ｂ）はＶＬＩＷ命令の形式の例
を示す図であって、ＶＬＩＷ命令は複数の命令ユニット
の結合であり、各命令ユニットが各処理ユニットに対応
する。
を示す図であって、ＶＬＩＷ命令は複数の命令ユニット
の結合であり、各命令ユニットが各処理ユニットに対応
する。
【００１１】ＶＬＩＷ方式の並列計算機のプログラムは
命令記憶部20に、データはデータ記憶部22に予め格納さ
れる。並列計算機の動作はプログラムカウンタ28の指定
する命令記憶部20のアドレスに格納されているＶＬＩＷ
命令が読み出されて制御部21に渡される。制御部21はＶ
ＬＩＷ命令を各命令ユニットに分解して各命令ユニット
を対応する各処理ユニットに渡す。
命令記憶部20に、データはデータ記憶部22に予め格納さ
れる。並列計算機の動作はプログラムカウンタ28の指定
する命令記憶部20のアドレスに格納されているＶＬＩＷ
命令が読み出されて制御部21に渡される。制御部21はＶ
ＬＩＷ命令を各命令ユニットに分解して各命令ユニット
を対応する各処理ユニットに渡す。
【００１２】各処理ユニットは与えられた各命令に従っ
て演算を実行し、ロード／ストアユニットはデータ記憶
部とレジスタ間の転送を行う。また、制御部21は次の命
令の実行アドレスをプログラムカウンタ28に設定する。
て演算を実行し、ロード／ストアユニットはデータ記憶
部とレジスタ間の転送を行う。また、制御部21は次の命
令の実行アドレスをプログラムカウンタ28に設定する。
【００１３】各処理ユニットは演算の終了を制御部21に
通知し、制御部21は次の命令の取り出しを開始する。ま
た、分岐命令があったときは分岐処理機構29が最も優先
度の高い分岐先を選択して、プログラムカウンタ28に設
定し、そのアドレスの命令を取り出して実行する。
通知し、制御部21は次の命令の取り出しを開始する。ま
た、分岐命令があったときは分岐処理機構29が最も優先
度の高い分岐先を選択して、プログラムカウンタ28に設
定し、そのアドレスの命令を取り出して実行する。
【００１４】このようにして、ＶＬＩＷ方式の並列計算
機は、複数の命令ユニットから構成されるＶＬＩＷ命令
を順次実行することで処理を進める。プログラムは並列
処理用のコンパイラによって個々のＶＬＩＷ命令にオペ
レーションが配置される。コンパイラは同時に実行が可
能なオペレーションを選別してスケジューリングを行
う。
機は、複数の命令ユニットから構成されるＶＬＩＷ命令
を順次実行することで処理を進める。プログラムは並列
処理用のコンパイラによって個々のＶＬＩＷ命令にオペ
レーションが配置される。コンパイラは同時に実行が可
能なオペレーションを選別してスケジューリングを行
う。
【００１５】従来のハードウェア処理では、一つのＶＬ
ＩＷ命令に複数の分岐命令がある場合で、その複数の分
岐が成立した場合は最初の処理ユニットの分岐に従って
処理を分岐させ、他の処理ユニットの結果を無視するこ
ととしていた。
ＩＷ命令に複数の分岐命令がある場合で、その複数の分
岐が成立した場合は最初の処理ユニットの分岐に従って
処理を分岐させ、他の処理ユニットの結果を無視するこ
ととしていた。
【００１６】例えば第一の処理ユニットの分岐処理の結
果Ａ番地に分岐することとなり、第二の処理ユニットの
分岐処理の結果Ｂ番地に分岐することとなった場合に
は、Ａ番地に分岐を行い、Ｂ番地に分岐することは無視
していた。
果Ａ番地に分岐することとなり、第二の処理ユニットの
分岐処理の結果Ｂ番地に分岐することとなった場合に
は、Ａ番地に分岐を行い、Ｂ番地に分岐することは無視
していた。
【００１７】このため、このように二つ以上分岐が成立
するように命令ユニットを配置するＶＬＩＷ命令をコン
パイラが発生することは避けるようにし、二つ以上分岐
が成立する可能性がある場合には各分岐命令は別のＶＬ
ＩＷ命令として生成するようにしていた。
するように命令ユニットを配置するＶＬＩＷ命令をコン
パイラが発生することは避けるようにし、二つ以上分岐
が成立する可能性がある場合には各分岐命令は別のＶＬ
ＩＷ命令として生成するようにしていた。
【００１８】
【発明が解決しようとする課題】このように二つ以上分
岐が成立する可能性がある場合には各分岐命令は別のＶ
ＬＩＷ命令として生成するようにすると、その分岐命令
に対応する処理ユニット以外の処理ユニットに対する命
令は状態を変化させないようにするため、無効命令（Ｎ
ＯＰ：Non Operation ）とする必要がある。
岐が成立する可能性がある場合には各分岐命令は別のＶ
ＬＩＷ命令として生成するようにすると、その分岐命令
に対応する処理ユニット以外の処理ユニットに対する命
令は状態を変化させないようにするため、無効命令（Ｎ
ＯＰ：Non Operation ）とする必要がある。
【００１９】従って、なんら処理をしないＮＯＰ命令が
増加し、また、コンパイラはＶＬＩＷ命令に命令ユニッ
トを配置する場合に、同時に成立可能な分岐命令を認識
して別のＶＬＩＷ命令に配置しなければならず、スケジ
ューリングが複雑になっていた。
増加し、また、コンパイラはＶＬＩＷ命令に命令ユニッ
トを配置する場合に、同時に成立可能な分岐命令を認識
して別のＶＬＩＷ命令に配置しなければならず、スケジ
ューリングが複雑になっていた。
【００２０】本発明はこのような点にかんがみて、複数
の処理ユニットを備え、一つの全体命令中に前記複数の
処理ユニットに対応する複数の命令ユニットを持つ命令
を持つ構成の処理装置において、前記複数の命令ユニッ
トでその中で複数の分岐条件が成立した場合の処理を行
う手段を提供することを目的とする。
の処理ユニットを備え、一つの全体命令中に前記複数の
処理ユニットに対応する複数の命令ユニットを持つ命令
を持つ構成の処理装置において、前記複数の命令ユニッ
トでその中で複数の分岐条件が成立した場合の処理を行
う手段を提供することを目的とする。
【００２１】
【課題を解決するための手段】上記の課題は下記の如く
に構成された並列分岐処理装置によって解決される。図
１は、本発明の原理図である。 (1) 複数の所定の処理を行う処理ユニット10-1,10-
2,..と、前記複数の処理ユニット10-1,10-2,..に対応す
る複数の命令ユニット5-1,5-2,.., によって構成された
命令5 が格納される命令記憶部20と、前記命令5 を解読
して各処理ユニット10-1,10-2,..を制御する制御部21と
を備え、前記命令記憶部20内の命令5 を取り出した制御
部21が前記複数の処理ユニット10-1,10-2,..に対応する
命令ユニットを渡す構成を有する処理装置であって、前
記１つの命令5 中の命令ユニット5-1,5-2,.., に複数の
分岐命令が存在し、前記複数の分岐命令の中の複数の分
岐条件が成立したとき、その成立した分岐先を格納する
分岐先格納部41を備えるように構成する。 (2) 前記(1) 記載の並列計算機の構成であって、１つの
命令5 中の命令ユニット5-1,5-2,.., に複数の分岐命令
が存在し、前記複数の分岐命令の中の複数の分岐条件が
成立したとき、制御部21及び各処理ユニット10-1,10-
2,..の現在の実行環境及び前記分岐先格納部41の内容を
退避させる退避情報格納部42を有するように構成する。 (3) 前記(1) 記載の並列分岐処理装置において、前記１
つの命令5 中の命令ユニット5-1,5-2,..に複数の分岐命
令が存在し、前記複数の分岐命令の中の複数の分岐条件
が成立したとき、その成立した分岐先をすべてと、前記
１つの命令5 の次のアドレスとを前記分岐先格納部41に
格納するように構成する。 (4) 実行した分岐命令に対応する分岐復帰命令を実行
する場合に、分岐先格納部に分岐すべきアドレスが格納
されていない場合には前記退避情報格納部42にある処理
ユニットの実行環境及び分岐先格納部の内容を復帰さ
せ、分岐先格納部に分岐すべきアドレスが格納されてい
る場合には退避情報格納部42にある制御部21及び各処理
ユニット10-1,10-2,..の実行環境を復帰させる分岐復帰
処理部を有するように構成する。
に構成された並列分岐処理装置によって解決される。図
１は、本発明の原理図である。 (1) 複数の所定の処理を行う処理ユニット10-1,10-
2,..と、前記複数の処理ユニット10-1,10-2,..に対応す
る複数の命令ユニット5-1,5-2,.., によって構成された
命令5 が格納される命令記憶部20と、前記命令5 を解読
して各処理ユニット10-1,10-2,..を制御する制御部21と
を備え、前記命令記憶部20内の命令5 を取り出した制御
部21が前記複数の処理ユニット10-1,10-2,..に対応する
命令ユニットを渡す構成を有する処理装置であって、前
記１つの命令5 中の命令ユニット5-1,5-2,.., に複数の
分岐命令が存在し、前記複数の分岐命令の中の複数の分
岐条件が成立したとき、その成立した分岐先を格納する
分岐先格納部41を備えるように構成する。 (2) 前記(1) 記載の並列計算機の構成であって、１つの
命令5 中の命令ユニット5-1,5-2,.., に複数の分岐命令
が存在し、前記複数の分岐命令の中の複数の分岐条件が
成立したとき、制御部21及び各処理ユニット10-1,10-
2,..の現在の実行環境及び前記分岐先格納部41の内容を
退避させる退避情報格納部42を有するように構成する。 (3) 前記(1) 記載の並列分岐処理装置において、前記１
つの命令5 中の命令ユニット5-1,5-2,..に複数の分岐命
令が存在し、前記複数の分岐命令の中の複数の分岐条件
が成立したとき、その成立した分岐先をすべてと、前記
１つの命令5 の次のアドレスとを前記分岐先格納部41に
格納するように構成する。 (4) 実行した分岐命令に対応する分岐復帰命令を実行
する場合に、分岐先格納部に分岐すべきアドレスが格納
されていない場合には前記退避情報格納部42にある処理
ユニットの実行環境及び分岐先格納部の内容を復帰さ
せ、分岐先格納部に分岐すべきアドレスが格納されてい
る場合には退避情報格納部42にある制御部21及び各処理
ユニット10-1,10-2,..の実行環境を復帰させる分岐復帰
処理部を有するように構成する。
【００２２】
(1) 複数の所定の処理を行う処理ユニット10-1,10-2,..
と、前記複数の処理ユニット10-1,10-2,..に対応する複
数の命令ユニット5-1,5-2,.., によって構成された命令
5 が格納される命令記憶部20と、前記命令5 を解読して
各処理ユニット10-1,10-2,..を制御する制御部21とを備
え、前記命令記憶部20内の命令5 を取り出した制御部21
が前記複数の処理ユニット10-1,10-2,..に対応する命令
ユニットを渡す構成を有する処理装置であって、前記１
つの命令5 中の命令ユニット5-1,5-2,.., に複数の分岐
命令が存在し、前記複数の分岐命令の中の複数の分岐条
件が成立したとき、とは例えば、ＶＬＩＷ命令の分岐命
令が複数分岐条件が成立したときである。
と、前記複数の処理ユニット10-1,10-2,..に対応する複
数の命令ユニット5-1,5-2,.., によって構成された命令
5 が格納される命令記憶部20と、前記命令5 を解読して
各処理ユニット10-1,10-2,..を制御する制御部21とを備
え、前記命令記憶部20内の命令5 を取り出した制御部21
が前記複数の処理ユニット10-1,10-2,..に対応する命令
ユニットを渡す構成を有する処理装置であって、前記１
つの命令5 中の命令ユニット5-1,5-2,.., に複数の分岐
命令が存在し、前記複数の分岐命令の中の複数の分岐条
件が成立したとき、とは例えば、ＶＬＩＷ命令の分岐命
令が複数分岐条件が成立したときである。
【００２３】この結果情報を全部使用するためには、そ
の成立した分岐先をすべて格納する必要かあり、そのた
めに格納部45を備えることによって、分岐条件が成立し
たこと、及び分岐先アドレスを保持することができる。
の成立した分岐先をすべて格納する必要かあり、そのた
めに格納部45を備えることによって、分岐条件が成立し
たこと、及び分岐先アドレスを保持することができる。
【００２４】さらにすべての分岐先アドレスを保持する
ことにより、順次分岐先の処理を行いすべての分岐先処
理を実行することができる。 (2) (1) に記載の処理を行うこと、すなわち、分岐先の
処理を逐次実行するためには分岐命令実行時の状態に戻
る必要がある。
ことにより、順次分岐先の処理を行いすべての分岐先処
理を実行することができる。 (2) (1) に記載の処理を行うこと、すなわち、分岐先の
処理を逐次実行するためには分岐命令実行時の状態に戻
る必要がある。
【００２５】そこで、退避情報格納部42を設けて、制御
部21及び各処理ユニット10-1,10-2,..の現在の実行環境
及び分岐先格納部41の内容を退避させる。分岐先から復
帰するたびごとにこの情報により、分岐命令実行時の状
態に制御部21及び各処理ユニット10-1,10-2,..の状態を
復帰させるためである。 (3) 分岐先の処理を逐次実行するためには分岐命令実
行時の状態に戻る必要がある。
部21及び各処理ユニット10-1,10-2,..の現在の実行環境
及び分岐先格納部41の内容を退避させる。分岐先から復
帰するたびごとにこの情報により、分岐命令実行時の状
態に制御部21及び各処理ユニット10-1,10-2,..の状態を
復帰させるためである。 (3) 分岐先の処理を逐次実行するためには分岐命令実
行時の状態に戻る必要がある。
【００２６】前記複数の分岐条件が成立したとき、その
成立した分岐先をすべて格納し、さらに、分岐命令ユニ
ットを複数含んだ命令の次のアドレスとを格納する分岐
先格納部41を備える。
成立した分岐先をすべて格納し、さらに、分岐命令ユニ
ットを複数含んだ命令の次のアドレスとを格納する分岐
先格納部41を備える。
【００２７】これによって、最後の分岐先処理が終了し
て、復帰する場合には分岐先格納部41には先の分岐命令
ユニットを複数含んだ命令の次のアドレスが格納されて
おり、そこに復帰するようにできる。また、その場合の
実行環境も退避情報格納部42に退避した情報を使用でき
る。
て、復帰する場合には分岐先格納部41には先の分岐命令
ユニットを複数含んだ命令の次のアドレスが格納されて
おり、そこに復帰するようにできる。また、その場合の
実行環境も退避情報格納部42に退避した情報を使用でき
る。
【００２８】この方法により分岐命令ユニットを複数含
んだ命令に戻るより１ステップ速く処理できることにな
る。 (4) 前記(1) 及び (2)記載の構成であって、実行した分
岐命令に対応する分岐復帰命令を実行する場合に、分岐
先格納部に分岐すべきアドレスが格納されていない場合
には退避情報格納部42にある処理ユニットの実行環境及
び分岐先格納部を復帰させ、分岐先格納部に分岐すべき
アドレスが格納されている場合には退避情報格納部42に
ある制御部21及び各処理ユニット10-1,10-2,..の実行環
境を復帰させる分岐復帰処理部を有するように構成す
る。
んだ命令に戻るより１ステップ速く処理できることにな
る。 (4) 前記(1) 及び (2)記載の構成であって、実行した分
岐命令に対応する分岐復帰命令を実行する場合に、分岐
先格納部に分岐すべきアドレスが格納されていない場合
には退避情報格納部42にある処理ユニットの実行環境及
び分岐先格納部を復帰させ、分岐先格納部に分岐すべき
アドレスが格納されている場合には退避情報格納部42に
ある制御部21及び各処理ユニット10-1,10-2,..の実行環
境を復帰させる分岐復帰処理部を有するように構成す
る。
【００２９】
【実施例】図２は本発明の実施例の並列分岐処理装置の
構成ブロック図である。図において、２９は分岐処理機
構であって、各処理ユニットから分岐条件の判定結果を
受け取り、分岐先を決定するものである。
構成ブロック図である。図において、２９は分岐処理機
構であって、各処理ユニットから分岐条件の判定結果を
受け取り、分岐先を決定するものである。
【００３０】４１は分岐先格納部であって、１つの命令
中の命令ユニット5-1,5-2,.., に複数の分岐命令が存在
し、前記複数の分岐命令の中の複数の分岐条件が成立し
たとき、その成立した分岐先をすべて格納するものであ
る。
中の命令ユニット5-1,5-2,.., に複数の分岐命令が存在
し、前記複数の分岐命令の中の複数の分岐条件が成立し
たとき、その成立した分岐先をすべて格納するものであ
る。
【００３１】４２は退避情報格納部であって、制御部21
及び各処理ユニット10-1,10-2,..の現在の実行環境及び
分岐先格納部41の内容を退避格納するものである。４３
は判定部であって、分岐先格納部に分岐すべきアドレス
が格納されているか否か、及び退避情報格納部42に分岐
先格納部41の情報が退避されているか否かを判定して分
岐処理機構に結果を出力するものである。その他、図５
と同一の符号は同一物を示す。
及び各処理ユニット10-1,10-2,..の現在の実行環境及び
分岐先格納部41の内容を退避格納するものである。４３
は判定部であって、分岐先格納部に分岐すべきアドレス
が格納されているか否か、及び退避情報格納部42に分岐
先格納部41の情報が退避されているか否かを判定して分
岐処理機構に結果を出力するものである。その他、図５
と同一の符号は同一物を示す。
【００３２】以下実施例の動作を説明する。まず、命令
記憶部20から制御部21に読み出された命令は命令ユニッ
トごとに対応する処理ユニットに渡される。各処理ユニ
ットは命令ユニットを解読し、分岐命令であるときは分
岐条件を判断し、且つ分岐先アドレスを計算する。分岐
条件の判断結果と計算された分岐先アドレスは分岐処理
機構29に送られる。
記憶部20から制御部21に読み出された命令は命令ユニッ
トごとに対応する処理ユニットに渡される。各処理ユニ
ットは命令ユニットを解読し、分岐命令であるときは分
岐条件を判断し、且つ分岐先アドレスを計算する。分岐
条件の判断結果と計算された分岐先アドレスは分岐処理
機構29に送られる。
【００３３】分岐条件が成立した命令ユニットが一つだ
けの場合は、通常の分岐処理が行われる。分岐条件が成
立した命令ユニットが複数存在する場合は、最初の分岐
条件が成立した分岐先アドレスはプログラムカウンタ28
に送られ、その他の分岐条件が成立した分岐先アドレス
は分岐先格納部41に送られて格納される。
けの場合は、通常の分岐処理が行われる。分岐条件が成
立した命令ユニットが複数存在する場合は、最初の分岐
条件が成立した分岐先アドレスはプログラムカウンタ28
に送られ、その他の分岐条件が成立した分岐先アドレス
は分岐先格納部41に送られて格納される。
【００３４】これと同時に、制御部21及び各処理ユニッ
ト10-1,10-2,..の実行環境情報( 計算機の内部状態を決
定する情報) を退避情報格納部42に格納する。複数の分
岐条件が成立した場合であって、すでに分岐を実行して
いる場合には分岐先格納部41の内部には前の分岐先アド
レスがまだ残っている場合がある。そこで、複数分岐を
実行しようとする場合には、分岐先格納部41の内部に前
の分岐先アドレスがまだ残っているか否かを調べて、残
っている場合には、それらの情報も実行環境情報ととも
に退避情報格納部42に格納する。
ト10-1,10-2,..の実行環境情報( 計算機の内部状態を決
定する情報) を退避情報格納部42に格納する。複数の分
岐条件が成立した場合であって、すでに分岐を実行して
いる場合には分岐先格納部41の内部には前の分岐先アド
レスがまだ残っている場合がある。そこで、複数分岐を
実行しようとする場合には、分岐先格納部41の内部に前
の分岐先アドレスがまだ残っているか否かを調べて、残
っている場合には、それらの情報も実行環境情報ととも
に退避情報格納部42に格納する。
【００３５】制御部21はプログラムカウンタ28に送られ
た分岐先アドレスで指定されたアドレスから次に実行す
る命令を取り出して命令ユニットごとに対応する各処理
ユニットに渡す。
た分岐先アドレスで指定されたアドレスから次に実行す
る命令を取り出して命令ユニットごとに対応する各処理
ユニットに渡す。
【００３６】分岐復帰命令により分岐先処理が終了し
て、復帰するときは分岐先格納部41に格納されている分
岐先アドレスを取り出してプログラムカウンタ28に送る
とともに、退避情報格納部42に格納されていた制御部21
及び各処理ユニット10-1,10-2,..の実行環境情報を元に
戻して並列計算機の内部状態を復元させる。
て、復帰するときは分岐先格納部41に格納されている分
岐先アドレスを取り出してプログラムカウンタ28に送る
とともに、退避情報格納部42に格納されていた制御部21
及び各処理ユニット10-1,10-2,..の実行環境情報を元に
戻して並列計算機の内部状態を復元させる。
【００３７】復帰するときに分岐先格納部41に格納され
ている分岐先アドレスがない時は、二重に分岐している
場合があるので、判定部43により退避情報格納部42に分
岐先格納部41の情報が退避されているか否かを調べる。
ている分岐先アドレスがない時は、二重に分岐している
場合があるので、判定部43により退避情報格納部42に分
岐先格納部41の情報が退避されているか否かを調べる。
【００３８】退避情報格納部42に分岐先格納部41の情報
が退避されている場合は、分岐先格納部41の情報とその
分岐命令時の実行環境情報を元に戻して並列計算機の内
部状態を復元させ、分岐先格納部41に格納されている最
初のアドレスをプログラムカウンタ28に送り、先の分岐
先処理の続きを実行する。
が退避されている場合は、分岐先格納部41の情報とその
分岐命令時の実行環境情報を元に戻して並列計算機の内
部状態を復元させ、分岐先格納部41に格納されている最
初のアドレスをプログラムカウンタ28に送り、先の分岐
先処理の続きを実行する。
【００３９】分岐復帰命令を実行するたびに、分岐先格
納部41に格納されている分岐先アドレスの実行されたも
のを消去する。そして退避情報格納部42から分岐先格納
部41に分岐先アドレス情報を復帰させるごとに実行環境
情報を消去する。
納部41に格納されている分岐先アドレスの実行されたも
のを消去する。そして退避情報格納部42から分岐先格納
部41に分岐先アドレス情報を復帰させるごとに実行環境
情報を消去する。
【００４０】このように、分岐処理とそれに伴う退避処
理、復帰処理を逐次行うことによって、すべての分岐処
理を実行することができる。図３は本発明の動作を説明
する遷移図であって、さらに詳細に説明する。
理、復帰処理を逐次行うことによって、すべての分岐処
理を実行することができる。図３は本発明の動作を説明
する遷移図であって、さらに詳細に説明する。
【００４１】ステップ81でプログラムカウンタ28がｉで
複数の分岐が成立する命令が実行されたときは、ステッ
プ81では退避処理がされて、プログラムカウンタ28には
最初の分岐先アドレスであるａが送られ、分岐先格納部
41には分岐先アドレスであるｂ，ｃが格納されるととも
に退避情報格納部42にその時の制御部21及び各処理ユニ
ットの実行環境情報（Ｓ1 とする）が退避される。
複数の分岐が成立する命令が実行されたときは、ステッ
プ81では退避処理がされて、プログラムカウンタ28には
最初の分岐先アドレスであるａが送られ、分岐先格納部
41には分岐先アドレスであるｂ，ｃが格納されるととも
に退避情報格納部42にその時の制御部21及び各処理ユニ
ットの実行環境情報（Ｓ1 とする）が退避される。
【００４２】ステップ82で最初の分岐先アドレスである
ａにある命令が実行される。ステップ85では分岐復帰命
令があるので、分岐先格納部41に格納されていたｂがプ
ログラムカウンタ28にセットされるとともに、分岐先格
納部41に格納されていたｂは消去され、分岐先格納部41
にはｃだけが残っている。
ａにある命令が実行される。ステップ85では分岐復帰命
令があるので、分岐先格納部41に格納されていたｂがプ
ログラムカウンタ28にセットされるとともに、分岐先格
納部41に格納されていたｂは消去され、分岐先格納部41
にはｃだけが残っている。
【００４３】そして次のステップであるステップ86では
分岐先アドレスであるｂにある命令が実行されることに
なる。ステップ89では分岐復帰命令があって分岐先アド
レスｃの処理が終了した場合には、分岐先格納部41の内
部には分岐先がないので元のアドレスであるｉの次に戻
る。この時に退避情報格納部42に退避していた実行環境
情報（Ｓ1 とする）も消去される。
分岐先アドレスであるｂにある命令が実行されることに
なる。ステップ89では分岐復帰命令があって分岐先アド
レスｃの処理が終了した場合には、分岐先格納部41の内
部には分岐先がないので元のアドレスであるｉの次に戻
る。この時に退避情報格納部42に退避していた実行環境
情報（Ｓ1 とする）も消去される。
【００４４】ステップ92は、分岐先であるｂにさらに複
数分岐命令がある時の処理を示す。ステップ92では退避
処理がされ、分岐先格納部41に分岐先アドレスが格納さ
れている場合であるので、この情報が退避情報格納部42
に退避されるとともにこの時の実行環境情報（Ｓ2 とす
る）も退避され、分岐先格納部41には新しい分岐先アド
レスｙ，ｚが格納される。
数分岐命令がある時の処理を示す。ステップ92では退避
処理がされ、分岐先格納部41に分岐先アドレスが格納さ
れている場合であるので、この情報が退避情報格納部42
に退避されるとともにこの時の実行環境情報（Ｓ2 とす
る）も退避され、分岐先格納部41には新しい分岐先アド
レスｙ，ｚが格納される。
【００４５】ステップ94では分岐復帰命令があるため、
分岐先格納部41に分岐先アドレスが格納されている場合
であるので、このときに格納されている分岐先アドレス
ｙがプログラムカウンタ28にセットされ、分岐先格納部
41のｙが消去される。
分岐先格納部41に分岐先アドレスが格納されている場合
であるので、このときに格納されている分岐先アドレス
ｙがプログラムカウンタ28にセットされ、分岐先格納部
41のｙが消去される。
【００４６】ステップ96に分岐復帰命令があると、この
ときに格納されている分岐先アドレスｚがプログラムカ
ウンタ28にセットされ、退避情報格納部42に退避されて
いた分岐先格納部41の内容と実行環境情報Ｓ2 が復帰さ
れて、分岐先格納部41にはｃが、退避情報格納部42には
実行環境情報Ｓ1 が格納されることになる。
ときに格納されている分岐先アドレスｚがプログラムカ
ウンタ28にセットされ、退避情報格納部42に退避されて
いた分岐先格納部41の内容と実行環境情報Ｓ2 が復帰さ
れて、分岐先格納部41にはｃが、退避情報格納部42には
実行環境情報Ｓ1 が格納されることになる。
【００４７】このにように本発明の分岐先アドレスをす
べて保持しておくとともに実行環境情報を退避させるこ
とによって、分岐が成立したすべての処理を行うことが
できる。
べて保持しておくとともに実行環境情報を退避させるこ
とによって、分岐が成立したすべての処理を行うことが
できる。
【００４８】また、最後の分岐先処理が終了した場合に
分岐復帰命令によって復帰すると、復帰先が保存されて
ないことになるので、分岐先アドレスをすべて保持して
おくとともにその最後に現在のプログラムカウンタ28の
値プラス１を格納して置けば、最後に分岐先格納部41に
ある分岐先アドレスをプログラムカウンタ28にセットす
る場合に簡単に元のプログラムに戻ることができる。
分岐復帰命令によって復帰すると、復帰先が保存されて
ないことになるので、分岐先アドレスをすべて保持して
おくとともにその最後に現在のプログラムカウンタ28の
値プラス１を格納して置けば、最後に分岐先格納部41に
ある分岐先アドレスをプログラムカウンタ28にセットす
る場合に簡単に元のプログラムに戻ることができる。
【００４９】また、複数の分岐が成立したとき、所定の
順序に分岐先格納部41に格納するための分岐優先判定回
路が必要となる。図４は本発明の分岐処理機構29内に使
用する分岐優先判定回路の構成図である。
順序に分岐先格納部41に格納するための分岐優先判定回
路が必要となる。図４は本発明の分岐処理機構29内に使
用する分岐優先判定回路の構成図である。
【００５０】図において、３０１，３１１，３３１は分
岐先アドレスレジスタであって、分岐先アドレスを各処
理ユニットから受け取って格納するレジスタであり、処
理ユニットの数だけ設けられる。
岐先アドレスレジスタであって、分岐先アドレスを各処
理ユニットから受け取って格納するレジスタであり、処
理ユニットの数だけ設けられる。
【００５１】３０２，３１２，３２２は分岐フラグであ
り、各処理ユニットの分岐判定結果を格納するものであ
る。３０３，３１３，３１５，３２３はＡＮＤ回路、３
１６はＯＲ回路、３０４，３１４はＮＯＴ回路である。
り、各処理ユニットの分岐判定結果を格納するものであ
る。３０３，３１３，３１５，３２３はＡＮＤ回路、３
１６はＯＲ回路、３０４，３１４はＮＯＴ回路である。
【００５２】第一の分岐フラグ302 がオン、すなわち分
岐が成立したときには、第一の分岐先アドレスがＡＮＤ
回路303 を経由してＯＲ回路316 の入力となり、出力と
して分岐先格納部41に格納するデータとして出力され
る。出力されると分岐フラグがオフされて、ＮＯＴ回路
304 の出力がオンとなり、次の分岐フラグ312 の内容に
より次の分岐アドレスレジスタ311 の内容が出力される
か否かが決定する。
岐が成立したときには、第一の分岐先アドレスがＡＮＤ
回路303 を経由してＯＲ回路316 の入力となり、出力と
して分岐先格納部41に格納するデータとして出力され
る。出力されると分岐フラグがオフされて、ＮＯＴ回路
304 の出力がオンとなり、次の分岐フラグ312 の内容に
より次の分岐アドレスレジスタ311 の内容が出力される
か否かが決定する。
【００５３】このように順次分岐先アドレスが分岐先格
納部41に格納するデータとして出力される。分岐先格納
部41に格納されたものは分岐フラグをオフとして次に格
納するものを選択する。
納部41に格納するデータとして出力される。分岐先格納
部41に格納されたものは分岐フラグをオフとして次に格
納するものを選択する。
【００５４】本実施例は一つの構成例であり、本発明は
これに限定されるものではない。
これに限定されるものではない。
【００５５】
【発明の効果】以上の説明から明らかなように本発明に
よれば一定の条件を満たしかつすべての分岐命令が実行
されるケースの処理をコンパイラが一つのＶＬＩＷ命令
に配置することが可能となり、従来行ってきた分岐命令
の成立時に必ず分岐させるためにＶＬＩＷ命令において
いた無効命令（ＮＯＰ：Non Operation ）の使用が不要
となり、ＶＬＩＷ命令列中の実質並列度が向上し、プロ
グラムの処理速度の向上が図れる。また無効命令を置く
ことがＶＬＩＷ命令の数の増加につながっていたが、本
発明により命令が占める記憶容量の低減が図れると、と
いう著しい工業的効果がある。
よれば一定の条件を満たしかつすべての分岐命令が実行
されるケースの処理をコンパイラが一つのＶＬＩＷ命令
に配置することが可能となり、従来行ってきた分岐命令
の成立時に必ず分岐させるためにＶＬＩＷ命令において
いた無効命令（ＮＯＰ：Non Operation ）の使用が不要
となり、ＶＬＩＷ命令列中の実質並列度が向上し、プロ
グラムの処理速度の向上が図れる。また無効命令を置く
ことがＶＬＩＷ命令の数の増加につながっていたが、本
発明により命令が占める記憶容量の低減が図れると、と
いう著しい工業的効果がある。
【図１】 本発明の原理図
【図２】 本発明の実施例の並列分岐処理装置の構成ブ
ロック図
ロック図
【図３】 本発明の動作を説明する遷移図
【図４】 本発明の分岐処理機構に使用する分岐優先判
定回路の構成図
定回路の構成図
【図５】 ＶＬＩＷ方式の並列計算機の構成を示す図
５ 命令 １０−１，１０−
２ 処理ユニット ２０ 命令記憶部 ２１ 制御部 ２２ データ記憶部 ２３ ロード／
ストアユニット ２４ 長レジスタ群 ２５ 浮動小数
点演算機構 ２６ 短レジスタ群 ２７ 整数論理
演算機構 ２８ プログラムカウンタ ２９ 分岐処理
機構 ４１ 分岐先格納部 ４２ 退避情報
格納部 ８０〜９６ ステップ
２ 処理ユニット ２０ 命令記憶部 ２１ 制御部 ２２ データ記憶部 ２３ ロード／
ストアユニット ２４ 長レジスタ群 ２５ 浮動小数
点演算機構 ２６ 短レジスタ群 ２７ 整数論理
演算機構 ２８ プログラムカウンタ ２９ 分岐処理
機構 ４１ 分岐先格納部 ４２ 退避情報
格納部 ８０〜９６ ステップ
Claims (4)
- 【請求項１】 複数の所定の処理を行う処理ユニット(1
0-1,10-2,..)と、前記複数の処理ユニット(10)に対応す
る複数の命令ユニット(5-1,5-2,..,5-n)によって構成さ
れた命令(5) が格納される命令記憶部(20)と、前記命令
(5) を解読して各処理ユニット(10-1,10-2,..)を制御す
る制御部(21)と、を備え、前記命令記憶部(20)内の命令
(5) を取り出した制御部(21)が前記複数の処理ユニット
(10-1,10-2,..)に対応する命令ユニットを渡す構成を有
する処理装置であって、 前記１つの命令(5) 中の命令ユニット(5-1,5-2,..,5-n)
に複数の分岐命令が存在し、前記複数の分岐命令の中の
複数の分岐条件が成立したとき、その成立した分岐先を
格納する分岐先格納部(41)を備えることを特徴とする並
列分岐処理装置。 - 【請求項２】 前記１つの命令(5) 中の命令ユニット(5
-1,5-2,..,5-n)に複数の分岐命令が存在し、前記複数の
分岐命令の中の複数の分岐条件が成立したとき、 制御部(21)及び各処理ユニット(10-1,10-2,..)の現在の
実行環境及び前記分岐先格納部(41)の内容を退避させる
退避情報格納部(42)を有することを特徴とする請求項１
記載の並列分岐処理装置。 - 【請求項３】 前記１つの命令(5) 中の命令ユニット(5
-1,5-2,..,5-n)に複数の分岐命令が存在し、前記複数の
分岐命令の中の複数の分岐条件が成立したとき、その成
立した分岐先をすべてと、前記１つの命令(5) の次のア
ドレスとを前記分岐先格納部(41)に格納することを特徴
とする請求項１記載の並列分岐処理装置。 - 【請求項４】 実行した分岐命令に対応する分岐復帰命
令を実行する場合に、前記退避情報格納部(42)の退避情
報の存在の有無を判定する判定部(43)を有することを特
徴とする請求項２記載の並列分岐処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5422794A JPH07262008A (ja) | 1994-03-25 | 1994-03-25 | 並列分岐処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5422794A JPH07262008A (ja) | 1994-03-25 | 1994-03-25 | 並列分岐処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07262008A true JPH07262008A (ja) | 1995-10-13 |
Family
ID=12964667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5422794A Pending JPH07262008A (ja) | 1994-03-25 | 1994-03-25 | 並列分岐処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07262008A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7765387B2 (en) | 2002-06-28 | 2010-07-27 | Fujitsu Limited | Program counter control method and processor thereof for controlling simultaneous execution of a plurality of instructions including branch instructions using a branch prediction mechanism and a delay instruction for branching |
-
1994
- 1994-03-25 JP JP5422794A patent/JPH07262008A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7765387B2 (en) | 2002-06-28 | 2010-07-27 | Fujitsu Limited | Program counter control method and processor thereof for controlling simultaneous execution of a plurality of instructions including branch instructions using a branch prediction mechanism and a delay instruction for branching |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030527 |