JPH10269079A - 多重パイプラインを有する情報処理装置 - Google Patents
多重パイプラインを有する情報処理装置Info
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- JPH10269079A JPH10269079A JP6975597A JP6975597A JPH10269079A JP H10269079 A JPH10269079 A JP H10269079A JP 6975597 A JP6975597 A JP 6975597A JP 6975597 A JP6975597 A JP 6975597A JP H10269079 A JPH10269079 A JP H10269079A
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Abstract
(57)【要約】
【課題】 複数のパイプラインにおいて、条件コード生
成の順番待ちが無く、条件コードを生成することを可能
とする。 【解決手段】 演算器５２および演算結果条件コード生
成回路６１を備えるパイプライン２と、ロード・ストア
されたデータに基づいて条件コードを生成するロード・
ストア結果条件コード生成回路４１を備えるパイプライ
ン１と、パイプライン１、２からの前記演算結果デー
タ、ロード・ストアされたデータおよび前記条件コード
を、本来命令の実行されるべきプログラムの順番を考慮
して格納するリオーダバッファ７０と、リオーダバッフ
ァ７０を使用し、パイプライン１、２で独立して条件コ
ードを生成可能とする制御を行う制御回路１３とを備え
る。
成の順番待ちが無く、条件コードを生成することを可能
とする。 【解決手段】 演算器５２および演算結果条件コード生
成回路６１を備えるパイプライン２と、ロード・ストア
されたデータに基づいて条件コードを生成するロード・
ストア結果条件コード生成回路４１を備えるパイプライ
ン１と、パイプライン１、２からの前記演算結果デー
タ、ロード・ストアされたデータおよび前記条件コード
を、本来命令の実行されるべきプログラムの順番を考慮
して格納するリオーダバッファ７０と、リオーダバッフ
ァ７０を使用し、パイプライン１、２で独立して条件コ
ードを生成可能とする制御を行う制御回路１３とを備え
る。
Description
【０００１】
【発明の属する技術分野】この発明は、情報処理装置に
関し、特に並列に動作可能な複数のパイプライン処理機
構を備えた多重パイプラインを有する情報処理装置に関
する。
関し、特に並列に動作可能な複数のパイプライン処理機
構を備えた多重パイプラインを有する情報処理装置に関
する。
【０００２】
【従来の技術】近年の大規模で高速な処理能力を求めら
れる情報処理装置では、命令を処理するパイプラインを
複数（２以上の整数）備え、この複数のパイプラインを
用いて、命令ストリームから命令を同時に複数取り出
し、並列に実行していくスーパースケーラ方式が採用さ
れている。この種の多重パイプラインを有する情報処理
装置においては１サイクルに複数の命令を実行でき、高
い処理性能を実現できるようになっている。
れる情報処理装置では、命令を処理するパイプラインを
複数（２以上の整数）備え、この複数のパイプラインを
用いて、命令ストリームから命令を同時に複数取り出
し、並列に実行していくスーパースケーラ方式が採用さ
れている。この種の多重パイプラインを有する情報処理
装置においては１サイクルに複数の命令を実行でき、高
い処理性能を実現できるようになっている。
【０００３】上記のような情報処理装置では、先行して
実行された命令の結果に従い、後続の命令の制御を変更
する場合が多々ある。このような場合、複数のパイプラ
インで各々実行された命令が条件コードを生成する必要
がある場合は、他のパイプラインで実行されている命令
より、自パイプラインで実行されている命令が先行して
いる場合、優先して条件コード生成回路を使用し、その
結果を条件コードレジスタに格納する。
実行された命令の結果に従い、後続の命令の制御を変更
する場合が多々ある。このような場合、複数のパイプラ
インで各々実行された命令が条件コードを生成する必要
がある場合は、他のパイプラインで実行されている命令
より、自パイプラインで実行されている命令が先行して
いる場合、優先して条件コード生成回路を使用し、その
結果を条件コードレジスタに格納する。
【０００４】自パイプラインで実行されている命令よ
り、他パイプラインで実行されている命令が先行してい
る場合、他パイプラインの命令が優先して条件コード生
成回路を使用するため、他パイプラインがその使用を終
えるまで待ち合わせ、その後他のパイプラインで実行さ
れている命令より、自パイプラインが先行する命令とな
ったとき、条件コード生成回路を使用し、その結果を条
件コードレジスタに格納する。
り、他パイプラインで実行されている命令が先行してい
る場合、他パイプラインの命令が優先して条件コード生
成回路を使用するため、他パイプラインがその使用を終
えるまで待ち合わせ、その後他のパイプラインで実行さ
れている命令より、自パイプラインが先行する命令とな
ったとき、条件コード生成回路を使用し、その結果を条
件コードレジスタに格納する。
【０００５】したがって、先行する命令の生成する条件
コードを使用して演算を行う後続の命令は、その先行す
る命令が条件コードを生成するまで待ち合わせ、条件コ
ードの生成が完了すると、後続の命令がパイプラインに
発行される。従来の多重パイプラインを有する情報処理
装置について図３を参照して説明する。図は、従来の多
重パイプラインを有する情報処理装置を示すブロック図
である。図３に示す従来のパイプライン処理の構造で
は、命令レジスタ１０に命令ストリームから複数の命令
が取り込まれる。命令デコーダ１１は命令レジスタ１０
から送られてくる複数の命令を同時に解釈し、演算に必
要なデータをレジスタファイル１２に通知する。レジス
タファイル１２で用意された演算に必要なデータは各パ
イプライン１、２に投入され、実行される。パイプライ
ン１での実行が進み、条件コードの生成が必要となった
とき、パイプライン１の命令が他のパイプライン２の命
令に先行する命令である場合は、直ちに条件コード生成
回路１４を使用し条件コードを生成し、結果を条件コー
ドレジスタ１５に格納する。
コードを使用して演算を行う後続の命令は、その先行す
る命令が条件コードを生成するまで待ち合わせ、条件コ
ードの生成が完了すると、後続の命令がパイプラインに
発行される。従来の多重パイプラインを有する情報処理
装置について図３を参照して説明する。図は、従来の多
重パイプラインを有する情報処理装置を示すブロック図
である。図３に示す従来のパイプライン処理の構造で
は、命令レジスタ１０に命令ストリームから複数の命令
が取り込まれる。命令デコーダ１１は命令レジスタ１０
から送られてくる複数の命令を同時に解釈し、演算に必
要なデータをレジスタファイル１２に通知する。レジス
タファイル１２で用意された演算に必要なデータは各パ
イプライン１、２に投入され、実行される。パイプライ
ン１での実行が進み、条件コードの生成が必要となった
とき、パイプライン１の命令が他のパイプライン２の命
令に先行する命令である場合は、直ちに条件コード生成
回路１４を使用し条件コードを生成し、結果を条件コー
ドレジスタ１５に格納する。
【０００６】しかし、パイプライン１の命令が、他のパ
イプライン２の命令に後続する命令である場合は、先行
するパイプライン２の命令が条件コード生成回路１４を
使い、その結果を条件コードレジスタ１５に格納するま
で、待ち合わせをしなければならない。
イプライン２の命令に後続する命令である場合は、先行
するパイプライン２の命令が条件コード生成回路１４を
使い、その結果を条件コードレジスタ１５に格納するま
で、待ち合わせをしなければならない。
【０００７】逆に、パイプライン２の命令が、他のパイ
プライン１の命令に後続する命令である場合は、先行す
るパイプライン１の命令が条件コード生成回路１４を使
い、その結果を条件コードレジスタ１５に格納するま
で、待ち合わせをしなければならない。
プライン１の命令に後続する命令である場合は、先行す
るパイプライン１の命令が条件コード生成回路１４を使
い、その結果を条件コードレジスタ１５に格納するま
で、待ち合わせをしなければならない。
【０００８】また、「特開平４−９６１３３号公報」に
開示されている発明では、複数のパイプライン毎に条件
コード生成回路を設け、更に複数のパイプラインの全て
の条件コードを複合させる複合条件生成回路を設け、後
続の命令が先行する命令の複数の条件を組み合わせて演
算するような場合に高速に処理できるように工夫されて
いる。
開示されている発明では、複数のパイプライン毎に条件
コード生成回路を設け、更に複数のパイプラインの全て
の条件コードを複合させる複合条件生成回路を設け、後
続の命令が先行する命令の複数の条件を組み合わせて演
算するような場合に高速に処理できるように工夫されて
いる。
【０００９】図４は、「特開平４−９６１３３号公報」
記載の技術を示すブロック図である。図４と参照する
と、この技術においては、パイプライン１、２毎に条件
コード生成回路１６、条件コード生成回路１７を設ける
ことで、他のパイプラインに投入されている命令が、自
パイプラインに投入されている命令に先行するか否かに
よらず、常に条件コード生成ができるように工夫されて
いる。
記載の技術を示すブロック図である。図４と参照する
と、この技術においては、パイプライン１、２毎に条件
コード生成回路１６、条件コード生成回路１７を設ける
ことで、他のパイプラインに投入されている命令が、自
パイプラインに投入されている命令に先行するか否かに
よらず、常に条件コード生成ができるように工夫されて
いる。
【００１０】さらに、複合条件生成回路１８を設けるこ
とで、全てのパイプライン１、２の命令の実行結果の条
件を複合して合成した複合条件により後続の命令を処理
できるように工夫されている。
とで、全てのパイプライン１、２の命令の実行結果の条
件を複合して合成した複合条件により後続の命令を処理
できるように工夫されている。
【００１１】
【発明が解決しようとする課題】上述したように、従来
の技術のパイプライン処理では、条件コードを生成する
必要のある命令が、各パイプラインに投入された場合に
は、条件コード生成回路の使用に順番待ちが生じ、さら
には順番待ちで止められた命令が処理されるまでは、そ
のパイプラインには、後続命令を投入する事ができない
ため、パイプラインの処理性能を低下させるという問題
点がある。
の技術のパイプライン処理では、条件コードを生成する
必要のある命令が、各パイプラインに投入された場合に
は、条件コード生成回路の使用に順番待ちが生じ、さら
には順番待ちで止められた命令が処理されるまでは、そ
のパイプラインには、後続命令を投入する事ができない
ため、パイプラインの処理性能を低下させるという問題
点がある。
【００１２】また、上述した「特開平４−９６１３３６
号公報」記載の技術においても、全てのパイプラインの
命令の実行が完了し、条件コードの生成が完了するま
で、条件コードの生成が早く完了したパイプラインは待
ち合わせをしなければならない。
号公報」記載の技術においても、全てのパイプラインの
命令の実行が完了し、条件コードの生成が完了するま
で、条件コードの生成が早く完了したパイプラインは待
ち合わせをしなければならない。
【００１３】したがって、先行する命令の条件コードを
必要としていない後続の命令でも、パイプラインに投入
できないことが発生し、パイプラインの処理性能を低下
させるという問題点がある。
必要としていない後続の命令でも、パイプラインに投入
できないことが発生し、パイプラインの処理性能を低下
させるという問題点がある。
【００１４】本発明の目的は、上記の性能低下要因であ
る条件コードの生成を工夫することで、高速にパイプラ
イン処理を実行できるようにすることである。
る条件コードの生成を工夫することで、高速にパイプラ
イン処理を実行できるようにすることである。
【００１５】
【課題を解決するための手段】本発明の第１の多重パイ
プラインを有する情報処理装置は、命令を処理する複数
のパイプライン処理機構を備え、前記複数のパイプライ
ン処理機構により複数の命令を並列に処理する多重パイ
プラインを有する情報処理装置において、演算を実行し
演算結果データを出力する演算回路および前記演算結果
データに基づいて条件コードを生成する演算結果条件コ
ード生成回路を備える前記パイプライン処理機構と、デ
ータのロード・ストアを行うロード・ストア回路および
前記ロード・ストア回路によりロード・ストアされた前
記データに基づいて条件コードを生成するロード・スト
ア結果条件コード生成回路を備える前記パイプライン処
理機構と、前記複数のパイプラインからの前記演算結果
データ、ロード・ストアされた前記データおよび前記条
件コードを、本来命令の実行されるべきプログラムの順
番を考慮して格納するリオーダバッファと、前記リオー
ダバッファ使用し、前記複数のパイプライン処理機構で
独立して条件コードを生成可能とする制御を行う制御回
路と、を有する。
プラインを有する情報処理装置は、命令を処理する複数
のパイプライン処理機構を備え、前記複数のパイプライ
ン処理機構により複数の命令を並列に処理する多重パイ
プラインを有する情報処理装置において、演算を実行し
演算結果データを出力する演算回路および前記演算結果
データに基づいて条件コードを生成する演算結果条件コ
ード生成回路を備える前記パイプライン処理機構と、デ
ータのロード・ストアを行うロード・ストア回路および
前記ロード・ストア回路によりロード・ストアされた前
記データに基づいて条件コードを生成するロード・スト
ア結果条件コード生成回路を備える前記パイプライン処
理機構と、前記複数のパイプラインからの前記演算結果
データ、ロード・ストアされた前記データおよび前記条
件コードを、本来命令の実行されるべきプログラムの順
番を考慮して格納するリオーダバッファと、前記リオー
ダバッファ使用し、前記複数のパイプライン処理機構で
独立して条件コードを生成可能とする制御を行う制御回
路と、を有する。
【００１６】本発明の第２の多重パイプラインを有する
情報処理装置は、前記第１の多重パイプラインを有する
情報処理装置であって、前記パイプライン処理機構の少
なくとも１つが、演算されるデータを格納する演算デー
タレジスタと、前記演算データレジスタの出力を演算す
る前記演算回路と、前記演算回路の出力を格納する演算
結果データレジスタと、前記演算結果データレジスタの
出力に基づいて条件コードを生成する前記演算結果条件
コード生成回路とを備える。
情報処理装置は、前記第１の多重パイプラインを有する
情報処理装置であって、前記パイプライン処理機構の少
なくとも１つが、演算されるデータを格納する演算デー
タレジスタと、前記演算データレジスタの出力を演算す
る前記演算回路と、前記演算回路の出力を格納する演算
結果データレジスタと、前記演算結果データレジスタの
出力に基づいて条件コードを生成する前記演算結果条件
コード生成回路とを備える。
【００１７】本発明の第３の多重パイプラインを有する
情報処理装置は、前記第１または第２の多重パイプライ
ンを有する情報処理装置であって、前記パイプライン処
理機構の少なくとも１つが、ストアされるデータを格納
するストアデータレジスタと、ロードストアするアドレ
スを算出するアドレス演算器と、ロードまたはストアさ
れるデータを格納するロード・ストア結果レジスタと、
前記ロード・ストア結果レジスタの出力に基づいて条件
コードを生成する前記ロード・ストア結果条件コード生
成回路とを備える。
情報処理装置は、前記第１または第２の多重パイプライ
ンを有する情報処理装置であって、前記パイプライン処
理機構の少なくとも１つが、ストアされるデータを格納
するストアデータレジスタと、ロードストアするアドレ
スを算出するアドレス演算器と、ロードまたはストアさ
れるデータを格納するロード・ストア結果レジスタと、
前記ロード・ストア結果レジスタの出力に基づいて条件
コードを生成する前記ロード・ストア結果条件コード生
成回路とを備える。
【００１８】本発明の第４の多重パイプラインを有する
情報処理装置は、前記第２または第３の多重パイプライ
ンを有する情報処理装置であって、前記リオーダバッフ
ァが、該当する命令の処理における状態を示すフラグを
格納する状態フラグ領域と、該当する前記命令の処理結
果の条件コードを格納する条件コード領域と、該当する
前記命令の処理結果のデータを格納する結果データ領域
とを含む複数のエントリを備える。
情報処理装置は、前記第２または第３の多重パイプライ
ンを有する情報処理装置であって、前記リオーダバッフ
ァが、該当する命令の処理における状態を示すフラグを
格納する状態フラグ領域と、該当する前記命令の処理結
果の条件コードを格納する条件コード領域と、該当する
前記命令の処理結果のデータを格納する結果データ領域
とを含む複数のエントリを備える。
【００１９】本発明の第５の多重パイプラインを有する
情報処理装置は、前記第４の多重パイプラインを有する
情報処理装置であって、前記制御回路が、命令の処理に
おいて、前記リオーダバッファの空きエントリに投入さ
れる命令１個に対して１エントリを割り付け、前記状態
フラグ領域を命令実行中を示す状態に変更し、実行され
ている命令の演算結果を前記ロード・ストア結果データ
レジスタから受け取り、その命令が前記リオーダバッフ
ァのどのエントリに割り当てられているか判断し、該当
するエントリ前記結果データ領域に値を書き込み、該当
するエントリの前記状態フラグ領域を結果確定に変更
し、実行されている命令の演算結果を前記演算結果デー
タレジスタから受け取り、その命令が前記リオーダバッ
ファのどのエントリに割り当てられているか判断し、該
当するエントリの結果データ領域に値を書き込み、該当
するエントリの前記状態フラグ領域を結果確定に変更
し、実行されている命令の条件コードを前記ロード・ス
トア結果条件コード生成回路から受け取り、その命令が
前記リオーダバッファのどのエントリに割り当てられて
いるか判断し、該当するエントリの前記条件コード領域
に値を書き込み、該当するエントリの前記状態フラグ領
域を条件コード確定に変更し、実行されている命令の条
件コードを前記演算結果条件コード生成回路から受け取
り、その命令が前記リオーダバッファのどのエントリに
割り当てられているか判断し、該当するエントリの条件
コード領域７２に値を書き込み、該当するエントリの前
記状態フラグ領域を条件コード確定に変更し、前記リオ
ーダバッファの前記状態フラグ領域が条件コード確定で
あり後続する命令がこれを必要としなくなったエントリ
の前記状態フラグ領域を空き状態に変更する機能を有す
る。
情報処理装置は、前記第４の多重パイプラインを有する
情報処理装置であって、前記制御回路が、命令の処理に
おいて、前記リオーダバッファの空きエントリに投入さ
れる命令１個に対して１エントリを割り付け、前記状態
フラグ領域を命令実行中を示す状態に変更し、実行され
ている命令の演算結果を前記ロード・ストア結果データ
レジスタから受け取り、その命令が前記リオーダバッフ
ァのどのエントリに割り当てられているか判断し、該当
するエントリ前記結果データ領域に値を書き込み、該当
するエントリの前記状態フラグ領域を結果確定に変更
し、実行されている命令の演算結果を前記演算結果デー
タレジスタから受け取り、その命令が前記リオーダバッ
ファのどのエントリに割り当てられているか判断し、該
当するエントリの結果データ領域に値を書き込み、該当
するエントリの前記状態フラグ領域を結果確定に変更
し、実行されている命令の条件コードを前記ロード・ス
トア結果条件コード生成回路から受け取り、その命令が
前記リオーダバッファのどのエントリに割り当てられて
いるか判断し、該当するエントリの前記条件コード領域
に値を書き込み、該当するエントリの前記状態フラグ領
域を条件コード確定に変更し、実行されている命令の条
件コードを前記演算結果条件コード生成回路から受け取
り、その命令が前記リオーダバッファのどのエントリに
割り当てられているか判断し、該当するエントリの条件
コード領域７２に値を書き込み、該当するエントリの前
記状態フラグ領域を条件コード確定に変更し、前記リオ
ーダバッファの前記状態フラグ領域が条件コード確定で
あり後続する命令がこれを必要としなくなったエントリ
の前記状態フラグ領域を空き状態に変更する機能を有す
る。
【００２０】
【発明の実施の形態】次に本発明の実施の形態について
図１を参照して詳細に説明する。
図１を参照して詳細に説明する。
【００２１】図１は、本発明の実施の形態を示すブロッ
ク図である。図１を参照すると、本発明の多重パイプラ
インを有する情報処理装置は、命令レジスタ１０と、命
令デコーダ１１と、レジスタファイル１２と、メモリ演
算系のロード・ストア命令の処理をするパイプライン１
と、数値演算系の命令を処理するパイプライン２と、制
御回路１３と、リオーダバッファ７０とから構成され
る。
ク図である。図１を参照すると、本発明の多重パイプラ
インを有する情報処理装置は、命令レジスタ１０と、命
令デコーダ１１と、レジスタファイル１２と、メモリ演
算系のロード・ストア命令の処理をするパイプライン１
と、数値演算系の命令を処理するパイプライン２と、制
御回路１３と、リオーダバッファ７０とから構成され
る。
【００２２】また、パイプライン１は、アドレスレジス
タ２０、２１と、ストアデータレジスタ２２と、アドレ
ス演算器２４と、アドレス演算結果レジスタ３０と、デ
ータ書き込みレジスタ３１と、アドレス変換テーブル３
２と、キャッシュ３３と、ロード・ストア結果データレ
ジスタ４０と、ロード・ストア結果条件コード生成回路
４１とから構成される。
タ２０、２１と、ストアデータレジスタ２２と、アドレ
ス演算器２４と、アドレス演算結果レジスタ３０と、デ
ータ書き込みレジスタ３１と、アドレス変換テーブル３
２と、キャッシュ３３と、ロード・ストア結果データレ
ジスタ４０と、ロード・ストア結果条件コード生成回路
４１とから構成される。
【００２３】また、パイプライン２は、演算データレジ
スタ５０、５１と、演算器５２と、演算結果データレジ
スタ６０と、演算結果条件コード生成回路６１とから構
成される。
スタ５０、５１と、演算器５２と、演算結果データレジ
スタ６０と、演算結果条件コード生成回路６１とから構
成される。
【００２４】図２は、リオーダバッファ７０の詳細ブロ
ック図である。図２を参照すると、リオーダバッファ７
０は、該当する命令の処理における状態を示すフラグを
格納する状態フラグ領域７１と、該当する命令の処理結
果の条件コードを格納する条件コード領域７２と、該当
する命令の処理結果のデータを格納する結果データ領域
７３とを含む複数のエントリから構成される。
ック図である。図２を参照すると、リオーダバッファ７
０は、該当する命令の処理における状態を示すフラグを
格納する状態フラグ領域７１と、該当する命令の処理結
果の条件コードを格納する条件コード領域７２と、該当
する命令の処理結果のデータを格納する結果データ領域
７３とを含む複数のエントリから構成される。
【００２５】次に、本発明の実施の形態の動作について
説明する。まず、主記憶（図示しない）もしくはキャッ
シュ３３から取り込まれた複数の命令ストリームは、命
令レジスタ１０に一旦保持される。命令レジスタ１０か
ら複数の命令が同時に命令デコーダ１１に送られ、複数
の命令がデコードされる。命令デコーダ１１に送付され
た命令が先行命令の条件コードを必要とする場合、制御
回路１３に必要な先行命令の情報を通知することで、リ
オーダバッファ７０の条件コード領域から該当する命令
の条件コードが送付される。この条件コードを加味し、
命令のデコードが実行される。また、命令デコーダ１１
に送付された命令が先行命令の条件コードを必要としな
い場合、命令レジスタ１０から送られてきた命令だけで
デコードが実行される。デコードされた結果、各命令が
必要とする演算データをレジスタファイル１２に通知
し、レジスタファイル１２はその通知にしたがい、デー
タをパイプライン１、２に送付する。デコードされた結
果、各命令が必要とする演算データをレジスタファイル
１２に通知し、レジスタファイル１２はその通知に従
い、演算データを各パイプライン１、２に送付する。
説明する。まず、主記憶（図示しない）もしくはキャッ
シュ３３から取り込まれた複数の命令ストリームは、命
令レジスタ１０に一旦保持される。命令レジスタ１０か
ら複数の命令が同時に命令デコーダ１１に送られ、複数
の命令がデコードされる。命令デコーダ１１に送付され
た命令が先行命令の条件コードを必要とする場合、制御
回路１３に必要な先行命令の情報を通知することで、リ
オーダバッファ７０の条件コード領域から該当する命令
の条件コードが送付される。この条件コードを加味し、
命令のデコードが実行される。また、命令デコーダ１１
に送付された命令が先行命令の条件コードを必要としな
い場合、命令レジスタ１０から送られてきた命令だけで
デコードが実行される。デコードされた結果、各命令が
必要とする演算データをレジスタファイル１２に通知
し、レジスタファイル１２はその通知にしたがい、デー
タをパイプライン１、２に送付する。デコードされた結
果、各命令が必要とする演算データをレジスタファイル
１２に通知し、レジスタファイル１２はその通知に従
い、演算データを各パイプライン１、２に送付する。
【００２６】命令デコーダ１１でデコードされた複数の
命令にロード・ストア命令がある場合、その命令はパイ
プライン１で処理され、レジスタファイル１２からは、
アドレス演算に必要なデータが送られ、アドレスレジス
タ２０、アドレスレジスタ２１に取り込まれる。特にス
トア命令の場合には、レジスタファイル１２からはスト
アデータも送られ、ストアデータレジスタ２２に取り込
まれる。アドレスレジスタ２０、アドレスレジスタ２１
に取り込まれたデータはアドレス演算器２４に送られ計
算された後、アドレス演算結果レジスタ３０に取り込ま
れる。
命令にロード・ストア命令がある場合、その命令はパイ
プライン１で処理され、レジスタファイル１２からは、
アドレス演算に必要なデータが送られ、アドレスレジス
タ２０、アドレスレジスタ２１に取り込まれる。特にス
トア命令の場合には、レジスタファイル１２からはスト
アデータも送られ、ストアデータレジスタ２２に取り込
まれる。アドレスレジスタ２０、アドレスレジスタ２１
に取り込まれたデータはアドレス演算器２４に送られ計
算された後、アドレス演算結果レジスタ３０に取り込ま
れる。
【００２７】同時に、パイプライン１内でのステージを
合わせるために、ストアデータレジスタ２２の内容はデ
ータ書き込みレジスタ３１に送られる。アドレス演算結
果レジスタ３０に取り込まれたアドレスで、アドレス変
換テーブル３２を引き物理アドレスを取得する。さらに
その物理アドレスを用いて、ストア系命令の場合、デー
タ書き込みレジスタ３１の内容をキャッシュ３３に書き
込み、その書き込んだデータはロード・ストア結果デー
タレジスタ４０に格納される。
合わせるために、ストアデータレジスタ２２の内容はデ
ータ書き込みレジスタ３１に送られる。アドレス演算結
果レジスタ３０に取り込まれたアドレスで、アドレス変
換テーブル３２を引き物理アドレスを取得する。さらに
その物理アドレスを用いて、ストア系命令の場合、デー
タ書き込みレジスタ３１の内容をキャッシュ３３に書き
込み、その書き込んだデータはロード・ストア結果デー
タレジスタ４０に格納される。
【００２８】ロード系命令の場合、キャッシュ３３から
目的のロードデータが取り出され、ロード・ストア結果
データレジスタ４０に格納される。ロード・ストア結果
条件コード生成回路４１では、ロード・ストア結果デー
タレジスタ４０に格納されたロードデータやストアデー
タの値にしたがって条件コードを生成する。
目的のロードデータが取り出され、ロード・ストア結果
データレジスタ４０に格納される。ロード・ストア結果
条件コード生成回路４１では、ロード・ストア結果デー
タレジスタ４０に格納されたロードデータやストアデー
タの値にしたがって条件コードを生成する。
【００２９】一方、命令デコーダ１１でデコードされた
複数の命令に演算命令がある場合、その命令はパイプラ
イン２で処理され、レジスタファイル１２からは、演算
に必要なデータが送られ、演算データレジスタ５０、演
算データレジスタ５１に取り込まれる。演算データレジ
スタ５０、演算データレジスタ５１に取り込まれたデー
タは、演算器５２に送られ計算された後、演算結果デー
タレジスタ６０に格納される。演算パイプの演算結果条
件コード生成回路６１は、演算結果データレジスタ６０
に格納された演算結果の値にしたがって条件コードを生
成する。
複数の命令に演算命令がある場合、その命令はパイプラ
イン２で処理され、レジスタファイル１２からは、演算
に必要なデータが送られ、演算データレジスタ５０、演
算データレジスタ５１に取り込まれる。演算データレジ
スタ５０、演算データレジスタ５１に取り込まれたデー
タは、演算器５２に送られ計算された後、演算結果デー
タレジスタ６０に格納される。演算パイプの演算結果条
件コード生成回路６１は、演算結果データレジスタ６０
に格納された演算結果の値にしたがって条件コードを生
成する。
【００３０】上記のように処理されたパイプライン１や
パイプライン２の結果は、リオーダバッファ７０に格納
される。
パイプライン２の結果は、リオーダバッファ７０に格納
される。
【００３１】リオーダバッファ７０はマルチポート構成
になっており、複数エントリのリードやライトが同時に
行われるため、各パイプライン１、２の結果ができ次第
格納される。また、リオーダバッファ７０は、命令の処
理結果をプログラム順に整列させる回路で、その各エン
トリは、状態フラグ領域７１、条件コード領域７２、結
果データ領域７３の領域から構成され、１つの命令に対
して１つのエントリが割り付けられる。
になっており、複数エントリのリードやライトが同時に
行われるため、各パイプライン１、２の結果ができ次第
格納される。また、リオーダバッファ７０は、命令の処
理結果をプログラム順に整列させる回路で、その各エン
トリは、状態フラグ領域７１、条件コード領域７２、結
果データ領域７３の領域から構成され、１つの命令に対
して１つのエントリが割り付けられる。
【００３２】状態フラグ領域７１は、そのエントリに割
り付けられた命令の状態を示すもので、エントリが有効
か否かの有効・無効情報や、エントリに割り付けられた
命令が完了し、結果データと条件コードの生成が完了し
エントリに格納されたか否かの情報や、エントリに割り
付けられた命令が他のパイプラインで実行されている命
令に対してどのような順番で実行されているかの情報を
持つ。条件コード領域７２は、そのエントリに割り付け
られた命令が生成した条件コードが格納される。結果デ
ータ領域７３は、そのエントリに割り当てられた命令が
生成した結果データが格納される。
り付けられた命令の状態を示すもので、エントリが有効
か否かの有効・無効情報や、エントリに割り付けられた
命令が完了し、結果データと条件コードの生成が完了し
エントリに格納されたか否かの情報や、エントリに割り
付けられた命令が他のパイプラインで実行されている命
令に対してどのような順番で実行されているかの情報を
持つ。条件コード領域７２は、そのエントリに割り付け
られた命令が生成した条件コードが格納される。結果デ
ータ領域７３は、そのエントリに割り当てられた命令が
生成した結果データが格納される。
【００３３】制御回路１３は、リオーダバッファ７０の
全ての制御を行う回路である。制御回路１３は、まず命
令デコーダ１１から順次パイプライン１、パイプライン
２に投入される命令の通知を受ける。通知を受けると、
リオーダバッファ７０の空きエントリに投入される命令
１個に対して１エントリを割り付け、状態フラグ領域７
１を命令実行中を示す状態に変更する。また通知を受け
ると、直ちに先行する命令の条件コードを必要とするか
否か判断し、必要で無い場合は、そのままパイプライン
１、２に投入された命令は実行されるが、必要が有る場
合は、該当する先行命令に割り付けられたリオーダバッ
ファ７０の状態フラグ領域７１を調べ条件コード確定を
示す状態であれば条件コード領域７２から条件コードを
取り出し、命令デコーダ１１に送り、条件コードを必要
とする命令に使用する。条件コード未確定を示す状態で
あれば、確定するまで待ち合わせ、確定次第条件コード
領域７２から条件コードを取り出し、命令デコーダ１１
に送り、条件コードを必要とする命令に使用する。
全ての制御を行う回路である。制御回路１３は、まず命
令デコーダ１１から順次パイプライン１、パイプライン
２に投入される命令の通知を受ける。通知を受けると、
リオーダバッファ７０の空きエントリに投入される命令
１個に対して１エントリを割り付け、状態フラグ領域７
１を命令実行中を示す状態に変更する。また通知を受け
ると、直ちに先行する命令の条件コードを必要とするか
否か判断し、必要で無い場合は、そのままパイプライン
１、２に投入された命令は実行されるが、必要が有る場
合は、該当する先行命令に割り付けられたリオーダバッ
ファ７０の状態フラグ領域７１を調べ条件コード確定を
示す状態であれば条件コード領域７２から条件コードを
取り出し、命令デコーダ１１に送り、条件コードを必要
とする命令に使用する。条件コード未確定を示す状態で
あれば、確定するまで待ち合わせ、確定次第条件コード
領域７２から条件コードを取り出し、命令デコーダ１１
に送り、条件コードを必要とする命令に使用する。
【００３４】また、制御回路１３は、パイプライン１で
実行されている命令の演算結果をロード・ストア結果デ
ータレジスタ４０から受け取り、その命令がリオーダバ
ッファ７０のどのエントリに割り当てられているか判断
し、該当するエントリの結果データ領域７３に値を書き
込む。さらに、該当するエントリの状態フラグ領域７１
を結果確定に変更する。同様に、パイプライン２で実行
されている命令の演算結果を演算結果データレジスタ６
０から受け取り、その命令がリオーダバッファ７０のど
のエントリに割り当てられているか判断し、該当するエ
ントリの結果データ領域７３に値を書き込む。さらに、
該当するエントリの状態フラグ領域７１を結果確定に変
更する。
実行されている命令の演算結果をロード・ストア結果デ
ータレジスタ４０から受け取り、その命令がリオーダバ
ッファ７０のどのエントリに割り当てられているか判断
し、該当するエントリの結果データ領域７３に値を書き
込む。さらに、該当するエントリの状態フラグ領域７１
を結果確定に変更する。同様に、パイプライン２で実行
されている命令の演算結果を演算結果データレジスタ６
０から受け取り、その命令がリオーダバッファ７０のど
のエントリに割り当てられているか判断し、該当するエ
ントリの結果データ領域７３に値を書き込む。さらに、
該当するエントリの状態フラグ領域７１を結果確定に変
更する。
【００３５】また、制御回路１３は、パイプライン１で
実行されている命令の条件コードをロード・ストア結果
条件コード生成回路４１から受け取り、その命令がリオ
ーダバッファ７０のどのエントリに割り当てられている
か判断し、該当するエントリの条件コード領域７２に値
を書き込む。さらに、該当するエントリの状態フラグ領
域７１を条件コード確定に変更する。同様に、パイプラ
イン２で実行されている命令の条件コードを演算結果条
件コード生成回路６１から受け取り、その命令がリオー
ダバッファ７０のどのエントリに割り当てられているか
判断し、該当するエントリの条件コード領域７２に値を
書き込む。さらに、該当するエントリの状態フラグ領域
７１を条件コード確定に変更する。
実行されている命令の条件コードをロード・ストア結果
条件コード生成回路４１から受け取り、その命令がリオ
ーダバッファ７０のどのエントリに割り当てられている
か判断し、該当するエントリの条件コード領域７２に値
を書き込む。さらに、該当するエントリの状態フラグ領
域７１を条件コード確定に変更する。同様に、パイプラ
イン２で実行されている命令の条件コードを演算結果条
件コード生成回路６１から受け取り、その命令がリオー
ダバッファ７０のどのエントリに割り当てられているか
判断し、該当するエントリの条件コード領域７２に値を
書き込む。さらに、該当するエントリの状態フラグ領域
７１を条件コード確定に変更する。
【００３６】また、制御回路１３は、常に状態フラグ領
域７１を監視し、命令の実行順番の早い物から順に結果
確定もしくは条件コード確定になり次第、そのエントリ
の結果データ領域７３の値をレジスタファイル１２に書
き込む。このようにして命令の実行順番が保証される。
域７１を監視し、命令の実行順番の早い物から順に結果
確定もしくは条件コード確定になり次第、そのエントリ
の結果データ領域７３の値をレジスタファイル１２に書
き込む。このようにして命令の実行順番が保証される。
【００３７】また、リオーダバッファ７０の状態フラグ
領域７１が条件コード確定であり後続する命令がこれを
必要としなくなったエントリは空きエントリとなるた
め、そのするエントリの状態フラグ領域７１を空き状態
に変更する。
領域７１が条件コード確定であり後続する命令がこれを
必要としなくなったエントリは空きエントリとなるた
め、そのするエントリの状態フラグ領域７１を空き状態
に変更する。
【００３８】
【発明の効果】上述したように、複数のパイプラインに
個々に条件コード生成回路と、命令の実行状態、条件コ
ードおよび演算結果のデータを格納するリオーダバッフ
ァと、このリオーダバッファを制御し条件コードの順序
性を保証する制御回路を設けることにより、複数のパイ
プラインにおいて、条件コード生成の順番待ちが無く、
各パイプラインで実行される命令が、条件コードを生成
することができるので、パイプラインに投入された条件
コードを生成すべき命令が高速に処理されるという効果
がある。
個々に条件コード生成回路と、命令の実行状態、条件コ
ードおよび演算結果のデータを格納するリオーダバッフ
ァと、このリオーダバッファを制御し条件コードの順序
性を保証する制御回路を設けることにより、複数のパイ
プラインにおいて、条件コード生成の順番待ちが無く、
各パイプラインで実行される命令が、条件コードを生成
することができるので、パイプラインに投入された条件
コードを生成すべき命令が高速に処理されるという効果
がある。
【図１】本発明の実施の形態のブロック図である。
【図２】リオーダバッファの詳細ブロック図である。
【図３】従来の多重パイプラインを有する情報処理装置
のブロック図である。
のブロック図である。
【図４】他の従来の多重パイプラインを有する情報処理
装置のブロック図である。
装置のブロック図である。
１ パイプライン ２ パイプライン １０ 命令レジスタ １１ 命令デコーダ １２ レジスタファイル １３ 制御回路 １４、１６、１７ 条件コード生成回路 １５ 条件コードレジスタ ２０、２１ アドレスレジスタ ２２ ストアデータレジスタ ２４ アドレス演算器 ３０ アドレス演算結果レジスタ ３１ データ書き込みレジスタ ３２ アドレス変換テーブル ３３ キャッシュ ４０ ロード・ストア結果データレジスタ ４１ ロード・ストア結果条件コード生成回路 ５０、５１ 演算データレジスタ ５２ 演算器 ６０ 演算結果データレジスタ ６１ 演算結果条件コード生成回路 ７０ リオーダバッファ ７１ 状態フラグ領域 ７２ 条件コード領域 ７３ 結果データ領域
Claims (5)
- 【請求項１】 命令を処理する複数のパイプライン処理
機構を備え、前記複数のパイプライン処理機構により複
数の命令を並列に処理する多重パイプラインを有する情
報処理装置において、演算を実行し演算結果データを出
力する演算回路および前記演算結果データに基づいて条
件コードを生成する演算結果条件コード生成回路を備え
る前記パイプライン処理機構と、データのロード・スト
アを行うロード・ストア回路および前記ロード・ストア
回路によりロード・ストアされた前記データに基づいて
条件コードを生成するロード・ストア結果条件コード生
成回路を備える前記パイプライン処理機構と、前記複数
のパイプラインからの前記演算結果データ、ロード・ス
トアされた前記データおよび前記条件コードを、本来命
令の実行されるべきプログラムの順番を考慮して格納す
るリオーダバッファと、前記リオーダバッファ使用し、
前記複数のパイプライン処理機構で独立して条件コード
を生成可能とする制御を行う制御回路と、を有すること
を特徴とする多重パイプラインを有する情報処理装置。 - 【請求項２】 前記パイプライン処理機構の少なくとも
１つが、演算されるデータを格納する演算データレジス
タと、前記演算データレジスタの出力を演算する前記演
算回路と、前記演算回路の出力を格納する演算結果デー
タレジスタと、前記演算結果データレジスタの出力に基
づいて条件コードを生成する前記演算結果条件コード生
成回路とを備えることを特徴とする請求項１記載の多重
パイプラインを有する情報処理装置。 - 【請求項３】 前記パイプライン処理機構の少なくとも
１つが、ストアされるデータを格納するストアデータレ
ジスタと、ロードストアするアドレスを算出するアドレ
ス演算器と、ロードまたはストアされるデータを格納す
るロード・ストア結果レジスタと、前記ロード・ストア
結果レジスタの出力に基づいて条件コードを生成する前
記ロード・ストア結果条件コード生成回路とを備えるこ
とを特徴とする請求項１または請求項２記載の多重パイ
プラインを有する情報処理装置。 - 【請求項４】 前記リオーダバッファが、該当する命令
の処理における状態を示すフラグを格納する状態フラグ
領域と、該当する前記命令の処理結果の条件コードを格
納する条件コード領域と、該当する前記命令の処理結果
のデータを格納する結果データ領域とを含む複数のエン
トリを備えることを特徴とする請求項１または請求項２
または請求項３記載の多重パイプラインを有する情報処
理装置。 - 【請求項５】 前記制御回路が、命令の処理において、
前記リオーダバッファの空きエントリに投入される命令
１個に対して１エントリを割り付け、前記状態フラグ領
域を命令実行中を示す状態に変更し、実行されている命
令の演算結果を前記ロード・ストア結果データレジスタ
から受け取り、その命令が前記リオーダバッファのどの
エントリに割り当てられているか判断し、該当するエン
トリ前記結果データ領域に値を書き込み、該当するエン
トリの前記状態フラグ領域を結果確定に変更し、実行さ
れている命令の演算結果を前記演算結果データレジスタ
から受け取り、その命令が前記リオーダバッファのどの
エントリに割り当てられているか判断し、該当するエン
トリの結果データ領域に値を書き込み、該当するエント
リの前記状態フラグ領域を結果確定に変更し、実行され
ている命令の条件コードを前記ロード・ストア結果条件
コード生成回路から受け取り、その命令が前記リオーダ
バッファのどのエントリに割り当てられているか判断
し、該当するエントリの前記条件コード領域に値を書き
込み、該当するエントリの前記状態フラグ領域を条件コ
ード確定に変更し、実行されている命令の条件コードを
前記演算結果条件コード生成回路から受け取り、その命
令が前記リオーダバッファのどのエントリに割り当てら
れているか判断し、該当するエントリの条件コード領域
７２に値を書き込み、該当するエントリの前記状態フラ
グ領域を条件コード確定に変更し、前記リオーダバッフ
ァの前記状態フラグ領域が条件コード確定であり後続す
る命令がこれを必要としなくなったエントリの前記状態
フラグ領域を空き状態に変更する機能を有することを特
徴とする請求項４記載の多重パイプラインを有する情報
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6975597A JP2933560B2 (ja) | 1997-03-24 | 1997-03-24 | 多重パイプラインを有する情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6975597A JP2933560B2 (ja) | 1997-03-24 | 1997-03-24 | 多重パイプラインを有する情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10269079A true JPH10269079A (ja) | 1998-10-09 |
| JP2933560B2 JP2933560B2 (ja) | 1999-08-16 |
Family
ID=13411938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6975597A Expired - Lifetime JP2933560B2 (ja) | 1997-03-24 | 1997-03-24 | 多重パイプラインを有する情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2933560B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6938150B2 (en) | 2001-01-10 | 2005-08-30 | Nec Corporation | Processor for managing latest speculation states and efficiently reusing reorder buffer entries |
-
1997
- 1997-03-24 JP JP6975597A patent/JP2933560B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6938150B2 (en) | 2001-01-10 | 2005-08-30 | Nec Corporation | Processor for managing latest speculation states and efficiently reusing reorder buffer entries |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2933560B2 (ja) | 1999-08-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990427 |