JPH11212786A - レジスタベースデータ処理のためのデータパスおよび方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】一連のＣＰＵレジスタバンクにおけるデータを
同時に処理し、同時にデータを追加のレジスタバンクに
ロードする。 【解決手段】データパスは、複数のデータ格納レジスタ
バンクであって、その各々がレジスタバンクへの有効な
接続を達成するための１以上の入力／出力ポートを有し
ている複数のデータ格納レジスタバンクと、データパス
へ有効に接続されたときに１以上のデータ格納レジスタ
バンク内のデータを処理するための複数のデータプロセ
ッサとレジスタバンクを、データパスの内部および外部
にある選択された装置であってデータパスの内部にある
データプロセッサとデータパスの外部にあるデータソー
スおよびデスティネーションとを含む選択された装置に
有効に接続するためのデータパス相互接続システムと、
各レジスタバンクを選択された装置のシーケンスに有効
に接続する制御信号を提供するための相互接続コントロ
ーラとを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は概してコンピュータ
に関し、より詳細には、レジスタベースＣＰＵで用いら
れるデータ処理データパスに関する。

【０００２】

【従来の技術】本出願の優先権主張の基礎となる米国出
願は、１９９５年８月１６日に提出された出願番号第０
８／５１５，６４５号であって、現在は特許証番号第
５，６８０，６４１号の出願の一部継続出願である。

【０００３】汎用レジスタベースコンピュータは、ＣＰ
Ｕ内のデータ格納レジスタの１以上のバンクを利用し、
バンクでは、演算あるいは他のデータ処理の間、データ
が一時的に格納される。データ格納レジスタは通常、レ
ジスタブロックあるいは単にレジスタとしても周知のレ
ジスタバンクに配置される。個々のレジスタバンクは、
マルチポートレジスタのような、メモリのより大きなブ
ロックの一部を形成し得、各レジスタバンクは、別個の
入出力ポートの組をもつ、マルチポートレジスタの別々
にアドレッシング可能な部分である。各レジスタバンク
のサイズはコンピュータの内部アーキテクチャによって
決定され、設計的選択事項である。データは、より大き
なコンピュータメモリ格納ユニットと接続し、かつＣＰ
Ｕの１以上の演算・論理ユニット（ＡＬＵ）と接続する
バスを通って、ＣＰＵのレジスタに流入し、流出する。
３２ビットＣＰＵは、典型的には３２ビットのデータバ
スおよび３２ビットのレジスタを有し、パラレルにデー
タがデータパスを通って移動されることを可能にする。
ＣＰＵ内のデータ格納レジスタバンクは、データ処理に
用いられる、命令やメモリアドレス情報を格納するため
の若干の他の特殊レジスタと、ＡＬＵと、接続データバ
スとともに、全体的にＣＰＵデータパスと呼ばれる。

【０００４】レジスタベースのＣＰＵにおいては、デー
タは、ソフトウェアデコーダおよび論理制御ブロックか
らのプログラミング命令に応じて移動され、処理され
る。論理制御ブロックは、データパスの外部にあるがＣ
ＰＵ内の全ての主要な要素と接続されている。従来技術
におけるＣＰＵでは、データはコンピュータのメインメ
モリあるいはキャッシュメモリから取り出され、ＣＰＵ
のレジスタバンクにロードされる。一旦レジスタバンク
にデータがロードされると、個々のレジスタのオペラン
ドは論理制御ブロックからのプログラム命令に応じてＡ
ＬＵによって処理される。例えばＡＬＵは、レジスタメ
モリ内の２つの異なるメモリ位置の内容を共に加算しあ
るいは乗算し、その結果を第３のレジスタ位置に格納し
うる。一旦コンピュータの処理が終了すると、データは
レジスタバンクからアンロードされ、コンピュータのメ
インメモリあるいは他の位置に送られる。レジスタベー
スのＣＰＵは多目的であり、効率的である。データは、
コンピュータの比較的低速なメインメモリを通ってロー
ドおよび格納されることなくＡＬＵにすばやく供給さ
れ、他のレジスタ位置に格納されるので、レジスタの処
理のスピードは上がる。

【０００５】

【発明が解決しようとする課題】レジスタベースＣＰＵ
がデータ処理において効率的である一方、単一のＣＰＵ
データパスにおいてデータが処理される実際のアクティ
ブ計算時間は、処理サイクルの総時間のほんのわずかに
すぎない。データはまず、メモリからＣＰＵのレジスタ
バンクにロードされ、次にＡＬＵを通って処理されなけ
ればならない。処理されたデータはその後、レジスタバ
ンクからアンロードされ、メモリあるいは他のどこかへ
転送される。そのため、処理ステップの間であって、そ
の間にデータがレジスタバンク内に存在する時に、実際
の計算が生じている。ＣＰＵはレジスタバンクのローデ
ィングおよびアンローディングの間は、実際のデータ処
理を行っていない。

【０００６】さらにより効率的なデータパスが、本願の
基礎となる米国出願と同時係属の、１９９５年８月１６
日に提出された米国出願第０８／５１５，６４５号であ
って、本出願の基礎となる米国出願の譲受人と同じ譲受
人に譲渡された米国出願に記載されている。米国出願第
０８／５１５，６４５号には、レジスタベースＣＰＵが
記載されており、ＣＰＵの演算・論理ユニットは前もっ
てロードされたレジスタバンクに接続される。前もって
ロードされたレジスタバンクは、アルゴリズム的に発生
されたアドレスシーケンスに応じてデータを選択的にロ
ードされている。アルゴリズム的に発生されたアドレス
シーケンスは、ＡＬＵによって行われた要求される算術
計算を減少する。ＡＬＵがあるレジスタバンクでデータ
を処理する一方で、データは同時に第２のレジスタバン
クにロードされ、同時に第３のレジスタバンクからアン
ロードされうる。プロシージャは、レジスタバンクがロ
ード、アンロードされる場合のように、ＡＬＵのアイド
ル時間を最小化する。

【０００７】レジスタバンク間でデータを移動するには
常に時間が必要なので、そのようなデータ移動が最小化
できるのであれば、有利であろう。例えば、あるディジ
タル信号処理（ＤＳＰ）計算は一連の演算処理ステップ
を介して処理されるべきデータを必要とし、演算ステッ
プは別個のデータ処理あるいはＡＬＵを用いて最も効率
的に行われうる。そのような多重処理ステップを実行す
るための従来技術の方法論では、各データプロセッサに
接続された複数のデータ格納レジスタバンクを利用す
る。データはその関連するプロセッサを介して１以上の
レジスタバンクから移動され、続いて、データの処理が
完了するまで一連の次のプロセッサに関連する１以上の
異なるレジスタバンクに転送される。太いパラレル転送
バスを用いた効率的なデータ転送においてさえ、レジス
タバンク間の各データ転送に付随するある程度のオーバ
ーヘッドが存在する。

【０００８】ＣＰＵの動作あるいはその動作を制御する
プログラミングソフトウェアの大きな変更を要求するこ
となく、多重データ処理ステップに要求されるデータ転
送オーバーヘッドを最小化するＣＰＵ処理データパスお
よびアーキテクチャを提供することは有利であろう。

【０００９】レジスタベースのＣＰＵにおいて、一連の
レジスタバンクを通ってデータを移動する代わりにデー
タパスにおいて所定の制御信号を変更することによっ
て、ＡＬＵのシーケンスを通ってデータを移動し、処理
するための複数のＡＬＵを有するＣＰＵを得ることを可
能にすることはまた有利であろう。

【００１０】ＡＬＵにデータパスにおけるレジスタバン
クを共有させることによって、レジスタベースのコンピ
ュータでＣＰＵデータパスの計算効率を向上させること
もまた、有利であろう。

【００１１】したがって、本発明は上記課題を解決する
ためになされたものであって、レジスタベースデータプ
ロセッサのシステムのためのデータパスが提供される。

【００１２】

【課題を解決するための手段】データパスは外部ソース
やディスティネーションに、およびデータパスを制御す
るための外部コントローラに有効に接続され、さらに、
以下を含む。すなわち、複数のデータ格納レジスタバン
クが提供され、その各々は１以上の入力／出力ポートを
有し、そのポートを通してレジスタバンクへの有効接続
を達成する。１以上のデータ格納レジスタバンクにおい
て、データ処理のための複数のデータプロセッサが提供
され、個々のレジスタバンクはデータプロセッサに有効
に接続される。レジスタバンクはデータパス相互接続シ
ステムを用いるデータパス内／外双方の選択された装置
に有効に接続される。相互接続システムは、データパス
内のデータプロセッサおよびデータパス外のデータソー
スおよびデスティネーションに、レジスタバンクを有効
に接続する。相互接続コントローラは、各レジスタバン
クを選択された装置のシーケンスに有効に接続するため
の信号の制御を生じるために提供される。シーケンス
は、ａ）データをレジスタバンクにロードするために、
レジスタバンクをデータソースに有効に接続し、ｂ）第
１のデータプロセッサに従ってデータを処理するため
に、レジスタバンクを第１の前記データプロセッサに有
効に接続し、ｃ）第２のデータプロセッサに従ってデー
タを処理するために、レジスタバンクを第２の前記デー
タプロセッサに有効に接続し、ｄ）レジスタバンクから
データデスティネーションへデータをアンロードするた
めに、レジスタバンクをデータデスティネーションに有
効に接続する。好ましくはシーケンスが実行されている
ときに、相互接続コントローラは１以上の追加のレジス
タバンクを上述したシーケンス内の選択された装置に有
効に接続する。そのため、あるレジスタバンクに関して
シーケンスステップｂが実行されている時に、他のレジ
スタバンクに関してシーケンスステップａが実行され、
第１のレジスタバンクに関してシーケンスステップｃが
実行されている時に、第２のレジスタバンクに関してシ
ーケンスステップｂが実行され、その一方で第３のレジ
スタバンクに関してシーケンスステップａが実行され
る。そして以下同様である。システムは、各レジスタバ
ンク内のデータが、レジスタバンクをそのようなデータ
プロセッサのシーケンスに連続して接続することによっ
て、データプロセッサのシーケンスを通って処理される
ことを可能にする。

【００１３】好ましい形態では、データパス相互接続シ
ステムは複数の入力／出力ポートを有するマルチポート
レジスタを利用し、データパス中の各レジスタバンク
は、マルチポートレジスタの、別々にアドレッシング可
能な部分である。そのようなシステムにおいて、相互接
続コントローラは、マルチポートレジスタ内の個々のレ
ジスタバンクをアドレッシングするために必要なアドレ
スインクリメントを提供する。その方法では、相互接続
コントローラは制御信号を提供し、制御信号は上述した
シーケンスａ）からｄ）において、マルチポートレジス
タの別々にアドレッシング可能な各部分を選択された装
置に有効に接続する。あるいは、データパス相互接続シ
ステムは相互接続コントローラによって制御されるマル
チプレクサシステムであり得る。マルチプレクサシステ
ムでは、複数のマルチプレクサスイッチが、個々のレジ
スタバンクの入力／出力ポートを、上述した選択された
装置のシーケンスに相互接続する。

【００１４】選択された装置のシーケンスは、第１およ
び第２のデータプロセッサを特定し、個々のレジスタバ
ンクはそれらに有効に接続されるが、本発明のデータパ
スはｎ個のプロセッサ（ｎは２以上）を通ってデータの
効率的な処理を可能にする。相互接続シーケンスは各レ
ジスタバンクが任意の数のデータプロセッサと有効に接
続されることを可能にする。

【００１５】本発明は更に、いま述べたタイプのレジス
タベースのＣＰＵのデータパスにおいて用いられる方法
を含む。その方法は、データを、データパス内の第１の
レジスタバンクにロードするステップと、第１のデータ
プロセッサに応じて、データをその中で処理するため
に、第１のデータプロセッサに第１のレジスタバンクを
有効に接続するステップと、第２のデータプロセッサに
応じてデータを処理するために、第２のデータプロセッ
サに第１のレジスタバンクを有効に接続するステップ
と、前記第１のレジスタバンクからＣＰＵ内のデスティ
ネーションに前記データをアンロードし、それによっ
て、前記第１のレジスタバンク内のデータがデータプロ
セッサのシーケンスを通って処理されるステップと、を
含む。

【００１６】本発明によるレジスタベースデータ処理の
ためのデータパスによれば、前記データパスは、外部デ
ータソースおよびデスティネーション、および前記デー
タパスを制御するための外部コントローラに有効に接続
されており、前記データパスは、複数のデータ格納レジ
スタバンクであって、その各々が、前記レジスタバンク
への有効な接続を達成するための１以上の入力／出力ポ
ートを有している、複数のデータ格納レジスタバンク
と、データパスへ有効に接続されたときに、１以上のデ
ータ格納レジスタバンク内のデータを処理するための複
数のデータプロセッサと、前記レジスタバンクを、前記
データパスの内部および外部にある選択された装置であ
ってデータパスの内部にある前記データプロセッサと、
前記データパスの外部にある前記データソースおよびデ
スティネーションとを含む選択された装置に有効に接続
するためのデータパス相互接続システムと、各レジスタ
バンクを選択された装置のシーケンスに有効に接続する
制御信号を提供するための、相互接続コントローラとを
含み、前記シーケンスは、ａ）データをレジスタバンク
にロードするために、レジスタバンクをデータソースに
有効に接続し、ｂ）前記第１のデータプロセッサにした
がってデータを処理するために、前記レジスタバンクを
第１の前記データプロセッサに有効に接続し、ｃ）前記
第２のデータプロセッサにしたがってデータを処理する
ために、レジスタバンクを第２の前記複数のデータプロ
セッサに有効に接続し、ｄ）前記レジスタバンクからデ
ータデスティネーションへデータをアンロードするため
に、前記レジスタバンクを前記データデスティネーショ
ンに有効に接続する、シーケンスであり、前記相互接続
コントローラは、前記シーケンスにおいて、１以上の追
加のレジスタバンクを前記選択された装置に有効に接続
し、それによって、前記レジスタバンクの各々にある前
記データが、データプロセッサのシーケンスを通して処
理され、そのことにより上記目的が達成される。

【００１７】前記複数のデータ格納レジスタバンクは、
複数の入力／出力ポートを有するマルチポートレジスタ
を含み、データパス内の前記レジスタバンクの各々は、
前記マルチポートレジスタの別々にアドレッシング可能
な部分であってもよい。

【００１８】前記データパス相互接続システムは、前記
マルチポートレジスタの前記入力／出力ポート、前記デ
ータプロセッサおよび外部データソースおよびデスティ
ネーションの間の有効な接続を含み、前記相互接続コン
トローラは、前記マルチポートレジスタの、別々にアド
レッシング可能な部分に対応するアドレスを供給するた
めのアドレスインクリメンタを含み、それによって、各
レジスタバンクが前記シーケンスにおいて前記選択され
た装置に有効に接続されてもよい。

【００１９】前記複数のデータプロセッサは、接続
ａ）、ｂ）およびｃ）の後、各レジスタバンクが前記相
互接続コントローラによって有効に接続された、前記ｎ
個のプロセッサと選択された装置の前記シーケンスとを
含み、接続ｄ）の前に、前記データプロセッサの各々に
したがってデータを処理するために、レジスタバンクを
順次ｎ個のデータプロセッサに至るまで追加のデータプ
ロセッサに有効に接続することを含んでもよい。

【００２０】データ格納レジスタバンクの数は少なくと
も（ｎ＋２）個であり、それによって、少なくとも１つ
のレジスタバンクはシーケンスステップａ）にしたがっ
てデータソースに接続可能であり、あるレジスタバンク
はシーケンスステップｄ）にしたがってデータデスティ
ネーションへ接続可能であり、他のレジスタバンクはｎ
個のデータプロセッサに接続可能であってもよい。

【００２１】前記データパス相互接続システムは、前記
レジスタバンクの入力／出力ポートを前記選択された装
置のシーケンスに選択的に相互接続するための、前記相
互接続コントローラによって制御されるマルチプレクサ
システムを含んでもよい。

【００２２】本発明によるレジスタベースＣＰＵのデー
タパスで用いられるデータ処理方法によれば、前記デー
タパスは、複数のデータ格納レジスタバンクであって、
その各々が、前記レジスタバンクへの有効な接続を達成
するための１以上の入力／出力ポートを有している、複
数のデータ格納レジスタバンクと、データを処理するた
めの複数のデータプロセッサと、前記レジスタバンクと
前記データプロセッサとの間の有効な接続を提供するた
めのデータパス相互接続システムと、を含み、前記方法
は、データパス内の第１のレジスタバンクにデータをロ
ードするステップと、第１のデータプロセッサにしたが
ってデータを処理するため、前記第１のレジスタバンク
を前記第１のデータプロセッサに有効に接続するステッ
プと、第２のデータプロセッサにしたがってデータを処
理するため、前記第１のレジスタバンクを前記第２のデ
ータプロセッサに有効に接続するステップと、データを
前記第１のレジスタバンクからＣＰＵ内のデスティネー
ションへアンロードするステップであって、それによっ
て、前記第１のレジスタバンク内の前記データがデータ
プロセッサのシーケンスを通って処理されるステップと
を含み、そのことにより上記目的が達成される。

【００２３】第２のレジスタバンクはデータをロードさ
れ、前記第１のレジスタバンクが第１のデータプロセッ
サに有効に接続するステップが実行され、それによっ
て、前記第２のレジスタバンク内の前記データが、前記
第２のレジスタバンク内の処理されているデータととも
に同時にロードされてもよい。

【００２４】データが第３のレジスタバンクにロードさ
れ、前記第２のレジスタバンクが、前記第１のデータプ
ロセッサに有効に接続されており、前記第１のレジスタ
バンクが、前記第２のデータプロセッサに有効に接続さ
れており、それによって、同時に、あるレジスタバンク
がデータをロードされ、他のレジスタバンクが前記第１
のデータプロセッサにしたがって処理され、更に他のレ
ジスタバンクが、前記第２のデータプロセッサにしたが
って処理されてもよい。

【００２５】前記第１のレジスタバンクは、ｎ個までの
データプロセッサに順次接続され、ｎは２以上であって
もよい。

【００２６】一連のＣＰＵレジスタバンクにおけるデー
タを同時に処理し、同時にデータを追加のレジスタバン
クにロードおよびアンロードするための、レジスタベー
スのＣＰＵにおいて用いられるシステムおよび方法が提
供される。そして、レジスタバンクはＣＰＵデータパス
に接続された演算プロセッサ間で順次共有される。デー
タをロードされた後、各レジスタバンクは複数のデータ
プロセッサに順に接続され、各レジスタバンク内のデー
タは処理される。データは、データパスからロードさ
れ、アンロードされる時を除いて、データパス内のレジ
スタバンク間で移動されることはない。本発明は、デー
タを移動するのに必要な時間と比較して、制御信号を移
動する時間が短いという利点を有する。

【００２７】本発明のシステムおよび方法の主要な利点
は、従来のＣＰＵデータパス方法論と比較して、レジス
タバンク間のデータ転送の数を減少させることである。
本発明は、複数のデータプロセッサと複数のデータ格納
レジスタバンクとの間の接続を変更するため、相互接続
システムに制御信号を送ることによって多重処理ステッ
プの多くのデータ転送を回避する。制御信号の移動は、
常にデータの移動よりも速い。したがって、本発明は、
データ処理におけるオーバーヘッドを減少する。

【００２８】

【発明の実施の形態】図１の従来技術は、レジスタベー
スコンピュータのための、代表的な従来技術のＣＰＵデ
ータパスを示す。データパス１０はデータの計算を扱う
ＣＰＵの構成素子を示す。図１は、データパス１０の主
要な能動素子および接続データバスを示す簡略図であ
る。本発明の必須の特徴を明確に示すために、以下、当
業者にはよく知られている数多くの動作上の接続が、図
１および他の図からは省略される。例えば、命令デコー
ドおよび論理制御ブロック２０は、２４で概略的に示さ
れる複数の信号パスを介して、データパス１０における
全ての図示される素子と動作上接続される。命令デコー
ドおよび論理制御ブロック２０は、データパス１０のた
めの外部コントローラであり、ソフトウェアプログラミ
ングおよび、当業者には周知の方法によって論理制御ブ
ロック２０に供給される制御信号データパスの様々な素
子の他に、コンピュータの他の素子（図示せず）ととも
にデータパスの様々な素子を制御する。図１に示される
他の外部素子は、メモリブロック３０である。メモリブ
ロック３０は、コンピュータのキャッシュメモリを含む
メインメモリを表す。データおよび動作上の命令は、コ
ンピュータのコーディングおよび命令フォーマットを用
いて、データパス１０によりメモリ３０から取り出さ
れ、およびメモリ３０へ格納される。本発明は、データ
パス１０のアーキテクチャおよび、そのようなデータパ
スを動作させる改良された方法にに向けられており、特
定のソフトウェアあるいは、命令フォーマットあるいは
タイプに限られない。

【００２９】図１に示されるデータパス１０は、従来技
術のレジスタベースＣＰＵの必須の素子を示す簡略図で
ある。４０に、１６個の３２ビットデータ格納レジスタ
から構成されるレジスタバンク４０が示されている。本
発明では、異なるサイズのレジスタバンクもまた用いら
れ得る。レジスタバンク４０はまた、プログラムステー
タス情報あるいは同様の情報を保持するための追加の格
納レジスタを含みうる。本発明は、ＣＰＵデータパスに
おいて同じく提供されうる様々なステータスレジスタに
ではなく、計算機能において用いられるデータ格納レジ
スタに向けられている。

【００３０】データバス４５はメモリ３０へ、およびメ
モリ３０からデータを運ぶ３２ビットバスである。レジ
スタバンク４０はデータをレジスタにロードあるいはア
ンロードするための１以上の入出力ポート（Ｉ／Ｏポー
ト）を有する。図１に示されるように、レジスタバンク
４０はＩ／Ｏポート５０、５１、５２、５３を有する。
ポート５０はデータパス４５に接続する。ポート５２、
５３は、レジスタバンク４０からＣＰＵの演算・論理ユ
ニット（ＡＬＵ）６０にデータを供給する。ＡＬＵは接
続バス６２、６４を介して、数学的計算を行う。バス６
２、６４は概略図である。典型的には、２以上のメイン
データバスが、ＣＰＵの主要素子間でデータを運ぶため
のＣＰＵデータパスに提供される。これによって、ＡＬ
Ｕは複数のレジスタを同時に読み出すことができる。Ａ
ＬＵ動作の結果は、図１の６６で概略的に示される別個
のバスラインを介して、レジスタバンクに戻される。

【００３１】あるいはＡＬＵの結果は、メモリアドレス
レジスタ７０に書き込まれうる。メモリアドレスレジス
タ７０は、レジスタバンク４０からアンロードされた、
およびバス４５を介してメモリに戻されたデータを格納
するためのコンピュータメモリ３０に、アドレス情報を
供給する。ＡＬＵの結果はまた、論理制御ブロック２０
からのプログラミング命令に応じて、メモリアドレスレ
ジスタ７０を通って、メモリに直接戻されてもよい。別
個のプログラミング命令レジスタ７７はまた、論理制御
ブロック２０に命令を送るためにデータパス２０に提供
される。命令レジスタは、ＡＬＵをバイパスする論理制
御ブロックからの命令フェッチコマンドに応答して、命
令を格納する。

【００３２】図２は、図１に示されたと同様のデータパ
ス１０および関連する装置の概略図である。図１で用い
られたと同じ参照符号が図２の同様の素子には付されて
いる。図２に示されるデータパス１０は、単一のＡＬＵ
を有するデータパスにおいて、レジスタバンク４０への
データのローディングあるいはアンローディングによっ
て呈される、計算の非効率を解決するためのある従来技
術のアプローチを含む。その問題は、ＡＬＵ６０の「ダ
ウンタイム」であり、１以上のＩ／Ｏポート５０、５
１、５２、５３を介してレジスタからロードもしくはア
ンロードされているときはいつでも生じる。ＡＬＵは、
ローディングあるいはアンローディングの間、データを
処理することや計算を行うことはできない。メモリ３０
内のデータの格納場所からのデータの取り出しは、少な
くとも数クロックサイクルを要する。格納アドレスは、
転送されるデータ項目各々に対して識別されなくてはな
らない。ある状況下では、メモリ３０にアクセスするた
めのロード／アンロード遅延が許容できないことがあ
る。例えば、コンピュータソフトウェアが、取り扱うた
めのＣＰＵ処理に割り込み、あるいはコンピュータによ
り優先順位を与えられた計算に割り込む、プログラム割
り込みは、データをクリアされたアクティブなレジスタ
バンク４０を必要とする。

【００３３】図２は、そのような現象を引き起こす遅延
を回避するため、コンピュータの製造業者数社によって
用いられている１つの解決策示す。この解決策は、レジ
スタバンク４０と同様あるいは同一の、第２のパラレル
レジスタバンク８０を供給する。第２のパラレルレジス
タバンク８０は、割り込みコマンドを受け取ると、レジ
スタバンク４０と交換されうる。割り込みは、図２の矢
印８４によって概略的に示される。割り込み命令を受け
取ると、ＣＰＵは典型的には計算の進行を終了し、そし
て、データをレジスタバンク４０に保存するため、レジ
スタバンク４０とレジスタバンク８０を交換する。その
方法では、割り込み処理のためにレジスタを開放する目
的で、レジスタバンク４０の内容はメモリ３０にアンロ
ードされる必要はない。データパス１０内で、レジスタ
バンク４０のレジスタバンク８０へ交換することは、割
り込み応答時間を早め、割り込み事象が終了した時にＣ
ＰＵが割り込み前の状態にすばやく戻ることを可能にす
る。

【００３４】図２では、レジスタバンク４０と８０の交
換が概略的に示される。Ｉ／Ｏポート５０、５１、５
２、５３に対してデータバスラインがそれぞれ割り当て
られ、文字Ａ，Ｂ，Ｃ，Ｄが付されている。同一のＩ／
Ｏバスラインが、レジスタバンク８０上で同一のＩ／Ｏ
ポート５０、５１、５２、５３に接続されており、
Ａ’，Ｂ’，Ｃ’，Ｄ’で示されている。割り込みの間
レジスタバンクが交換されると、バスラインＡ，Ｂ，
Ｃ，Ｄを通る接続は、ラインＡ’，Ｂ’，Ｃ’，Ｄ’を
通ってリダイレクトされる。当業者に理解されるよう
に、レジスタバンク４０および８０間の接続の実際のス
イッチングは、データパス１０内の論理制御ブロック２
０によって制御されるマルチプレクサスイッチ（図示せ
ず）のような適切な相互接続によって達成される。レジ
スタバンク４０および８０間の交換を達成するためのマ
ルチプレクサの構成は、Ｉ／Ｏポートおよびプロセッサ
ポートの数と位置に依存し、データパス１０のレイアウ
トおよび配線を必要事項として達成されうる。あるい
は、レジスタバンク４０および８０は、必ずしも互いが
物理的に分離している必要はなく、実際は、単一の、よ
り容量が大きいレジスタバンクの部分であり得る。機能
的には、レジスタバンク８０は分離しており、割り込み
応答の間以外には用いられず、レジスタバンク８０上の
Ｉ／Ｏおよびプロセッサポート５０、５１、５２、５３
は割り込み応答以外にはディスエーブルされ、どの外部
データバスとも接続されていない。レジスタバンク４０
および８０がともに複数のレジスタバンクを含む、より
大きなブロックの部分である場合には、レジスタバンク
８０を含むブロックの一部のＩ／Ｏおよびプロセッサポ
ートは、割り込み応答が必要とされるまでディスエーブ
ルされる。従来の技術においては、割り込み応答の一部
としてレジスタバンク８０の役割を果たす物理的なアー
キテクチャに関して、非常に数多くの変形が利用可能で
あり、当業者は他の変形も容易に思いつくであろう。

【００３５】高速な割り込み応答のための冗長データ格
納レジスタバンク８０を提供する技術は、例えばカリフ
ォルニア州キャンプベルのＺｉｌｏｇ，Ｉｎｃによって
製造されたＺ８０や、ＲＩＳＣプロセッサのＡＲＭ６０
０シリーズのような、多くのレジスタベースのＣＰＵで
用いられる。図２の技術は割り込み中の時間を省き、Ｃ
ＰＵデータ処理中のプロセッサの状態を保つが、現在用
いられているように、割り込み機能のみに限定される。

【００３６】図３は、適切なデータパス相互接続システ
ムを示す。適切なデータパス相互接続システムは、マル
チプレクサおよびデマルチプレクサを利用し、図２に示
されるデータパス内のレジスタバンクとＡＬＵ間の必要
な有効接続を形成する。図１および２で示される従来の
技術のデータパスに共通であるＣＰＵデータパス１０の
素子は図３において同じ参照符号が付されており、それ
らの素子の機能は、図１および２を参照して前に述べら
れた素子の機能と同じである。図３のＣＰＵデータパス
１０では、レジスタ１００および１０２で識別される２
つの同一および可換なレジスタバンクが、ＣＰＵ計算の
ためのデータをロードし、処理し、およびアンロードす
るために用いられる。レジスタバンク１００、１０２と
図１のレジスタバンク４０との差異は、図１で示され述
べられた、そしてレジスタバンク１００、１０２上に提
供された、Ｉ／Ｏおよびプロセッサポート５０、５１、
５２、５３がマルチプレクサ１１０、１１０’およびデ
マルチプレクサ１１２、１１２’に接続されていること
である。マルチプレクサおよびデマルチプレクサの目的
は、レジスタバンク１００、１０２のポートをＡＬＵ６
０およびデータバス４５に選択的に接続するためのデー
タパス相互接続を提供することである。

【００３７】マルチプレクサ１１０は、レジスタバンク
１００のレジスタにデータをロードおよびアンロードす
るための、少なくとも３つのデータのソースを含む。マ
ルチプレクサ１１０への入力の１つがデータバス４５で
あり、他はＡＬＵ出力バス６６である。第３の入力は、
バス１２０を介した、他のデータソース１２５からの入
力である。他のデータソース１２５は、例えば、ディジ
タル化ビデオ／オーディオ信号からのリアルタイムデー
タストリームであり得る。マルチプレクサ１１０は、ロ
ード／格納制御論理ブロック１３５から制御ライン１３
０上に供給されるマルチプレクサへのコマンドに基づい
て、これらのデータソースから選択する。ロード／格納
制御論理ブロックは、コンピュータの動作ソフトウェア
に基づいて予めプログラムされた命令に応じて、コンピ
ュータ論理制御ブロック２０から制御命令を受け取る。

【００３８】マルチプレクサ１１０’はまた、ポート５
０、５１およびレジスタバンク１０２に接続するための
複数の入力データソースを有する。データソースは、マ
ルチプレクサ１１０に供給されるのと同じデータソース
である。マルチプレクサ１１０’は、マルチプレクサ１
１０と同様にライン１３０’を用いてロード／格納制御
論理ブロック１３５によって制御される。

【００３９】データ入力と、レジスタバンク１００、１
０２それぞれのＩ／Ｏ入力ポートとの間の、マルチプレ
クサ１１０、１１０’の介在は、レジスタバンク１０
０、１０２に接続される少なくとも１つのデータのソー
スの追加を許すことによって、効率的にレジスタバンク
に対するＩ／Ｏポートの数を増加させる。

【００４０】デマルチプレクサ１１２は、レジスタバン
ク１００のプロセッサポート５２、５３に接続され、バ
ス６２、６４を介してＡＬＵ６０にデータを方向付け
る。デマルチプレクサ１１２からの他の出力転送位置
は、バス１４５を介した別個のデータ格納位置１４０で
ある。

【００４１】デマルチプレクサ１１２’は、レジスタバ
ンク１０２のプロセッサポート５２、５３からデータを
受け取り、デマルチプレクサ１１２と同様、バス６２、
６４および１４５にデータを方向付ける。デマルチプレ
クサ１１２、１１２’は共に、それぞれライン１３０、
１３０’を介して、ロード／格納制御論理ブロック１３
５によって制御される。レジスタバンク１００、１０２
それぞれのプロセッサポート５２、５３とＡＬＵ６０と
の間にデマルチプレクサ１１２、１１２’を設置する有
効な効果は、ＡＬＵ６０に接続されている２つのレジス
タバンク１００、１０２のいずれかを選択できることで
ある。同様にマルチプレクサ１１０、１１０’は、ロー
ド／格納制御論理１３５から受け取られた制御命令に依
存して、データバス４５および６６、またはバス１２０
の一方に接続される。

【００４２】図４はロード／格納制御論理１３５、マル
チプレクサ１１０、１１０’およびデマルチプレクサ１
１２、１１２’によって達成される、接続のシーケンス
を示す表である。レジスタバンク１００に対する、Ｉ／
Ｏおよびプロセッサポート５０、５１、５２、５３への
接続は、左欄、「レジスタＡ（１００）」の下にある。
表のシーケンスステップ１では、レジスタ１００のポー
ト５０、５１、５２、５３はそれぞれ、バス４５、６
６、６２、６４に接続されている。そのような構成にお
いて、レジスタバンク１００はデータを処理する際に利
用される。レジスタバンク１００への前述の接続と共
に、レジスタバンク１０２のＩ／Ｏおよびプロセッサポ
ート５０、５１、５２、５３は、シーケンスステップ１
の右欄に示されるように、タイトル「レジスタＢ（１０
２）」の下にある。レジスタ１０２のポート５０はバス
１２０に接続され、ポート５２はバス１４５に接続され
ている。これは、レジスタバンク１０２がロード／アン
ロード中に動作することを意味する。次のシーケンス、
ステップ２では、レジスタバンク１００のポート５０は
バス１２０に接続され、ポート５２はバス１４５に接続
され、レジスタバンク１００はロード／アンロードモー
ドにある。シーケンスステップ２では、同時に、レジス
タバンク１０２のポート５０、５１、５２、５３がそれ
ぞれバス４５、６６、６２、６４に接続され、レジスタ
バンク１０２は動作の処理段階にある。この処理段階で
は、データはＡＬＵ５０を通って処理される。シーケン
スステップ３は、シーケンスステップ１について述べた
接続を繰り返す。シーケンスステップ４は、シーケンス
ステップ２について述べた接続を繰り返す。接続のシー
ケンスは、このように限りなく繰り返されうる。

【００４３】図３に示されるデータパスは、レジスタバ
ンク１００、１０２がロード／アンロード動作およびデ
ータ処理動作の間に繰り返し交換されることを可能にす
る。レジスタバンク１００がデータをアンロードおよび
再ロードされる一方で、レジスタバンク１０２はＡＬＵ
６０に接続され、その中のデータは処理される。Ｉ／Ｏ
ポートおよびプロセッサポートの相互接続がロード／格
納制御論理ブロック１３５により切り換えられると、レ
ジスタバンク１００内のデータは処理され、同時にその
一方で、データはレジスタバンク１０２にアンロードお
よび再ロードされる。

【００４４】実際には、ロード／格納制御論理１３５
は、可換のレジスタバンク１００、１０２に有効に接続
された相互接続コントローラとして動作する。ロード／
格納制御論理１３５は、マルチプレクサ１１０、１１
０’およびデマルチプレクサ１１２、１１２’ととも
に、データパス相互接続システムとして動作し、可換な
レジスタバンク（１００から１０２）の１つの入力／出
力ポートとＡＬＵ６０に有効に接続し、それによってそ
のレジスタバンク内のデータは処理される。その一方
で、他のレジスタバンクのアイドルポートをデータバス
１２０、１４５に選択的に接続し、それによってデータ
は他のレジスタバンクへロードされ、他のレジスタバン
クからアンロードされる。マルチプレクサ１１０、１１
０’およびデマルチプレクサ１１２、１１２’は、その
後、逆になるようにいま述べられた相互接続を許容し、
第１のマルチプレクサはデータロード／アンロードバス
１２０、１４５に接続される。その一方で、第２のレジ
スタバンクが、その中でデータを処理するためにＩ／Ｏ
プロセッサポートに接続される。ロード／アンロード機
能とデータ処理機能の間のレジスタバンク１００、１０
２を切り換える能力により処理時間が短縮され、より効
率的な処理動作になる。図３に示されるデータパス１０
の基本的な機能動作は、レジスタバンク１００および１
０２の間の切り替えを除いては、図１に示されるデータ
パスと同じである。結果として、図１に示されるメイン
プロセッサ論理制御ブロック２０のために記述されたソ
フトウェアは、図３のデータパスにおいて実質的に変化
することなく動作する。その理由は、レジスタバンクが
一旦ＡＬＵ６０に接続されてしまうと必須のアーキテク
チャおよびＣＰＵデータパスへの接続は変化しないから
である。

【００４５】上記は、ＣＰＵデータパスの典型的な従来
技術のアーキテクチャの理解のため、図で示された情報
に分けた。図３のデータパスは、リアルタイムビデオ入
力のようなソースからのデータのストリームが、図１に
示される信号レジスタバンクシステムにおいてより効率
的に処理されることを可能にする。データは１つのレジ
スタバンクからロードおよびアンロードされ、他のレジ
スタバンク内の別個のデータの組がＡＬＵによって処理
される。他の処理動作のため、あるいは論理コントロー
ラ２０によって監視するため、両方のレジスタバンク内
のデータは、好ましくはアクセス可能であり、データパ
ス内のデータバスにおいて、全てのデータバスは、好ま
しくは要求に応じてモニタされ、アクセスされうる。し
たがって、データパス１０は、全てのデータバスおよび
アドレスバスに接続されたバス送受信装置１８０を含
み、制御論理ブロック２０に包含される外部コントロー
ラによって監視される、一般的なコンピュータ動作を可
能にする。

【００４６】図５は、以下の本発明の実施例で必要な説
明を簡単化する上で役立つ、図３のデータパスの簡単化
した概略図である。本発明は、１以上のレジスタバンク
を共有する、複数のプロセッサ（ＡＬＵ）を有するデー
タパスを提供する。図３の全ての相互接続を示すことの
複雑さは、混乱を招くであろう。さらに、図３に示され
た接続は、レジスタベースの処理の分野における当業者
には周知であり、より簡単化した図の方が、本発明を実
施するための適切なアーキテクチャを当業者に与えるこ
とができる。図５において、「レジスタバンクＡ」のボ
ックスは図３のレジスタバンク１００であり、「レジス
タバンクＢ」のボックスはレジスタバンク１０２であ
る。データソース１２５は、図３に示されるように、デ
ータパス１０の外にある外部データソースである。デー
タプロセッサ６０は、図３のＡＬＵ６０である。デステ
ィネーション「格納２１０」は、データ格納位置ブロッ
ク１４０をデータパス１０の外に含む、コンピュータメ
インメモリ３０である。マルチポートデータパス相互接
続２３０は、データパス相互接続システムの概略的表現
であり、図３では、マルチプレクサ１１０、１１０’お
よびデマルチプレクサ１１２、１１２’とともにロード
／格納制御論理ブロック１３５を含む。データパス相互
接続２３０は、全ての他の素子と、図５に示されるデス
ティネーション２１０の間の有効接続を含む。

【００４７】図５のデータパスの動作は、図３のデータ
パス１０と同じである。データはデータソース１２５か
ら入力バス１２０を介して、例えば、レジスタバンクＡ
１００に転送される。データは相互接続２３０を通過
し、レジスタバンクＡ１００までの経路を決められる。
そして、レジスタバンクＡは、相互接続２３０を通って
プロセッサ６０に接続され、データは、データソース１
２５からバス１２０を介して相互接続２３０を通ってレ
ジスタバンクＢ１０２にロードされる。レジスタバンク
Ａ１００内のデータに関して処理が終了すると、レジス
タバンクＢ１０２が相互接続２３０を介してプロセッサ
６０に接続され、レジスタバンクＡ１００内のデータ
が、外部メモリ２１０にアンロードされる。

【００４８】データパス相互接続２３０は、マルチプレ
クサおよびデマルチプレクサの組とは違った相互接続シ
ステムであり得る。例えば、データパスメモリバンクＡ
およびＢは、単一のマルチポートメモリの別個のアドレ
ッシング可能なポートを構成しうる。複数の入力／出力
ポートを有することは、当業界において周知である。ア
ドレスの数値ブロックが用いられ、レジスタバンクＡを
アクセスし、アドレスの異なる数値ブロックがレジスタ
バンクＢにアクセスする。そのような構成では、相互接
続２３０は、所望の有効接続が、各別個のアドレッシン
グ可能なレジスタバンクおよび有効に接続されている装
置間で確立されることを保証するための、適切なアドレ
スインクリメンタを含みうる。その確立は、それぞれの
レジスタバンクの１つからロードあるいはアンロードさ
れているデータを選択的に方向付けるために、アドレス
をインクリメントすることによってなされ、それによっ
てデータは適当なレジスタバンクに方向付けられる。デ
ータパス相互接続２３０はまた、外部データソース１２
５、デスティネーション２１０とともにデータプロセッ
サ６０との有効な接続を提供する。

【００４９】図６は、図５におけるデータパスの概略的
表現であり、本発明の第１の実施例を示す。第１の実施
例では、２つのデータプロセッサ（ＡＬＵ）の各々が連
続してデータを効率的に処理するために、データパス内
の複数のレジスタバンクを共有する。データパス１０
は、命令デコードおよび図１のブロック２０のような論
理により制御されたブロック（図示せず）によって、操
作により制御されるレジスタベースのコンピュータのた
めのＣＰＵデータパスを示す。データパス１０は、複数
のデータ格納レジスタバンクＡ２５０，Ｂ２５２，Ｃ２
５４，Ｄ２５６をそれぞれ含む。レジスタバンクは適切
なマルチポートレジスタの一部であり得る。ここで、別
個のそれぞれのレジスタバンクは、別個の入力／出力ポ
ート（Ｉ／Ｏポート）を通って別個にアドレッシング可
能である。レジスタバンクＡ２５０のＩ／Ｏポートは、
２６０で概略的に図示される。レジスタバンクＢ２５２
のＩ／Ｏポートは、２６２で示される。レジスタバンク
Ｃ２５４のＩ／Ｏポートは、２６４で示される。レジス
タバンクＤ２５６のＩ／Ｏポートは、２６６で示され
る。

【００５０】レジスタバンクＡ−Ｄは、マルチポートデ
ータパス相互接続２３０を通って、データパス１０内／
外の装置と有効に接続される。バス２７０、２７２、２
７４、２７６は、それぞれのレジスタバンクＡ，Ｂ，
Ｃ，Ｄと相互接続２３０間の相互接続を提供する。当業
者に理解されるように、相互接続２３０は、セグメント
化されたマルチポートメモリの別々にアドレッシング可
能な部分をアドレッシングするためのアドレスインクリ
メンタ（図示せず）を含む、適切にはマルチポート相互
接続バスである。

【００５１】図７は、マルチポートメモリがどのように
データパス相互接続２３０の部分として実現するかの例
を示す。図７では、ボックス２８１は、図６のように４
つの別個にアドレッシング可能なレジスタバンクＡ，
Ｂ，ＣおよびＤを有するマルチポートレジスタバンクを
表している。説明の簡単のため、各レジスタバンクは１
６ビット間隔で分けられた内部アドレスによってアドレ
ッシング可能であるとする。すなわち、レジスタバンク
Ａはアドレス０−１５としてアドレッシング可能であ
り、レジスタバンクＢは１６−３１としてアドレッシン
グ可能、等である。データパス１０にデータが到達する
と、相互接続システムは、対象となるレジスタバンク内
のアドレスに到達するのに必要とされる適当量だけ、ア
ドレスをインクリメントすることによって、各選択され
たレジスタバンクへの有効な接続を形成する。これは、
レジスタバンクＡ，Ｂ，ＣおよびＤのためのレジスタバ
ンクオフセットを格納するレジスタ２８５から適当なイ
ンクリメントの呼び出しを行う、レジスタバンクシーケ
ンサ２８３によって達成される。オフセット値は、その
後、選択されたオフセット値と、ラインＭ，Ｎ，Ｏおよ
びＰ上を入って来るデータアドレスとを結合する加算器
２８７に転送される。入ってくるアドレス情報と結合さ
れると、オフセットは、ローカルレジスタバンクの１つ
のみとの有効な接続を生じることで、そのレジスタバン
クのみがアドレッシングされることを保証する。本発明
の範囲にある、他の適切な有効相互接続システムを、当
業者は思いつくであろう。

【００５２】あるいは、相互接続２３０は、図３および
４を参照して一般的に図示され述べられたように、デー
タパス内／外の他の装置を伴ったレジスタバンクと相互
接続する、１以上のマルチプレクサおよびデマルチプレ
クサであり得る。

【００５３】図６のデータパスは、プロセッサ１（３０
０）および、プロセッサ２（３０２）として識別される
第１および第２のデータプロセッサあるいはＡＬＵを含
む。データプロセッサ３００、３０２は、そのプロセッ
サが接続されているメモリ内の個々のメモリ位置におけ
るオペランドを処理する、任意の適切なタイプの計算プ
ロセッサであり得る。本発明においては、各データプロ
セッサ３００、３０２は、データパス１０内の全てのレ
ジスタバンクＡ−Ｄとシーケンシャルに接続されてお
り、それらを共有している。レジスタバンクは、外部コ
ンピュータコントローラ（図示せず）によって指示され
るように、各プロセッサにシーケンシャルに接続されて
いる。データプロセッサ３００、３０２によって行われ
る処理のタイプあるいは複雑さは、設計的選択事項であ
り、本発明によっては限定されない。プロセッサの１つ
は、例えば、数を加算あるいは減算する、非常に単純な
演算プロセッサであり、一方、他のプロセッサは高度な
総合ＤＳＰタイププロセッサである。行われる処理のタ
イプに拘わらず、プロセッサ３００、３０２の１つに接
続されたレジスタバンク内のデータは、そのプロセッサ
のアルゴリズムおよび命令にしたがって処理される。

【００５４】図６の実施例では、プロセッサ３００は、
相互接続バス３１０およびデータパス相互接続２３０を
介して、レジスタバンクＡからＤに有効に接続されてい
る。プロセッサ３０２は、相互接続バス３１２およびデ
ータパス相互接続２３０を介して、レジスタバンクＡか
らＤに有効に接続されている。

【００５５】図６のデータパス１０の動作が、表１を参
照して述べられる。この表は、プロセッサ３００および
３０２を通してデータを処理するためになされた接続の
シーケンスを示す。接続は、図４の表で示されるシーケ
ンスと同様の方法で述べられる。図６および表１を参照
すると、シーケンスの第１のステップは、データ入力バ
ス３５２を介して、外部データソース３５０から、バス
２７０を介して、レジスタバンクＡ２５０へデータをロ
ードする。この相互接続は、（マルチプレクサが用いら
れていれば）マルチプレクサにおける適当な接続の切り
替えを通して、あるいは、相互接続２３０における適切
なインクリメンタを用いて、レジスタバンクＡに一意に
関連づけられたアドレスに入ってくるデータの格納アド
レスをインクリメントすることによって、データパス相
互接続２３０により達成される。表１では、バス３５２
および２７０の間の有効な接続は「３５０／２７０」に
よって示されており、挿入句「（ロード）」によってロ
ードステップとして記されている。これは、外部データ
ソース３５０からレジスタバンクＡにデータがロードさ
れることを意味する。

【００５６】

【表１】

【００５７】シーケンスステップ２は、入データバス３
５２をバス２７２に接続することによって、データをレ
ジスタバンクＢ２５２にロードする。同時に、レジスタ
バンクＡ２５０は、データパス相互接続２３０を通っ
て、プロセッサバス３１０を介して、プロセッサ１（３
００）に接続される。そのため、レジスタバンクＡのＩ
／Ｏバス２７０は、表１で「２７０／３１０」で示され
るように、プロセッサ１（３００）、バス３１０と相互
接続される。シーケンスステップ２では、レジスタバン
クＡ内のデータは、表１で挿入句「（処理１）」として
示されるようにプロセッサ１（３００）の演算処理に応
じて処理される。

【００５８】次のシーケンスステップ３では、レジスタ
バンクＡは、データパス相互接続２３０を介してバス３
１２と接続されたバス２７０を伴い、プロセッサ２（３
０２）に有効に接続される。これは、表１で「２７０／
３１２」によって示されており、データプロセッサ２
（３０２）にしたがったレジスタバンクＡ内のデータの
処理は「（処理２）」によって示されている。同時に、
レジスタバンクＢは、バス２７２および３１０およびデ
ータパス相互接続２３０を介して、プロセッサ１に接続
される。これは、表１において「２７２／３１０（処理
１）」で示される。そして、レジスタバンクＡのデータ
がデータプロセッサ２で処理され、レジスタバンクＢの
データがデータプロセッサ１で処理される一方で、デー
タが、データパス相互接続２３０を通ってバス３５２お
よび２７４を介してレジスタバンクＣにロードされてい
る。これは、表１において「３５２／２７４（ロー
ド）」によって示される。

【００５９】次のシーケンスステップ（ステップ４）
は、レジスタバンクＡからの処理されたデータをアンロ
ードする。これは、外部の「アンロード」データバス３
７０とともに相互接続データバス２７０により達成され
る。格納３８０は、データパス１０から現れるデータの
デスティネーションの概略的表現である。これは、図１
の３０および図３の１４０／３０に示されているよう
に、通常、メインコンピュータメモリである。シーケン
スステップ４では、レジスタバンクＡのＩ／Ｏバス２７
０は「２７０／３７０」により示されるように、データ
アンロードバス３７０に有効に接続される。レジスタバ
ンクＡについて、このステップで用いられる挿入句の機
能表示は「（格納）」である。同時に、レジスタバンク
Ｂは、バス２７２および３１２を介して、データプロセ
ッサ２（３０２）に接続される。さらに同時に、レジス
タバンクＣは、バス２７４／３１０を介して、データプ
ロセッサ１（３００）と有効に接続される。さらに同時
に、レジスタバンクＤは、バス３５２および２７６を介
して、外部データソース３５０と有効に接続する。それ
によって、データは外部ソース３５０からレジスタバン
クＤ２５６にロードされる。

【００６０】次のシーケンスステップ５では、レジスタ
バンクＡは再度、上記シーケンスステップ１と同様に外
部データソース３５０に接続される。機能的には、レジ
スタバンクＡは再び、シーケンスステップ２および３に
したがって処理されるべき新たなデータをロードされ
る。その後、データはシーケンスステップ４にしたがっ
てアンロードされる。レジスタバンクＡがシーケンスス
テップ１のようにロードされるのと同時に、レジスタバ
ンクＢは、データパス相互接続２３０を通ってバス２７
２および３７０を介して、アンロードバス３７０に有効
に接続される。同時に、レジスタバンクＣは、相互接続
２３０を通って、バス２７４および３１２を介して、デ
ータプロセッサ２（３０２）と有効に接続される。同時
に、レジスタバンクＤは、相互接続２３０を通って、バ
ス２７６および３１０を介して、プロセッサ１（３０
０）と有効に接続する。

【００６１】レジスタバンクＡからＤに対する上述した
相互接続シーケンスは、表１のシーケンスステップ１、
２、３、４および５を包含する。シーケンスは、レジス
タバンクに対する接続の継続的な繰り返しシーケンスで
ある。各レジスタバンクは４ステップのシーケンスを経
る。すなわち、ロード（レジスタにデータがロードされ
る）、処理１（プロセッサ１（３００）によってデータ
が処理される）、処理２（プロセッサ２（３０２）によ
ってデータが処理される）および格納（バス３７０を介
して、データがデータパスから出る。図１のシーケンス
ステップ５は、レジスタバンクＡに対するロードステッ
プの繰り返しを開始する。シーケンスステップ６は、レ
ジスタバンクＢに対するロードステップの繰り返しを開
始する。シーケンスステップ７は、レジスタバンクＣに
対するロードステップの繰り返しを開始する。シーケン
スステップ８は、レジスタバンクＤに対するロードステ
ップの繰り返しを開始する。相互接続ステップはそれか
らは４番目毎のステップの繰り返しであり、ステップ９
はステップ５の繰り返し、ステップ１０はステップ６の
繰り返し、等となる。

【００６２】上述のデータパスによれば、データプロセ
ッサおよび個々のレジスタバンクとの間の相互接続をシ
フトすることによって、複数のレジスタバンクの各々を
共有することが可能になる。これは、データパス内のレ
ジスタバンク間のデータのブロックの転送を最小にす
る。そのかわり、本発明は、接続を確立しているデータ
パス内の様々な素子に制御信号を送ることによって、レ
ジスタバンクおよびプロセッサ間の接続をシフトする。
データを移動するよりも、制御信号を移動する方が常に
より速い。これは、本発明のデータパス構成が従来技術
のデータパスよりも高速だからである。ここでは、デー
タはレジスタバンクのシーケンスあるいは他のメモリ格
納装置を通って、シリアルに移動される。

【００６３】本発明はデータパスに限定されることはな
い。ここで、データは、図６に示されるように２つの異
なるデータプロセッサによって処理される。しかし、本
発明は、任意の数のデータプロセッサを通って、複数の
データバンクをシーケンシャルに接続するのに用いられ
得る。図８は、レジスタバンクＡからＺを含む本発明に
したがったデータパス１０を概略的に図示している。こ
こで、Ｚはアルファベット列のＡからＺまでの数より大
きい数を含む任意の整数を表す。様々なレジスタバンク
内のデータが、ｎ個（ｎは任意の整数）のデータプロセ
ッサを通ってシーケンシャルに処理される。本発明の好
ましい形態では、Ｚはｎ＋２に等しい。これは、レジス
タバンクの数が、データパス内のデータプロセッサの数
よりも２だけ大きいことを意味している。これにより、
あるレジスタバンクがデータをそのレジスタバンクにロ
ードするために用いられ、あるレジスタバンクがデータ
パスからメインコンピュータ格納装置にデータをアンロ
ードするために用いられ、残りのレジスタバンクが、同
時にデータを処理するためにｎ個のデータプロセッサに
接続されることが可能になる。これは、図６の実施例に
おいて、ｎ＝２およびＺ＝４の場合である。

【００６４】図８の実施例においては、マルチポートデ
ータパス相互接続２３０は、図３のようなマルチプレク
サ相互接続システムか、図７を参照して図示され述べら
れた、アドレスシーケンサ相互接続システムかのいずれ
かである。相互接続２３０は、複数のデータ格納メモリ
バンクＡ４５０、Ｂ４５２、Ｃ４５４、・・・、Ｙ４５
６、Ｚ４５８それぞれを相互接続する。各レジスタバン
クは、それぞれ入力／出力バス４７０、４７２、４７
４、４７６および４７８を介して相互接続２３０に接続
されている。データプロセッサ１からｎは、行われるデ
ータの処理の複雑さに拘わらず、適切な任意のタイブの
演算プロセッサである。プロセッサ１（５００）は、バ
ス５１０を介して相互接続２３０に有効に接続されてい
る。プロセッサ２（５０２）は、バス５１２を介して相
互接続２３０に有効に接続されている。そして、プロセ
ッサｎ（５０４）は、バス５１４を介して相互接続２３
０に有効に接続されている。データは、図８で「ロー
ド」として図示されているデータソース５５０を通っ
て、データパス１０の外部から、選択されたレジスタバ
ンクにロードされる。入データバスは５５２であり、相
互接続２３０に有効に接続されている。データは、バス
５７０を介してデータパス１０から出て、図８で「格
納」５８０として図示されている、メインコンピュータ
メモリあるいは他のデータのデスティネーションに送ら
れる。

【００６５】表２は、図８の実施例についての相互接続
シーケンスの一部を示す。ここで、ｎ個の処理ステップ
は、Ｚ個（Ｚはｎ＋２に等しい）のレジスタバンクにシ
ーケンシャルに接続されているｎ個のデータプロセッサ
を用いて実行される。表２には、レジスタバンクＡ、
Ｂ、Ｃに対する接続のみが示されているが、残りのレジ
スタバンクへの追加の相互接続が、簡潔に述べられた最
初の３つのレジスタバンクの相互接続パターンに続い
て、容易に理解されるであろう。

【００６６】

【表２】

【００６７】おそらく、各レジスタバンクに対する相互
接続を述べることによって、表２において示した相互接
続を説明することが最も簡単であろう。レジスタバンク
Ａ４５０はまず、相互接続２３０を通って有効に接続さ
れたバス５５２および４７０を介して、外部データソー
ス５５０からロードされる。次のステップでは、レジス
タバンクＡは、バス４７０および５１０を通ってデータ
プロセッサ１（５００）に有効に接続される。次のステ
ップでは、レジスタバンクＡは、バス４７０および５１
２を通ってデータプロセッサ２（５０２）に接続され
る。レジスタバンクＡは続いて、バス４７０および５１
２を通ってプロセッサ２（５０２）に接続される。レジ
スタバンクＡはそれから、バス４７０および５１４間の
接続を通ってステップｎ＋１において生じるデータプロ
セッサｎ（５０４）を通るまで、各データプロセッサに
シーケンシャルに接続される。レジスタバンクＡの接続
シーケンスにおける最終ステップは、表２に示されるよ
うに、ステップｎ＋２である。ここで、レジスタバンク
Ａは、データパスアンロードバス５７０に接続されてお
り、データはレジスタバンクからアンロードされ、図８
の５８０で示されるように、メインコンピュータメモリ
あるいは他の格納装置に送られる。そして、レジスタバ
ンクＡのシーケンスは再び、ステップ１において開始す
る。ここで、レジスタバンクはデータソース５５０から
データをロードされる。表２のシーケンスステップｎ＋
３は、レジスタバンクＡの繰り返しサイクルの開始であ
り、ステップ１で示された接続は、機能「ロード」ステ
ップのように繰り返される。シーケンスはそれから、格
納ステップを通るまで、処理１、処理２ステップ等々の
ステップを通り、レジスタバンクＡについて繰り返す。

【００６８】レジスタバンクＢは、レジスタバンクＡに
ついて述べたのとまさに同じシーケンスを、１ステップ
遅れて、バス４７０の代わりに表２の第２欄におけるＩ
／Ｏポートバス４７２を用いて、繰り返す。同様に、レ
ジスタバンクＣはシーケンスステップ３から始まる同じ
シーケンスを繰り返し、レジスタバンクＣはＩ／Ｏバス
４７４を通った、データをロードする。図６の実施例の
ように、各レジスタバンクは、アンロードに用いられる
他のレジスタバンクを同時にロードするために用いられ
るあるレジスタバンクとともに、各プロセッサにシーケ
ンシャルに接続されている。概念的にはレジスタバンク
の数には制限はなく、上述のサイクルが経る処理ステッ
プは繰り返されうる。

【００６９】複数のデータプロセッサ間でレジスタバン
クを共有するためのシステムは、本発明にしたがったデ
ータ処理の方法に自ずから容易に到達する。その方法
が、データパス１０の周の回りに示した機能用語によっ
て、図６および８に概略的に示される。図６では、ロー
ドステップは、データパス相互接続の左端に位置する、
外部データソースロード機能３５０によって図示され
る。データをまずロードした各レジスタバンクに対し、
本方法は、次のステップに移り、「処理１」ステップ５
８２を行う。このステップでは、まさにロードされたレ
ジスタバンクは、図６の第１のデータプロセッサ３００
にしたがって処理される。次のステップ「処理２」５８
４は、レジスタバンクをデータプロセッサ２（３０２）
に有効に接続する。

【００７０】以下の説明では、処理におけるステップ
は、「第１のレジスタバンク」として参照される単一の
レジスタバンクを参照して述べられる。第１のステップ
は、外部データソース３５０から第１のレジスタバンク
へデータをロードすることである。図６の左から右へ移
ると、次のステップは、第１のデータプロセッサ（図６
のデータプロセッサ１（３００））へのデータをちょう
どロードされた第１のレジスタバンクを有効に接続する
ことである。データはそして、データプロセッサ１に応
じて処理される。本方法における次のステップは、第１
のレジスタバンクを、図６のデータプロセッサ２（３０
２）である第２のデータプロセッサに有効に接続し、第
２のデータプロセッサにしたがって、そこでデータを処
理する。最後のステップは、レジスタバンクを外部メモ
リあるいは格納装置３８０に有効に接続することによっ
て、第１のレジスタバンクからデータをアンロードする
ことである。

【００７１】上述の方法において、第１のレジスタバン
クが図６のレジスタバンクＡであるとすると、本方法は
好ましくは、全く同じであるが１サイクル遅延している
シーケンスを伴う、同時に第２のレジスタバンクへのロ
ードおよび処理をさらに含む。換言すれば、第２のレジ
スタバンク（図６のレジスタバンクＢ）内のデータは、
処理されている第１のレジスタバンク内のデータととも
に同時にロードされる。このステップは表１に示されて
いる。ここでシーケンスステップ２では、レジスタバン
クＢは同時にロードされ、レジスタバンクＡは第１のデ
ータプロセッサ１を通して処理される。本方法は、好ま
しくは第３のレジスタバンクにデータをロードするステ
ップをさらに含み、その際に、第２のレジスタバンクは
第１のデータプロセッサに有効に接続されており、第１
のレジスタバンクは第２のデータプロセッサに有効に接
続されている。これは表１、シーケンスステップ３に示
されている。ここで、レジスタバンクＣはロードされ、
レジスタバンクＢはデータプロセッサ１で処理され、レ
ジスタバンク内のデータはデータプロセッサ２内で処理
される。これらは同時に行われる。

【００７２】本方法は、ｎ個（ｎは２以上）のデータプ
ロセッサまで、複数のレジスタバンクをシーケンシャル
に接続することを可能にする。本方法の最も効率的な動
作のためのレジスタバンクの数は、好ましくは（ｎ＋
２）個である。各レジスタバンクは４ステップのシーケ
ンスを経る。すなわち、ロード（レジスタにデータがロ
ードされる）、処理１（プロセッサ１（３００）によっ
てデータが処理される）、処理２（プロセッサ２（３０
２）によってデータが処理される）および格納（データ
はデータパスファイルから出る）である。

【００７３】本発明は、ディジタル化ビデオ／オーディ
オ信号の処理に要求されるような、データのストリーム
の繰り返し処理において、特に有用である。ディジタル
信号処理（ＤＳＰ）の局面をディジタル計算の他の形態
と結合する、多くのタイプの処理が存在する。ＤＳＰ
は、データの大規模なブロック上にある、命令の短いル
ープの反復実行によって特徴付けられる。ＤＳＰの処理
段階の後で、データの処理されたこれらのブロックに、
他の処理がしばしば施される。例えば、ＦＦＴルーチン
では、より長いアルゴリズムの一部として、新たに計算
されたＦＦＴ係数を用いる論理動作のいくつかのシーケ
ンスが続きうる。

【００７４】アルゴリズムの流れの中で、互いに通信す
る別個のＤＳＰおよびより一般的なＣＰＵ装置を有す
る、共通のアプローチがとられている。これらの装置
は、大規模システムあるいは集積回路（ＩＣ）であり得
る。このアプローチは別々のソフトウェア、ハードウェ
ア開発システム、および適切な動作を確実にするための
ある形態のシステム統合を必要とする。標準のＣＰＵ命
令セットおよびアーキテクチャの制約内でＤＳＰアルゴ
リズムの効率的計算を可能にするにおいて、より短い開
発時間およびより簡略なシステムハードウェアという点
で明らかな利点が存在する。

【００７５】米国出願第０８／５１５，６４５号（以下
「先行出願」として参照する）に記載された発明の背後
にある主要な発想は、レジスタベースデータプロセッサ
において、ロードおよび格納命令のプログラムオーバー
ヘッドを減少するためレジスタコンテクスト切り換えの
概念を拡張することである。この主要な概念は、別の汎
用データプロセッサによるＤＳＰ（ディジタル信号処
理）に対しては特に適切である。ここでは、計算の小規
模な繰り返しループが、データの大規模ブロックにわた
って繰り返される。データはフェッチユニットによっ
て、計算のための正しい順序においてフェッチされ、レ
ジスタバンクに蓄積される。このバンクはそれから実際
のデータ処理素子に有効に接続される。処理サイクルの
結果、その同じレジスタバンクが格納ユニットに有効に
接続され、正しい順序においてメインデータメモリに結
果を書き出す。先行出願には、効率的にフェッチ、処理
および格納の機能を交替する、最適な３つのレジスタバ
ンクがある。あるレジスタがフェッチされたデータであ
ふれると、他のレジスタは、処理されたそのデータを有
し、第３のレジスタバンクがメモリに終了した結果を書
き出す。レジスタバンクＡ，ＢおよびＣとして既知の場
合には、交替シーケンスは以下表３のようになる。

【００７６】

【表３】 この方法では、ロードおよび格納動作のオーバーヘッド
がデータプロセッサから隠される。多くのタイプのデー
タプロセッサが、（メモリ参照なく）レジスタファイル
中のデータに関してのみ動作を行うので、このオーバー
ヘッドの減少は有力な考慮事項である。

【００７７】本特許出願の主要な発想は、交替レジスタ
バンクの発想が、ただ１つのプロセッサおよび関連する
データフェッチおよび格納ユニットであるというよりは
むしろ、多くのデータプロセッサを包含しうるというこ
と、これらのデータプロセッサは同じタイプであり得る
が、同じタイプである必要はないこと、およびいくつか
の形態のマルチポートデータパス相互接続であり得るこ
とである。これらの２つの形態は、個別のレジスタバン
クおよび、各レジスタバンクを適当な時にそのそれぞれ
のプロセッサに有効に接続するマルチプレクシング配
置、あるいは、第２に、実際の（true）マルチポートレ
ジスタファイルである。ここでは、メモリの構造それ自
体においては有効接続は暗示されており、レジスタバン
ク接続の転換は、異なるアドレスオフセットをマルチポ
ートレジスタファイルの各レジスタバンク部分に導入す
ることによって、達成される。この方法によってシステ
ムを編成することには、以下に示す多くの利点がある。

【００７８】１．既に述べたように、ロードおよび格納
のオーバーヘッドが最小化される。

【００７９】２．中間の処理結果は、計算のフォーマッ
トの準備をして、計算の次の段階へ容易に伝達される。
処理素子は、同じタイプでありうるが、同じタイプであ
る必要はないことに留意されたい。処理素子が同じタイ
プである場合には、各処理素子のための、全てにわたる
計算の段階のためのコードを開発するために、単一の、
統合されたソフトウェア開発環境が用いられ得る。コー
ド開発の簡単化は、複数の処理素子を有するシステムに
おいては、重要な考慮事項である。処理素子はまた、全
てにわたる計算の段階において最適化された、異なるタ
イプであり得る。例えば、あるデータパス処理素子は、
乗算の効率的な計算および乗算の累算動作について最適
化された、よりＤＳＰのような素子であり得、他のデー
タパス処理素子は、先行するステップの結果に基づく論
理動作について最適化され得る。

【００８０】３．他のアプローチよりも低電力、高速で
ある。全システムは一種のパイプラインを含むが、計算
のある段階から他の段階への結果の伝達がデータの実際
の移動を要求しない点において、提唱されたシステムが
従来のパイプラインスキームに対して利点を有してい
る。データ要素が、あるレジスタあるいはレジスタバン
クから、他へ順に転送される代わりに、全レジスタバン
クは、全計算における適切な時間に切り換えられる、シ
ーケンスにおける次の処理素子への有効な接続を有して
いる。レジスタバンクの有効な接続を変更することは、
実際にレジスタバンク内のデータを他のある位置あるい
は一連の位置に実際に移動するよりも、かなり高速で、
低電力な動作である。

【００８１】前に述べたように、レジスタバンクとデー
タパス素子の間の有効な接続を切り換えることは、少な
くとも二通りの方法においてなされうる。一方は、適切
なデータパス処理素子に接続するために、入力と出力が
マルチプレクサあるいは同様のデータルーティングスイ
ッチによって切り換えられる個別のレジスタバンクによ
る場合であり、もう一方は、各データパス処理素子に接
続するための個別の入力および出力ポートを伴って、全
てのレジスタバンクを単一のマルチポートレジスタファ
イルに組み込む場合である。この第２の場合では、各デ
ータパス処理素子への物理的な接続は固定されるが、各
レジスタバンクへのアクセスは、各ポートにおいてアド
レスオフセットを変更することによって達成される。

【００８２】

【発明の効果】本発明によれば、レジスタバンク間のデ
ータ転送の数を減少させることができる。本発明は、複
数のデータプロセッサと複数のデータ格納レジスタバン
クとの間の接続を変更するため、相互接続システムに制
御信号を送ることによって多重処理ステップの多くのデ
ータ転送を回避する。制御信号の移動は、常にデータの
移動よりも速い。したがって、本発明は、データ処理に
おけるオーバーヘッドを減少することができ、データを
移動するのに必要な時間と比較して、制御信号を移動す
る時間が短いという利点を有する。

【図面の簡単な説明】

【図１】従来のレジスタベースコンピュータにおけるＣ
ＰＵデータパスの概略図である。

【図２】割り込みを処理するための第２のレジスタバン
クを含む、図１の従来のＣＰＵデータパスの概略図であ
る。

【図３】単一のＡＬＵ間の２つの可換なレジスタバンク
を接続するためのマルチプレクサおよびデマルチプレク
サを用いた、適切なデータパス相互接続システムの概略
図である。

【図４】図３のデータパス相互接続システムのためのポ
ート相互接続シーケンスを示す表である。

【図５】図３のデータパスの簡略した概略図である。

【図６】本発明の第１の実施例に基づいたデータパスの
概略図である。

【図７】マルチポートレジスタを用いるデータパスにお
ける、マルチポート相互接続の実施例の概略図である。

【図８】本発明の他の実施例を示す、図６のデータパス
の概略図である。

【符号の説明】

１０ データパス ４５ データバス ５０ Ｉ／Ｏおよびプロセッサポート ５１ Ｉ／Ｏおよびプロセッサポート ５２ Ｉ／Ｏおよびプロセッサポート ５３ Ｉ／Ｏおよびプロセッサポート ６０ 演算・論理ユニット（ＡＬＵ） ６２ 接続バス ６４ 接続バス １００ レジスタバンク １１０ マルチプレクサ １１２ デマルチプレクサ １２５ データソース １３０ 制御ライン １３５ ロード／格納制御論理 １４５ データバス

Claims (10)

【特許請求の範囲】
1. 【請求項１】 レジスタベースデータ処理のためのデー
   タパスであって、前記データパスは、外部データソース
   およびデスティネーション、および前記データパスを制
   御するための外部コントローラに有効に接続されてお
   り、 前記データパスは、 複数のデータ格納レジスタバンクであって、その各々
   が、前記レジスタバンクへの有効な接続を達成するため
   の１以上の入力／出力ポートを有している、複数のデー
   タ格納レジスタバンクと、 データパスへ有効に接続されたときに、１以上のデータ
   格納レジスタバンク内のデータを処理するための複数の
   データプロセッサと、 前記レジスタバンクを、前記データパスの内部および外
   部にある選択された装置であってデータパスの内部にあ
   る前記データプロセッサと、前記データパスの外部にあ
   る前記データソースおよびデスティネーションとを含む
   選択された装置に有効に接続するためのデータパス相互
   接続システムと、 各レジスタバンクを選択された装置のシーケンスに有効
   に接続する制御信号を提供するための、相互接続コント
   ローラとを含み、 前記シーケンスは、 ａ）データをレジスタバンクにロードするために、レジ
   スタバンクをデータソースに有効に接続し、 ｂ）前記第１のデータプロセッサにしたがってデータを
   処理するために、前記レジスタバンクを第１の前記デー
   タプロセッサに有効に接続し、 ｃ）前記第２のデータプロセッサにしたがってデータを
   処理するために、レジスタバンクを第２の前記複数のデ
   ータプロセッサに有効に接続し、 ｄ）前記レジスタバンクからデータデスティネーション
   へデータをアンロードするために、前記レジスタバンク
   を前記データデスティネーションに有効に接続する、シ
   ーケンスであり、 前記相互接続コントローラは、前記シーケンスにおい
   て、１以上の追加のレジスタバンクを前記選択された装
   置に有効に接続し、それによって、前記レジスタバンク
   の各々にある前記データが、データプロセッサのシーケ
   ンスを通して処理される、レジスタベースデータ処理の
   ためのデータパス。
2. 【請求項２】 前記複数のデータ格納レジスタバンク
   は、複数の入力／出力ポートを有するマルチポートレジ
   スタを含み、 データパス内の前記レジスタバンクの各々は、前記マル
   チポートレジスタの別々にアドレッシング可能な部分で
   ある、請求項１に記載のレジスタベースデータ処理のた
   めのデータパス。
3. 【請求項３】 前記データパス相互接続システムは、前
   記マルチポートレジスタの前記入力／出力ポート、前記
   データプロセッサおよび外部データソースおよびデステ
   ィネーションの間の有効な接続を含み、 前記相互接続コントローラは、前記マルチポートレジス
   タの、別々にアドレッシング可能な部分に対応するアド
   レスを供給するためのアドレスインクリメンタを含み、
   それによって、各レジスタバンクが前記シーケンスにお
   いて前記選択された装置に有効に接続される、請求項２
   に記載のレジスタベースデータ処理のためのデータパ
   ス。
4. 【請求項４】 前記複数のデータプロセッサは、接続
   ａ）、ｂ）およびｃ）の後、各レジスタバンクが前記相
   互接続コントローラによって有効に接続された、前記ｎ
   個のプロセッサと選択された装置の前記シーケンスとを
   含み、接続ｄ）の前に、前記データプロセッサの各々に
   したがってデータを処理するために、レジスタバンクを
   順次ｎ個のデータプロセッサに至るまで追加のデータプ
   ロセッサに有効に接続することを含む、請求項１に記載
   のレジスタベースデータ処理のためのデータパス。
5. 【請求項５】 データ格納レジスタバンクの数は少なく
   とも（ｎ＋２）個であり、それによって、少なくとも１
   つのレジスタバンクはシーケンスステップａ）にしたが
   ってデータソースに接続可能であり、あるレジスタバン
   クはシーケンスステップｄ）にしたがってデータデステ
   ィネーションへ接続可能であり、他のレジスタバンクは
   ｎ個のデータプロセッサに接続可能である、請求項４に
   記載のレジスタベースデータ処理のためのデータパス。
6. 【請求項６】 前記データパス相互接続システムは、前
   記レジスタバンクの入力／出力ポートを前記選択された
   装置のシーケンスに選択的に相互接続するための、前記
   相互接続コントローラによって制御されるマルチプレク
   サシステムを含む、請求項１に記載のレジスタベースデ
   ータ処理のためのデータパス。
7. 【請求項７】 レジスタベースＣＰＵのデータパスで用
   いられるデータ処理方法であって、 前記データパスは、複数のデータ格納レジスタバンクで
   あって、その各々が、前記レジスタバンクへの有効な接
   続を達成するための１以上の入力／出力ポートを有して
   いる、複数のデータ格納レジスタバンクと、データを処
   理するための複数のデータプロセッサと、前記レジスタ
   バンクと前記データプロセッサとの間の有効な接続を提
   供するためのデータパス相互接続システムと、を含み、 前記方法は、 データパス内の第１のレジスタバンクにデータをロード
   するステップと、 第１のデータプロセッサにしたがってデータを処理する
   ため、前記第１のレジスタバンクを前記第１のデータプ
   ロセッサに有効に接続するステップと、 第２のデータプロセッサにしたがってデータを処理する
   ため、前記第１のレジスタバンクを前記第２のデータプ
   ロセッサに有効に接続するステップと、 データを前記第１のレジスタバンクからＣＰＵ内のデス
   ティネーションへアンロードするステップであって、そ
   れによって、前記第１のレジスタバンク内の前記データ
   がデータプロセッサのシーケンスを通って処理されるス
   テップとを含む、レジスタベースＣＰＵのデータパスで
   用いられるデータ処理方法。
8. 【請求項８】 第２のレジスタバンクはデータをロード
   され、前記第１のレジスタバンクが第１のデータプロセ
   ッサに有効に接続するステップが実行され、それによっ
   て、前記第２のレジスタバンク内の前記データが、前記
   第２のレジスタバンク内の処理されているデータととも
   に同時にロードされる、請求項７に記載の方法。
9. 【請求項９】 データが第３のレジスタバンクにロード
   され、前記第２のレジスタバンクが、前記第１のデータ
   プロセッサに有効に接続されており、前記第１のレジス
   タバンクが、前記第２のデータプロセッサに有効に接続
   されており、それによって、同時に、あるレジスタバン
   クがデータをロードされ、他のレジスタバンクが前記第
   １のデータプロセッサにしたがって処理され、更に他の
   レジスタバンクが、前記第２のデータプロセッサにした
   がって処理される、請求項８に記載の方法。
10. 【請求項１０】 前記第１のレジスタバンクは、ｎ個ま
    でのデータプロセッサに順次接続され、ｎは２以上であ
    る、請求項７に記載の方法。