JPH10116191A

JPH10116191A - 圧縮命令用バッファを備えたプロセッサ

Info

Publication number: JPH10116191A
Application number: JP27066896A
Authority: JP
Inventors: Yoshitake Kurokawa; 能毅黒川; Kazuhiko Tanaka; 和彦田中; Keiji Kojima; 啓二小島; Kiyokazu Nishioka; 清和西岡
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-10-14
Filing date: 1996-10-14
Publication date: 1998-05-06

Abstract

(57)【要約】【課題】命令圧縮により可変長化されたVLIW命令を固定
長に復元したVLIW命令を連続してプロセッサに供給す
る。【解決手段】４命令づつ命令圧縮された（NOP命令を取
り除いた）VLIW命令列を交互に読み込む命令バッファの
バンク０とバンク１を設ける。そして、このバンク０と
バンク１の任意の位置から命令圧縮されたVLIW命令を取
り出し、これに必要に応じてNOP命令を付加し４命令か
らなるVLIW命令を順次復元する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子計算機におに
用いられるプロセッサの命令用キャッシュメモリに関
し、特に、Very Long Instruction Wordプロセッサの命
令キャッシュメモリに関するものである。

【０００２】

【従来の技術】現在では、パーソナルコンピュータや、
ワークステーションなどの各種情報処理装置に搭載され
るプロセッサは高速化（動作周波数が数十ＭＨｚ〜数百
ＭＨｚ）している。また、プロセッサの取り扱うことの
できる主記憶の記憶容量も大規模化している。そして、
このようなプロセッサの高性能化に伴い、パーソナルコ
ンピュータや、ワークステーションにおいて動画像処
理、３次元画像処理など多彩な処理を行うことが可能と
なってきている。

【０００３】さて、プロセッサにおけるメモリアーキテ
クチャの一つとして、キャッシュメモリと呼ばれる技術
が知られている。この技術では、主記憶とプロセッサと
の間に主記憶に比べ高速にアクセス可能なメモリ（キャ
ッシュメモリ）を設けることにより、主記憶を比較的低
価格な低速なメモリ素子で構成した場合のプロセッサの
処理の低速化を緩和するものである。このようなキャッ
シュメモリを備えたプロセッサは、主記憶から読み込ん
だ領域のデータをキャッシュメモリにも保存し、その領
域のデータを再びプロセッサが必要とした場合には、主
記憶からではなくキャッシュメモリに対してアクセスを
行なってデータを読み込む。したがって、必要とするデ
ータがキャッシュメモリに保存されていれば、プロセッ
サは、低速な主記憶にアクセスする必要がないため、高
速に目的とするデータを読み込むことができ、処理を高
速に行うことができる。

【０００４】ここで、このプロセッサが読み込みたい領
域がキャッシュ内に存在する事をキャッシュのヒット、
逆に読み込みたい領域がキャッシュ内に存在しない事を
キャッシュのミスヒットという。キャッシュがミスヒッ
トを起こした場合、主記憶から、必要とする領域のデー
タを読み出してキャッシュ内の空いている領域に読み込
むか、または、空きがない場合は必要とする領域のデー
タを読み出してキャッシュ上の一部領域のデータと交換
する。

【０００５】また、プロセッサが使用する命令列のみを
読み込むために設けられるキャッシュメモリを命令キャ
ッシュと、データのアクセスのみに用いるキャッシュメ
モリをデータキャッシュと呼ぶ。近年の高性能なプロセ
ッサには、この命令キャッシュとデータキャッシュの双
方が設けられていることが多い。なお、命令キャッシュ
はプロセッサが命令列のみを読み込むためのキャッシュ
メモリであるため、プロセッサから見て、読み出し専用
に用いられる。

【０００６】一方、プロセッサの命令処理を高性能化す
るアーキテクチャとしては、スーパースカラープロセッ
サ、Very Long Instruction Word（以下、「ＶＬＩＷ」
と記す）プロセッサと呼ばれる、複数の数値演算装置
（以下ＡＬＵと略する）によって並列に命令を実行する
アーキテクチャが知られている。

【０００７】スーパースカラープロセッサでは、複数の
命令を同時に読み込み、命令間の関係を解釈し、複数あ
るＡＬＵに対して各命令の処理の割り当てを行なう。こ
の際、並列に処理が可能な命令は次々と複数あるＡＬＵ
に割り当てる。したがい、最大ではＡＬＵ数と等しい数
の命令を同時処理することができる。しかし、スーパー
スカラープロセッサでは、命令間の関係をハードウェア
によって解析を行なう必要があるため、ハードウェアが
複雑で大きくなると言われている。

【０００８】一方、ＶＬＩＷプロセッサでは、あらかじ
め、最大ALU数と同数の同時に処理が可能な命令を各命
令を実行するＡＬＵの指定と共に含めた、固定長のＶＬ
ＩＷ命令の列にプログラムをコンパイルする。プロセッ
サは、あらかじめコンパイルされたＶＬＩＷ命令を読み
込み、ＶＬＩＷ命令中の各命令を指定されたＡＬＵに割
り当て実行する。

【０００９】ここで、命令の並列度（同時に実行できる
命令がが存在する度合い）が小さいプログラムをコンパ
イルする際には、一つのVLIW命令に含めることのできる
（同時に実行させる）命令の数が、VLIW命令の命令長よ
り定まる一つのVLIW命令に含めることのできる最大命令
数より少なくなることがある。そこで、このような場合
には、同時に実行させる命令の他に、VLIW命令に、当該
VLIW命令で処理を実行させることを意図しないALUに
「何も処理しない」ことを指定する命令（No Opration
命令；ＮＯＰ命令）をVLIW命令に含めようにしている。
したがって、VLIW命令に含まれるNOP命令の数は、VLIW
命令の命令長より定まる一つのVLIW命令に含めることの
できる最大命令数とVLIW命令に含めることのできる命令
数との差の数となる。

【００１０】そして、命令並列度が低い場合はコンパイ
ル後のプログラム中のＮＯＰ命令の数が増加し、プログ
ラムのコードサイズが膨大なものになる。

【００１１】そこで従来、このようなＮＯＰ命令の数の
増加によるプログラムのコードサイズの膨大化の対策の
ために、命令圧縮の技術が用いられてきた。この技術で
は、コンパイルの際に、プログラム中の、ＮＯＰ命令を
削除し、その代わりに各命令に、その命令が当該命令が
属するVLIW命令中の最後の命令であるか異なかを表す属
性ビットを与える。そして、主記憶に記憶されたコンパ
イル後のプログラムを読み出して、プロセッサにこの命
令を与える際に、この属性ビットに応じてＮＯＰ命令を
命令中に挿入してＶＬＩＷ命令を作成する。たとえば、
VLIW命令の命令長より定まる一つのVLIW命令に含めるこ
とのできる最大命令数が４であるとすると、主記憶より
読み出したVLIW命令中３番目の命令の属性ビットが、こ
の命令が最後の命令であることを示している場合には、
この命令の後に一つのNOP命令を挿入して、４命令より
なるVLIW命令を生成し、主記憶上次に記憶されている命
令をVLIW命令中１番目の命令とする。同様に、主記憶よ
り読み出したVLIW命令中２番目の命令の属性ビットが、
この命令が最後の命令であることを示している場合に
は、この命令の後に一つのNOP命令を挿入して、４命令
よりなるVLIW命令を生成し、主記憶上次に記憶されてい
る命令をVLIW命令中１番目の命令とする。このような命
令圧縮の技術によれば、仮にVLIW命令の命令長より定ま
る一つのVLIW命令に含めることのできる最大命令数が４
であり、１個のＡＬＵが実行する命令が３２ビットで与
えられるとすると、１個のVLIW命令に１個のALUに処理
を実行させる命令と３個のＮＯＰ命令がある場合に、プ
ロセッサにNOP命令を与えるためのコードの増加は、圧
縮しない命令の場合300%増加に対して3%の増加（３２ビ
ット命令が３３ビットに増加）に抑えられる。

【００１２】

【発明が解決しようとする課題】さて、前述した属性ビ
ットを与える技術により命令圧縮を行なうと、主記憶中
に記憶されるコンパイル後のプログラムにおいてVLIW命
令は、長さが違う可変長命令となる。したがって、主記
憶からVLIW命令を読み出し、NOP命令の挿入などをおこ
なってプロセッサに与える固定長のVLIW命令を復元する
ためには、主記憶からの読み出しを、VLIW命令に含まれ
る命令毎に順次行い、属性ビットが最後の命令であるこ
とを示している命令を読み出した時点でNOP命令の挿入
などを行ってプロセッサに与える固定長のVLIW命令を復
元する方法と、複数の命令を同時に主記憶から読み出
し、次に復元すべきVLIW命令中の最後の命令であること
を示している属性ビットを持つ命令までの部分について
NOP命令の挿入などを行ってプロセッサに与える固定長
のVLIW命令を復元する方法とが考えられる。

【００１３】しかし、前者の方法では、１VLIW命令につ
き、主記憶からの読み出しをVLIW命令に含まれる非NOP
命令の数と等しい回数行わなければならないため、プロ
セッサに固定長のVLIWを高速に与えることが難しい。

【００１４】一方、後者の方法によれば、複数の命令を
同時に読み出すため、主記憶からの読み出し回数は低減
するが、主記憶上のプログラム中におけるVLIW命令が可
変長であるため、どうしても、一つのVLIW命令に含まれ
る命令の全てを一度に読み出せない場合がある。たとえ
ば、プロセッサに与える固定長のVLIW命令が４つの命令
で構成され、主記憶からの命令を４命令づつ同時に行う
場合を考えると、始めのVLIW命令が３つの命令からなり
次のVLIW命令が２つの命令からなる場合、２番目のVLIW
命令の全てを一度のに主記憶より読み出すことはできな
い、この２つの命令が４命令毎の読み出しの区切りにま
たがって存在するからである。したがって、この場合、
始めの読み出しで、始めのVLIW命令を構成する３命令を
読み出して始めのVLIIWを復元した後に、主記憶の読み
出しを２回行って２番目のVLIW命令を復元しなければな
らない。このため、プロセッサに連続してVLIW命令を供
給することができず、プロセッサの処理効率を低減させ
ることになる。

【００１５】ここで、主記憶から同時に読み出す命令数
を増加すれば、このように一つのVLIW命令を構成する複
数の命令が４命令毎の読み出しの区切りにまたがって存
在する確率は低くなるが、この確率をゼロとすることは
できない。また、主記憶から同時に読み出す命令数を、
あまり増加することは、これを実現するためのハードウ
ェアウエアの規模の観点からも望ましいことではない。

【００１６】そこで、本発明は、ハードウェアウエアの
規模ゐあまり増加することなく、命令圧縮により可変長
化されたVLIW命令を固定長に復元したVLIW命令を連続し
てプロセッサに供給することを目的とする。

【００１７】

【課題を解決するための手段】前記目的達成のために、
本発明は、記憶装置に格納された、圧縮されたVLIW(Ver
y Long Instruction Word)命令である圧縮VLIW命令を読
み出し、順次、圧縮VLIW命令を復元したVLIW命令を供給
する命令供給装置であって、前記記憶装置から読み出さ
れる圧縮VLIW命令を交互に格納する、少なくとも圧縮VL
IW命令の最大長分のデータ長を持つ２つの命令バッファ
と、前記２つの命令バッファ中から、一定周期毎に、前
記記憶装置に格納されていた順番に従って、順次、一つ
づつ圧縮VLIW命令を取り出してVLIW命令を復元し供給す
る供給手段と、前記供給手段が復元する圧縮VLIW命令
が、当該圧縮VLIW命令の復元に先だって前記２つの命令
バッファ中に含まれるように、前記記憶装置からの圧縮
VLIW命令の読み出し及び前記２つの命令バッファへの格
納を制御する手段を備えたことを特徴とする命令供給装
置を提供する。

【００１８】このように本発明では、記憶装置から読み
出した圧縮VLIW命令を交互に格納する、少なくとも圧縮
VLIW命令の最大長分のデータ長を持つ命令バッファを２
つ設けている。したがって、圧縮VLIW命令が、記憶装置
からの２回の読み出しにまたがっているような場合も含
め、この圧縮VLIW命令を一定周期毎の復元に先立ち、２
つの命令バッファ中に含めることができる。したがっ
て、この２つの命令バッファから圧縮VLIW命令を読み出
して復元するように構成した本発明によれば、途切れる
ことなくVLIW命令の復元および供給を行うことができ
る。

【００１９】

【発明の実施の形態】以下、本発明に係るデータ処理装
置の一実施形態について説明する。

【００２０】まず、図１に本実施形態に係るデータ処理
装置の構成を示す。

【００２１】図示するように、本実施形態に係るデータ
処理装置は、メインプロセッサユニット２１０５、メイ
ンプロセッサチップ２１０５のサブプロセッサチップと
して機能するプロセッサユニット２００１の２つのプロ
セッサユニットを備えている。図中２１０３はバスブリ
ッジであり、メインプロセッサユニット２１０５用の主
記憶２１０６を接続したメインバスとプロセッサユニッ
ト２００１を接続したシステムバス2102の一方を選択的
にメインプロセッサユニット２１０５に接続する。ま
た、図中101はプロセッサユニット２００１用の主記憶
である。主記憶101とプロセッサユニット109は、サブプ
ロセッサボード２１０１上に搭載されており、このサブ
プロセッサボード２１０１は、メインプロセッサユニッ
ト２１０５バスブリッジ２１０３、メインプロセッサ用
主記憶２１０６を備えたデータ処理装置に脱着可能に装
着され使用される。ここで、プロセッサユニット２００
１は、VLIWプロセッサを収容したプロセッサユニットで
ある。

【００２２】さて、このような構成において、メインプ
ロセッサユニット２１０５は、バスブリッジ２１０３を
介してメインプロセッサ用主記憶２１０６に記憶されて
いるコントロールプログラムを読み出して実行し、バス
ブリッジ２１０３を介してプロセッサユニット２００１
に処理の実行要求を送る。プロセッサユニット２１０５
より処理の実行要求を受けたプロセッサユニット２００
１は、実行を要求された処理を行うためのプログラムを
主記憶101から読み出して実行し、必要に応じて、その
結果をメインプロセッサユニット２１０５に送る。

【００２３】次に、プロセッサユニット２００１の内部
構成を図２に示す。

【００２４】図示するように、プロセッサユニット２０
０１は、命令を解釈する命令デコーダや、命令で指定さ
れた処理を同時に実行することのできる複数のALUなど
含んだプロセッサ部２００５を備えている。また、プロ
セッサユニット２００１は、主記憶101のアクセスを制
御するメモリコントローラ２００３や、外部と主記憶10
1との間のメモリコントローラ２００３を介したデータ
転送を制御する入出力コントローラ２００７や、命令キ
ャッシュを備えた命令供給ユニット２００４や、データ
キャッシュを備えたデータ供給ユニット２００６を備え
ている。

【００２５】ここで、主記憶101上には、先に、従来の
技術の項で説明したように、NOP命令を削除し、各命令
にVLIW命令中の最終命令であるか否かを識別するための
属性ビットを与えることにより命令圧縮した可変長のVL
IW命令の列からなるプログラムが格納されている。以下
では、説明の混乱を避けるために、この命令圧縮された
VLIW命令を「圧縮ＶＬＩＷ命令」と呼び、前述したNOP
命令の挿入などにより固定長に復元されたVLIW命令を、
単に「VLIW命令」と呼ぶこととする。また、VLIW命令に
含まれるALUに割り当てられる命令（NOP命令を含む）
は、単に「命令」と呼ぶこととする。

【００２６】さて、このような構成において、命令供給
ユニット２００４は、次にプロセッサ部２００５に与え
るVLIW命令を復元するために、次に読み出すべきデータ
が記憶されている主記憶101のアドレスを受け取り、こ
のアドレスのデータが命令キャッシュ中に存在する場合
には、命令キャッシュよりこのデータを読み出し、この
データを用いて次にプロセッサ部２００５に実行させる
べき固定長のVLIW命令を復元してプロセッサ部２００５
に供給し、命令キャッシュ中に存在しない場合には、こ
のアドレスのデータをメモリコントローラ２００３介し
て主記憶101から読み出し、命令キャッシュに格納する
と共に、このデータを用いて次にプロセッサ部２００５
に実行させるべき固定長のVLIW命令を復元してプロセッ
サ部２００５に供給する。VLIW命令を受け取ったプロセ
ッサ部は、受け取ったＶＬＩＷ命令を命令デコーダで解
釈し、VLIW命令に含まれる各命令を各ALUに割り当て実
行させる。また、ＶＬＩＷ命令の実行に伴って主記憶の
データにアクセスする必要があるときは、データ供給ユ
ニット２００６を介して目的とするデータにアクセスす
る。データ供給ユニット２００６は、たとえば、プロセ
ッサ部よりデータの読み出しを要求された場合には、こ
のデータがデータキャッシュ上に存在するか否かを確認
し、存在する場合には、このキャッシュからデータをプ
ロセッサ部に供給する。また、データキャッシュ上に目
的とするデータが存在しなし場合には、このデータをメ
モリコントローラ２００３介して主記憶101から読み出
し、データキャッシュに格納すると共に、プロセッサ部
２００５に供給する。

【００２７】次に、本実施形態の特徴的部分をなす、命
令供給ユニット２００４の内部構成を図３に示す。

【００２８】図中、１０１は主記憶、２００５はプロセ
ッサ部を示している。

【００２９】また、１０２は命令キャッシュ、１０３は
命令バッファ、１０４はキャッシュヒット判定ブロッ
ク、１０５はキャッシュコントロールブロック、１０６
は命令ルーティングブロック、１０８はキャッシュ読出
要求作成ブロック、１０７は処理対象としている命令の
主記憶上１０１の先頭アドレスを指定するプログラムカ
ウンタである。

【００３０】さて、主記憶１０１上には圧縮VLIW命令よ
りなるプログラムが図４Aに示すように記憶されてい
る。図中の１行は主記憶１０１から同時に読み出すこと
ができる単位を示しており、図示するように主記憶１０
１よりは４命令が同時に読み出される。また、この４命
令の読み出しに付随して各命令に対応する４属性ビット
が当該４命令と同時に読み出される。なお、図中におけ
る、命令X-Yは、その命令がX番目のVLIW命令のY番目の
命令であることを表している。また、属性ビットは、
値”１”の場合に対応する命令が、当該命令の属する圧
縮ＶＬＩＷ命令中の最終の命令であることを示してい
る。たとえば、図では、命令0-3、1-1、2-2、3-0、4-
3、5-1が、当該命令の属する圧縮ＶＬＩＷ命令中の最終
の命令であることが属性ビットによって示されている。
なお、このような圧縮ＶＬＩＷ命令は、これから説明す
る命令供給ユニット2004の処理により、属性ビットによ
って示される最終命令の後に不足命令数分のNOP命令が
挿入され、図4、Bに示すように各々固定長のＶＬＩＷ命
令に復元されプロセッサ部２００５に供給されることに
なる。

【００３１】また、主記憶中の圧縮VLIW命令を構成する
各命令にはアドレスが与えられており、たとえば、図４
Aにおいて各命令には、命令0-0、0-1、0-2、0-3、1-0、
1-1、2-0、2-1、2-2、.....5-1の順に連続したアドレス
が与えられている。また、同じ行を構成する命令のアド
レスの下位３ビット目以上上位のビットは同じ値となっ
ている。そして、１行中の４命令と、これに対応する４
属性ビットは、当該４命令に共通しているアドレスの最
上位ビット〜下位３ビット目が主記憶のアクセスアドレ
スとして主記憶に与えられたときに同時にアクセスされ
る。

【００３２】さて、このような主記憶中１０１中の圧縮
VLIW命令は、キャッシュコントロールブロック１０５に
よって、図４Aの行単位に読み出され命令キャッシュ102
に書き込まれる。命令キャッシュ１０２は、バンク０と
バンク１の２つのバンクに分かれており、バンク０には
アドレスの下位３ビット目が”０”の命令の行と対応す
る属性ビットが行毎に書き込まれ、バンク１にアドレス
の下位３ビット目が”１”の命令の行と対応する属性ビ
ットが行毎に書き込まれる。

【００３３】図５に、命令キャッシュ１０２の各バンク
の構成を示す。

【００３４】図示するように、命令キャッシュ１０２の
各バンクには、主記憶から読み出された命令列および属
性ビットが図４の行毎に主記憶上でのアドレス（アドレ
スタグ）と共に格納される。また、各行の書き込み時に
は、行が有効である事を示す有効ビットがセットされ
る。命令キャッシュ１０２の各バンクからは、読み出し
要求が与えられたときに、与えられたキャッシュ読み出
しアドレスと最上位ビット〜下位４ビット目が一致する
アドレスの４命令が同時に命令バッファの対応するバン
ク１０３に読み出される。

【００３５】さて、以下では、まず、このような構成に
おいて、キャッシュメモリ１０２にプロセッサ部１０９
に供給すべき連続した可変長VLIWが存在している場合
（キャッシュヒット時）に、キャッシュメモリ１０２格
納された各可変長VLIW命令を、順次固定長のVLIW命令に
復元してプロセッサ部２００５に供給する動作について
説明する。そして、その後に、キャッシュメモリにプロ
セッサ部１０９に復元して供給すべき可変長VLIWが存在
しなかった場合（キャッシュのミスヒット時）の動作に
ついて説明する。

【００３６】まず、キャッシュメモリ１０２にプロセッ
サ部１０９に供給すべき連続した可変長VLIWが存在して
いる場合（キャッシュヒット時）の、命令供給ユニット
２００４の動作の概要について、図６を用いて説明す
る。

【００３７】さて、図３において、キャッシュヒット判
定ブロック104はキャッシュヒット信号808を１とする。
また、プログラムカウンタ１０７には、新たなプログラ
ムの実行時や分岐時に、リセット信号と、分岐要求と、
実行すべきプログラムの先頭の可変長VLIW命令の先頭の
命令のアドレス708が分岐先アドレスとしてプロセッサ
部２００５より供給される。

【００３８】分岐要求もしくはリセット信号を受け取っ
たプログラムカウンタ１０７は、受け取った分岐先アド
レスを次アドレスとし、次アドレスの下位３ビット目が
０のときは、この次アドレスの下位２ビットを０とし１
００を加算したアドレスを読み出し要求アドレスとして
出力し、下位３ビット目が１のときは次アドレスを読み
出し要求アドレスとして出力するする。例えば、図６の
リセット時の場合は、分岐先アドレスが００００であり
下位３ビット目が０であるので0100を出力する。

【００３９】この読み出し要求アドレス７１６は、キャ
ッシュ読み出し要求作成ブロックとキャッシュコントロ
ールブロック１０５に供給される。

【００４０】分岐要求もしくはリセットの次のタイミン
グ０では、キャッシュ読み出し要求作成ブロックとキャ
ッシュコントロールブロック１０５は、次命令キャッシ
ュのバンク０、１の両方から、分岐要求もしくはリセッ
ト時に生成された読み出し要求アドレスの下位４ビット
目以上のアドレスに対応するアドレスタグの命令の行
を、命令バッファのバンク０、１の両方に読み出す。

【００４１】また、タイミング０では、前回の次アドレ
スを現アドレスとし、現アドレスが先頭を示す命令バッ
ファ中の圧縮VLIW命令を、命令ルーティングブロック１
０６で復元する。命令バッファのバンク０、１に格納さ
れた属性ビットを参照し、現アドレスが先頭を示す命令
の次の命令の先頭を次アドレスとして生成する。そし
て、この次アドレスの下位２ビットを００とし１００を
加算したアドレスを読み出し要求アドレスとする。図６
のタイミング０の場合は、圧縮VLIW命令１の先頭０１０
０を次アドレスとし、読み出し要求アドレスを１０００
とする。

【００４２】次のタイミング１では、前のタイミング０
で生成された現アドレスが先頭を示す命令バッファ中の
圧縮VLIW命令を、命令ルーティングブロック１０６で復
元したVLIW命令がプロセッサ部２００５に取り込まれ
る。また、前のタイミング０で生成された次アドレスを
現アドレスとし、命令バッファのバンク０、１に格納さ
れた属性ビットを参照し、現アドレスが先頭を示す圧縮
VLIW命令の次の圧縮VLIW命令の先頭を次アドレスとして
生成する。そして、この次アドレスの下位２ビットを０
とし１００を加算したアドレスを読み出し要求アドレス
とする。図６のタイミング１の場合は、現アドレス００
００の圧縮VLIW命令０を復元すると共に、圧縮VLIW命令
２の先頭０１１０を次アドレスとし、読み出し要求アド
レスを１０００とする。

【００４３】また、タイミング１で、キャッシュ読み出
し要求作成ブロックとキャッシュコントロールブロック
１０５は、タイミング０で生成された読み出し要求アド
レスが、その前のタイミングで生成された読み出し要求
アドレスが示す命令キャッシュのバンクと同じバンクを
示しているときは、読み出しを行わず、異なるバンクを
示している場合にのみ、読み出し要求アドレスに対応す
るバンクから、読み出し要求アドレスに対応するアドレ
スタグの命令の行を命令バッファのバンクに読み出す。
この場合は、分岐要求もしくはリセット時の読み出し要
求アドレス０１００とタイミング０で生成された読み出
し要求アドレス１０００の下位３ビット目は異なり違う
バンクを示しているっているので、読み出し要求アドレ
ス１０００に対応するバンク０の、読み出し要求アドレ
ス１０００に対応するアドレスタグの命令の行を命令バ
ッファのバンク０に読み出す。

【００４４】次のタイミング２以降は、タイミング１と
同様に動作し、直前のタイミングで生成された次アドレ
スを現アドレスとすると共に、現アドレスが先頭を示す
命令バッファ中の圧縮VLIW命令を、命令ルーティングブ
ロック１０６で復元する。また、直前のタイミングで生
成された現アドレスの圧縮VLIW命令を復元したVLIW命令
がプロセッサ部２００５に取り込まれる。また、命令バ
ッファのバンク０、１に格納された属性ビットを参照
し、現アドレスが先頭を示す命令の次の命令の先頭を次
アドレスとして生成する。

【００４５】一方、キャッシュ読み出し要求作成ブロッ
クとキャッシュコントロールブロック１０５は、直前の
タイミングで生成された読み出し要求アドレスが、その
前のタイミングで生成された読み出し要求アドレスが示
す命令バッファのバンクと同じバンクを示しているとき
は、読み出しを行わず、異なるバンクを示している場合
にのみ、読み出し要求アドレスに対応するバンクから、
読み出し要求アドレスに対応するアドレスタグの命令の
行を命令バッファのバンクに読み出す。

【００４６】図６のタイミング２の場合は、タイミング
１で生成された読み出し要求アドレス１０００に対応す
る命令キャッシュのバンク０は、前のタイミング０で生
成された読み出し要求アドレス１０００の示すバンク０
と同じなので、命令キャッシュよりの読み出しは行われ
ない。

【００４７】以下、タイミング３以降、同様に動作す
る。

【００４８】結果、図６に示すように、分岐要求もしく
はリセット時には、次のタイミングで命令キャッシュの
２つのバンクから命令バッファの２つのバンクに２つの
命令の行が読み込まれ、タイミング０以降は、現アドレ
スが先頭を示す圧縮VLIW命令が必ず、命令バッファの２
つのバンク中に存在することになる。したがって、タイ
ミング０以降は、必ず１タイミングに１圧縮VLIW命令を
復元することができる。

【００４９】すなわち、タイミング０以降は、たとえ
ば、図７に示すように、命令バッファへの書き込みステ
ージF0、圧縮VLIW命令のVLIW命令への復元およびプロセ
ッサ部への取り込みステージF1、命令のデコードステー
ジF２、命令の実行ステージF３、実行結果の書き込みス
テージFのステージからなるパイプラインを、ステージF
1で処理する圧縮VLIW命令が命令バッファにそろうのを
待つための空きステージを生じることなく実行すること
ができる。

【００５０】以下、このような動作を実現する各部の詳
細について説明する。

【００５１】まず、プログラムカウンタ１０７の構成に
ついて説明する。

【００５２】図８に、プログラムカウンタ１０７の構成
を示す。

【００５３】図中、８０４から８０６は、現アドレス８
１６に各々数１、２、３、４を加算する加算器、８０２
は、現アドレス８１６と命令バッファのバンク０、１か
ら送られる属性ビット８０１に応じて、次アドレスを生
成するために現アドレスに加算する数１、２、３、４
（現アドレスから現アドレス以降の最初の圧縮VLIW命令
の先頭までの命令数）を決定するデコーダー、８１７
は、現アドレス８１６と加算器８０３〜８０６の出力と
プロセッサ部２００５から与えれられる分岐先アドレス
８０８の内の一つを次アドレス８１４として選択するセ
レクタ、８１５は次アドレス８１４を１タイミング保持
し、１タイミング前の次アドレスを現タイミングの現ア
ドレス８１６として出力するフリップフロップ、８１０
は次アドレス８１４の下位２ビットを００とした次アド
レスに１００を加算するキャッシュアドレス生成器、８
１８は次アドレス８１４とキャッシュアドレス生成回路
８１０の出力の一方を読み出し要求アドレス８１３とし
て選択するセレクタ、８１０はデコーダである。

【００５４】このような構成において、キャッシュヒッ
ト信号８０８がキャッシュヒットを表しているとき（１
のとき）、プログラムカウンタセレクタ８１７は次のよ
うに動作する。

【００５５】すなわち、プロセッサ部２００５からリセ
ット信号８１１と共に分岐要求８０９と分岐先アドレス
８０７が与えられると、この分岐先アドレス８０７を次
アドレスとして選択する。一方、リセット信号８１１と
分岐要求８０９を与えられたデコーダ８１２は、分岐先
アドレスの下位３ビット目が０のときはキャッシュアド
レス生成器８１０の出力を読み出し要求アドレス８１３
として出力し、下位３ビット目が１のときは次アドレス
を読み出し要求アドレス８１３として出力するようセレ
クタ８１８を制御する。これで、図７のリセット時の読
み出し要求アドレスが出力されることになる。

【００５６】一方、分岐要求８０９やリセット信号８１
１がプロセッサ部２００５から与えられていないときに
は、デコーダ８０２の出力に応じて、加算器８０３〜８
０６の出力のいづれかを選択する。そして、オア回路８
１２はセレクタ８１８に、キャッシュアドレス生成器８
１０の出力を選択させる。これで、図７のタイミング０
以降の読み出し要求アドレス８１３が生成される。

【００５７】さて、キャッシュヒット信号８０８がキャ
ッシュアンヒットを表しているときは、セレクタは現ア
ドレス８１６をそのまま次のアドレスとして選択し続け
る。その他の動作は、キャッシュヒット信号８０８がキ
ャッシュヒット信号を表しているときと同じである。

【００５８】ここで、図９に、キャッシュアドレス生成
器８１０の構成を示す。

【００５９】図示するように、キャッシュアドレス生成
器８１０は、次アドレスの下位３ビット目以上のビット
に１を加算する加算器９０１の出力の最下位ビットを下
位３ビットとし、その下位に００を付与する構成により
実現される。

【００６０】次に、図３のキャッシュ読み出し要求作成
ブロック１０８について説明する。

【００６１】図１０に、キャッシュ読み出し要求作成ブ
ロック１０８の構成を示す。

【００６２】このような構成において、分岐要求８０９
もしくはリセット信号８１１がプロセッサ部２００５よ
り与えられると、両者の論理積を求めるオア回路１０１
２の出力信号が１となりフリップフロップ１００１に格
納される。アンド回路１００３は、フリップフロップ１
００１の出力と次のタイミングで与えられる分岐要求８
０９とリセット信号８１１の論理和の反転値との論理積
を出力する。この論理積は、分岐要求８０９が分岐要求
を表す０値のタイミングもしくはリセット信号８１１が
リセットを表す０値のタイミングでのみ１となる。この
論理積はオア回路１００９、１１１０に与えられる。結
果、オア回路１００９、１０１０の出力は、分岐要求８
０９もしくはリセット信号８１１がプロセッサ部２００
５より与えられたタイミング（図６のリセットのタイミ
ング）で１となる。このオア回路１００９の出力はバン
ク０読み出し要求信号１０２０となり、オア回路１０１
０の出力はバンク１読み出し要求信号1021としてキャッ
シュコントロールブロック１０５に与えられる。

【００６３】一方、分岐要求を表す分岐要求８０９もし
くはリセットを表すリセット信号８１１がプロセッサ部
２００５より与えられた次のタイミング以外のタイミン
グでは（図６のタイミング０以降）、プログラムカウン
タ１０７より供給される読み出し要求アドレス８１３の
下位３ビット目に応じて、バンク０読み出し要求信号１
０２０、バンク１読み出し要求信号１０２１は変化す
る。

【００６４】すなわち、直前のタイミングの読み出し要
求アドレスの下位３ビット目が０で今回のタイミングの
読み出し要求アドレスの下位３ビット目が１のときバン
ク１読み出し要求信号1021は１、バンク０読み出し要求
信号は０となり、直前のタイミングの読み出し要求アド
レスの下位３ビット目が１で今回のタイミングの読み出
し要求アドレスの下位３ビット目が０のときバンク0読
み出し要求信号1020は１となり、バンク１読み出し要求
信号１０２１は０となる。

【００６５】これは、読み出し要求アドレスの下位３ビ
ット目をフリップフロップ１００５に１タイミング保持
し、アンド回路１００７で求めたフリップフロップ１０
０５の出力と読み出し要求アドレスの下位３ビット目の
反転値との論理積をオア回路１００９に与え、アンド回
路１００８で求めたフリップフロップ１００５の出力の
反転値と読み出し要求アドレスの下位３ビット目との論
理積をオア回路１０１０に与える構成とすることにより
実現される。

【００６６】結果、分岐要求もしくはリセットのタイミ
ングではバンク０読み出し要求信号１０２０、バンク１
読み出要求し信号１０２１は共に１となり、それ以外の
タイミングでは、直前のタイミングで生成された読み出
し要求アドレスが、その前のタイミングで生成された読
み出し要求アドレスが示す命令バッファのバンクと同じ
バンクを示しているときはバンク０読み出し要求信号１
０２０、バンク１読み出し信要求号１０２１は共に０と
なり、異なるバンクを示している場合にのみ、そのバン
クに対応するバンク読み出し要求信号のみが１となる。

【００６７】次に、図１１にキャッシュコントロールブ
ロック１０５の構成を示す。

【００６８】図中、１１１０１はキャッシュバンク０再
読み出しブロック、１１０２はキャッシュバンク１再読
み出しブロック、１１０７はキャッシュ制御ブロック、
１１０３〜１１０６はセレクタ、１１０７、１１０８は
フリップフロップである。

【００６９】この様な構成において、キャッシュヒット
信号808が１のときすなわちキャッシュヒット時には、
キャッシュ制御ブロックは、主記憶読み出し信号１１３
２、命令キャッシュバンク０書き込み信号１１３２、命
令キャッシュバンク１書き込み信号１１３１を０とす
る。また、セレクタ１１０３、１１０４には、プログラ
ムカウンタ１０７から入力する読み出し要求アドレス
を、命令キャッシュバンク０アドレス１１２０、令キャ
ッシュバンク０アドレス１１２１として選択させて命令
キャッシュのバンク０、バンク１に出力させ、セレクタ
１１０４、１１０６には、キャッシュ読み出し要求作成
ブロックから入力するバンク０読み出し要求信号１０２
０、バンク１読み出し要求信号１０２１を、命令キャッ
シュバンク０読み出し信号１１２２、命令キャッシュバ
ンク１読み出し信号１１２３として選択させて命令キャ
ッシュのバンク０、バンク１に出力させる。また、アン
ド回路１１４０、１１４１に与えるマスク信号１１４２
を０とする。フリップフロップ１１０７、１１０８で、
命令キャッシュバンク０読み出し信号１１２２、命令キ
ャッシュバンク１読み出し信号１１２３を１タイミング
遅らせた信号は各々、アンド回路１１４１、１１４２を
介して命令バッファバンク０書き込み信号１１２４、命
令バッファバンク１書き込み信号１１２５として、命令
バッファのバンク０、バンク１に出力される。

【００７０】結果、図５に示した命キャッシュのバンク
には、このバンクをバンク０とすると、キャッシュヒッ
ト信号808が１のときすなわちキャッシュヒット時に
は、プログラムカウンタ１０７が生成した読み出し要求
アドレスが命令キャッシュバンク０アドレス１１２０と
して、キャッシュ読み出し要求作成ブロック１０８の出
力するバンク０読み出し要求信号１０２が読み出しを要
求している場合（１のとき）には値１の命令キャッシュ
バンク０読み出し信号１１２２と共に与えられる。命令
キャッシュ１０２のバンク０は、値１の命令キャッシュ
バンク０読み出し信号１１２２が与えられた場合には、
与えられた命令キャッシュバンク０アドレス１１２０に
対応するアドレスタグの命令の行を、属性と共に、対応
する命令バッファのバンク（ここでは、バンク０）にバ
ンク０読み出しデータ５０００として出力する。

【００７１】命令キャッシュのバンク１も同様に動作す
る。

【００７２】さて、このようにして命令キャッシュのバ
ンクから、値１の命令キャッシュバンク０/１読み出し
信号１１２２、１２２３によって、読み出されたバンク
０/１読み出しデータは、この値１の命令キャッシュバ
ンク０/１読み出し信号１１２２を１タイミング遅らせ
た命令バッファバンク０/１書き込み信号１１２５、１
１２６によって、対応する命令バッファ103のバンク０/
１に格納される。

【００７３】図１２に、この命令バッファ103のバンク
０/１の構成を示す。図１２に示す命令バッファのバン
クがバンク０だとすると、図中のセレクタ１２０１は、
命令バッファバンク０書き込み信号１１２５が書き込み
を示しているとき（値１のとき）に対応する命令キャッ
シュ１０２のバンク０からのバンク０読み出しデータ５
００を選択し、フリップフロップ１２０２に格納する。
これ以外のときは、セレクタ１２０１はフリップフロッ
プ１２０２の出力を選択し、これをフリップフロップ１
２０２に書き込むことによって、フリップフロップ１２
０２の内容を維持する。

【００７４】以上の、プログラムカウンタ１０７、キャ
ッシュ読み第要求作成ブロック１０８、キャッシュコン
トロールブロック１０５、命令キャッシュ１０２のバン
ク０、１、命令バッファ１０３のバンク０、１の動作に
よって、図６に示した、命令キャッシュ１０２に目的と
する命令が存在している場合の、命令バッファ１０３の
バンク０、１への命令キャッシュ１０２のバンク０、１
よりの命令の行の格納が実現される。

【００７５】次に、このようにして命令バッファ１０３
のバンク０、１に格納された命令の行に含まれる圧縮VL
IWをVLIWに復元する命令ルーティングブロック１０６に
ついて説明する。

【００７６】図１３に命令ルーティングブロック１０６
の構成を示す。

【００７７】図示するように、命令ルーティングブロッ
ク１０６は、命令シフタ１３６１、属性シフタ１３６
２、命令セレクタ１３６３から構成されている。命令シ
フタ１３０１には、命令バッファ１０３のバンク０、１
に格納された８つの命令が入力する。図中、１３２０〜
１３２３がバンク０から入力する４命令を表しており、
より符号が小さいものが、その４命令中において、より
アドレスが小さい命令である。また、１３２４〜１３２
７がバンク１から入力する４命令を表しており、より符
号が小さいものが、その４命令中において、よりアドレ
スが小さい命令である。命令シフタ１６０１は、この入
力する１３２０〜１３２７の８命令のうちから、選択し
た４命令１３３０〜１３３３を出力する。

【００７８】いま、命令シフタ１６０１に入力する１３
２０〜１３２７の８命令を、その符号の順に、命令０〜
命令７とし、命令シフタ１６０１の出力する１３３０〜
１３３３の４命令を、その符号の順に命令a〜ｄとする
と、命令シフタ１６０１は、プログラムカウンタ１０７
から入力する現アドレス８１６の下位３ビットに応じ
て、図１４に示すように、入力する８命令（命令０〜
７）のうちから、４命令を命令a〜ｄとして選択する。

【００７９】簡単には、この８命令に０００〜１１１の
３ビットのアドレスを与え、現アドレス８１６の示すア
ドレスに対応する命令と、この命令に引き続く３命令を
アドレス順に命令a〜ｄとして選択する。ただし、アド
レスに対応する命令の後ろに３つの命令が存在せず、選
択すべき命令が足りないときは、アドレス０００から足
りない分の命令を選択する。このようにして選択された
４命令は、現アドレスに先頭を持つ圧縮VLIW命令を含ん
でおり、この圧縮VLIW命令の先頭の命令は命令aとな
る。

【００８０】次に、属性シフタ１３６２には、命令バッ
ファ１０３のバンク０に格納された属性ビット１３１０
とバンク１に格納された属性ビット１３１１の計８ビッ
トが入力する。前述したように、この８ビットの各々は
１命令に対応しており、値１のときに対応する命令が圧
縮VLIW命令中の最後の命令であることを表している。属
性シフタ１６０２は、この入力する８ビット１３１０〜
１３１１の８命令のうちから、選択した４ビット１３５
０を出力する。いま、属性シフタ１６０２に入力する８
ビットを、命令０に対応する属性ビットは属性０、命令
１に対応する属性ビットは属性１といったように示し、
属性シフタが出力する４ビットを属性a〜ｄで示すこと
とすると、属性シフタ１６０２は、図１４に示すよう
に、プログラムカウンタ１０７から入力する現アドレス
８１６の下位３ビットに応じて、入力する８ビット（属
性０〜７）のうちから、４ビットを属性a〜ｄとして選
択する。

【００８１】簡単には、命令シフタ１６０２で選択した
４命令に対応する４ビットを、命令シフタ１６０２で選
択した４命令の並びと同じ並びで出力するように、属性
シフタは動作する。すなわち、属性xは命令xの属性ビッ
トとなっている。

【００８２】さて、命令セレクタ1603は、命令シフタ１
６０１の出力する４命令a〜ｄ１３３０から１３３３
と、属性シフタ１５０２の出力する４ビットの属性a〜
ｄ１３５０を入力し、命令０（１３３０）を先頭の命令
とする圧縮VLIW命令を、属性シフタ１５０２の出力する
４ビットの属性a〜ｄ１３５０に応じて復元し、４命令
からなる復元したVLIW命令を出力する。

【００８３】具体的には、復元したVLIW命令中の４命令
を、その並びの順に出力０〜３で表すと、命令セレクタ
１６０３は、図１５に示すように、入力する属性a〜ｄ
に応じて、命令a〜ｄ中の対応する属性ビットが１であ
る命令より後のの命令を、別途命令セレクタ１６０３に
入力するNOP命令１３３４に置き換え、これを復元したV
LIW命令とする。

【００８４】以上で、図６に示した、命令キャッシュ１
０２に目的とする命令が存在している場合の動作が実現
されたことになる。

【００８５】以下、命令キャッシュ１０２に目的とする
命令が存在しなかった場合の動作について説明する。

【００８６】さて、図５に示した命令キャッシュ１０２
の各バンクは、アソシエーティブ方式を採用しており、
バンク０を例にとると、実際には、値１の命令キャッシ
ュバンク０読み出し信号１１２２が与えられたときに、
命令キャッシュバンク０アドレス１１２０の下位４ビッ
トから下位４+ｎビットに対応する位置に記憶されてい
る命令の行が属性ビットと共に、バンク０読み出しデー
タ５０００として出力されるように構成されている。ま
た、バンクの各位置には、その位置に対応する下位４ビ
ット目から下位４+ｎビットを、アドレスの下位４ビッ
ト目から下位４+ｎビットとする命令の行が属性ビット
と共に格納されるようになっている。

【００８７】したがって、実際には、命令キャッシュ１
０２のバンク０から読み出されたバンク０読み出しデー
タ５０００が、命令キャッシュバンク０アドレス１１２
０に対応するデータでない場合がある。また、命令キャ
ッシュバンク０アドレス１１２０に対応するデータであ
っても、主記憶１０１上では書き換えられた無効なもの
である場合がある。

【００８８】そこで、図３のキャッシュ判定ブロック１
０４は、命令キャッシュ１０２のバンク０から読み出さ
れたバンク０読み出しデータ５０００が、命令キャッシ
ュバンク０アドレス１１２０に対応するデータであるか
否かの判定、すなわち、キャッシュヒットの判定を次の
ように行う。

【００８９】図１６に、キャッシュヒット判定ブロック
１０４の、命令キャッシュバンク０に対して設けられた
部位の構成を示す。令キャッシュバンク１に対しても同
様な部位が設けられている。

【００９０】このような構成において、キャッシュヒッ
ト判定ブロックは、値１の命令キャッシュバンク０読み
出し信号１１２２が出力されると、これに対応する命令
キャッシュバンク０アドレス１１２０を図７のF0ステー
ジの途中のタイミングでフリップフロップ１６０１で保
持し、比較器１１２０で、この命令キャッシュバンク０
アドレス１１２０に対して命令キャッシュのバンクから
読み出されたアドレスタグ１６１０を比較する。そし
て、比較結果が一致しなかった場合もしくは命令キャッ
シュのバンクからフリップフロップ１６０１で保持した
命令キャッシュバンク０アドレス１１２０に対して命令
キャッシュのバンクから読み出された有効ビット1611が
無効（値０）を示しているときに出力値１８５０をミス
ヒットを表す０とする。これ以外の場合は、出力値をキ
ャッシュヒットを表す１とする。この出力値１6５０
は、所定のタイミングでフリップフロップ１６７０に格
納され、命令キャッシュ１０２のバンク１に対して設け
られた同様の部位でフリップフロップに格納された出力
値１６５１との論理和をとられキャッシュヒット信号８
０８として出力される。

【００９１】さて、このようなキャッシュヒット判定ブ
ロック１０４によるキャッシュヒットの判定結果の出力
は、所用処理時間の関係で、図１７aに示すように、命
令バッファへの書き込みステージF0において命令バッフ
ァへの命令キャッシュ１０２のバンクよりの書き込みが
終了した後、圧縮VLIW命令のVLIW命令への復元およびプ
ロセッサ部への取り込みステージF1の実行途中で行われ
る。

【００９２】さて、本実施形態では、キャッシュミスヒ
ットがおきた場合には、図１７bに示すように、全ての
パイプラインを停止し、ミスヒットを起こしたパイプラ
イン１００について主記憶１０１からの目的とする命令
の行の命令キャッシュのバンクへの読み込み（１７０
１）を行ったのちに、再度命令バッファへの書き込みス
テージF0を行い、この後に、全体のパイプラインを動作
させるようにする。

【００９３】いま、図１７bのように、パイプライン１
７００について、１５０２のタイミングでキャッシュヒ
ット判定ブロック１０４がキャッシュヒット信号８０８
をミスヒットを表す０に変化させたものとする。

【００９４】このミスヒットを表すキャッシュヒット信
号８０８は、プロセッサ部２００５に送られ、プロセッ
サ部２００５では、これよりパイプライン１７００のF1
ステージにおける復元されたVLIW命令の取り込みを中止
し、また、パイプライン１７００に先行する各パイプラ
イン1750の処理を停止する。

【００９５】一方、プログラムカウンタ部１０７では、
先に図８を用いて説明したように、ミスヒットを表すキ
ャッシュヒット信号８０８が与えられると、ぞの時点で
生成していた現アドレス８１６を、そのまま次アドレス
８１４として生成し続ける。したがって、読み出し要求
アドレス８１３は、ミスヒットが生じたパイプライン１
７００の次のパイプライン１７１０のステージF0で命令
バッファのバンクに格納する命令キャッシュのバンクの
アドレスを示し続ける。

【００９６】一方、図１１に示したキャッシュコントロ
ールブロック１０５では、ミスヒットを表すキャッシュ
ヒット信号８０８が与えられると次のように、図１７b
に示したシーケンスを制御する。

【００９７】ここで、まず、キャッシュコントロールブ
ロック１０５において、ミスヒット時に用いられるキャ
ッシュバンク０/１再読み出しブロック１１０１、１１
０２ついて説明しておく。図１８に、キャッシュバンク
０再読み出しブロック１１０１の構成を示す。キャッシ
ュバンク１再読み出しブロック１１０２の構成も、これ
と同様である。

【００９８】さて、キャッシュバンク０再読み出しブロ
ック１１０１のフリップフロップ１８４０と１８１２
は、プログラムカウンタ１０７から受け取った読み出し
要求アドレスを順次格納する。フリップフロップ１８１
４と１８４１はキャッシュ読み出し要求作成ブロック１
０８が出力したバンク０読み出し要求信号1020を順次格
納する。セレクタ１８１３はフリップフロップ１８４
０、１８１２の出力の一方を選択し出力する、セレクタ
１８１６はフリップフロップ１８１４、１８４１の出力
の一方を選択し出力する。

【００９９】さて、図１７bにおいて、キャッシュミス
ヒットが生じた時点で、フリップフロップ１８１２には
パイプライン１７００のステージF0で生成された読み出
し要求アドレスが格納されており、フリップフロップ１
８４０には、その次のパイプラインのステージF0で生成
された読み出し要求アドレスが格納されている。また、
キャッシュミスヒットが生じた時点で、フリップフロッ
プ１８４１にはパイプライン１７００のステージF0で生
成されたバンク０読み出し要求信号が格納されており、
フリップフロップ１８１４には、その次のパイプライン
のステージF0で生成されたバンク０読み出し要求信号が
格納されている。

【０１００】さて、図１１において、キャッシュ制御ブ
ロック８０２は、キャッシュミスヒットが生じ、ミスヒ
ットを表すキャッシュヒット信号８０８が与えられる
と、まず、ホールド信号１８０３、１８０４を出力し、
キャッシュ再読み出しブロック１１０１、１１０１の各
フリップフロップの内容を凍結し、図１７ｂの１７０１
の主記憶１０１よりの命令キャッシュ１０１への読み込
み処理を実行する。

【０１０１】図１７ｂの１７０１の主記憶１０１よりの
命令キャッシュ１０１への読み込み処理では、主記憶読
み出し信号１１３２を主記憶１０１に出力し、図１６に
示したキャッシュヒット判定ブロック１０４の各バンク
対応の部位の出力値１８５０、１８５１からどちらの命
令キャッシュ１０２のバンクでミスヒットが生じたかを
検出し、ミスヒットが生じたバンクに対応するキャッシ
ュ再読み出しブロック１１０１、１１０２のセレクタに
フリップフロップ１８１２に格納されているミスヒット
を生じた読み出し要求アドレスを選択出力させ、これを
図１１のセレクタ１１０３または１１０４を介して命令
キャッシュのバンク０に出力させる。この際、ミスヒッ
トを生じた読み出し要求アドレスは主記憶１０１にも送
られる。この後、キャッシュ制御ブロック１１０７は、
命令キャッシュバンク０書き込み信号１１３２、命令キ
ャッシュバンク１書き込み信号１１３１のうちの、ミス
ヒットが生じた方の命令キャッシュのバンクに対応する
方を書き込みを指示する値１とする。いま、命令キャッ
シュのバンク０でミスヒットが生じたとすると、命令キ
ャッシュバンク０書き込み信号１１３２を１とする。結
果、ミスヒットを生じた読み出し要求アドレスのデータ
が、主記憶１０１から命令キャッシュのミスヒットを生
じた方のバンクに書き込まれることになる。なお、ミス
ヒットが生じると、キャッシュ制御ブロック１１０７
は、アンド回路１１４０、１１４１を制御し、命令バッ
ファ１０３の各バンクへの書き込み信号の出力を抑止す
る。

【０１０２】さて、このようにして、図１７の１７０１
の処理が終了したら、キャッシュ制御ブロック１１０７
は、バキャッシュ再読み出しブロック１１０１、１１０
２のセレクタにフリップフロップ１８１２に格納されて
いる要求アドレスとフリップフロップ１８４１に格納さ
れているバンク読み出し要求信号を選択出力させ、これ
を図１１のセレクタ１１０３〜１１０６を介して命令キ
ャッシュの対応するバンクに出力させる。これによっ
て、図１７の１７０５のミスヒットが生じたパイプライ
ン１７００のステージF0の再実行が行われる。

【０１０３】次に、キャッシュ制御ブロック１１０７
は、バキャッシュ再読み出しブロック１１０１、１１０
２のセレクタにフリップフロップ１８４０に格納されて
いる要求アドレスとフリップフロップ１８１４に格納さ
れているバンク読み出し要求信号を選択出力させ、これ
を図１１のセレクタ１１０３〜１１０６を介して命令キ
ャッシュの対応するバンクに出力させる。これによっ
て、図１７の１７０６のミスヒットが生じたパイプライ
ン１７００の次のパイプライン1710のステージF0の再実
行が行われる。このパイプライン1710のステージF0の途
中で、パイプライン１７００のステージF0の再実行によ
って、命令キャッシュ１０２のバンクから読み出された
データのキャッシュヒットが、キャッシュヒット判定ブ
ロック１０４で検出され、キャッシュヒット信号８０８
はキャッシュヒットを表す値に復帰する。これによっ
て、プログラムカウンタ１０７、プロセッサ部２００
５、キャッシュコントロールブロック１０５は通常の動
作に戻り、パイプラインは、元の動作に復帰する。

【０１０４】以上、本発明の一実施形態について説明し
た。

【０１０５】

【発明の効果】以上のように、本発明によれば、ハード
ウェアウエアの規模ゐあまり増加することなく、命令圧
縮により可変長化されたVLIW命令を固定長に復元したVL
IW命令を連続してプロセッサに供給することができる。

【図面の簡単な説明】

【図１】データ処理装置の構成を示すブロック図であ
る。

【図２】プロセッサユニットの構成を示すブロック図で
ある。

【図３】命令供給ユニットの構成を示すブロック図であ
る。

【図４】主記憶上の圧縮VLIW命令と、これを復元したVL
IW命令を示した図である。

【図５】命令キャッシュの構成を示すブロック図であ
る。

【図６】命令供給ユニットの動作を示す図である。

【図７】プロセッサユニットのパイプラインを示す図で
ある。

【図８】プログラムカウンタブロックの構成を示すブロ
ック図である。

【図９】キャッシュアドレス生成回路の構成を示すブロ
ック図である。

【図１０】キャッシュ読み出し要求作成風呂図の構成を
示すブロック図である。

【図１１】命令キャッシュコントロールブロックの構成
を示すブロック図である。

【図１２】命令バッファの構成を示すブロック図であ
る。

【図１３】命令ルーティングブロックの構成を示すブロ
ック図である。

【図１４】命令シフタ、属性シフタの動作を示す図であ
る。

【図１５】命令セレクタのの動作を示す図である。

【図１６】キャッシュヒット判定ブロックの構成を示す
ブロック図である。

【図１７】キャッシュミスヒット時のパイプラインのう
ごきを示す図である。

【図１８】キャッシュ再読み出しブロックの構成を示す
ブロック図である。

【符号の説明】

１０１主記憶２００５プロセッサ部１０２命令キャッシュ１０３命令バッファ１０４キャッシュヒット判定ブロック１０５キャッシュコントロールブロック１０６命令ルーティングブロック１０８キャッシュ読出要求作成ブロック１０７プログラムカウンタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者西岡清和神奈川県川崎市麻生区王禅寺1099番地株式会社日立製作所システム開発研究所内

Claims

【特許請求の範囲】

【請求項１】記憶装置に格納された、圧縮されたVLIW(V
ery Long Instruction Word)命令である圧縮VLIW命令を
読み出し、順次、圧縮VLIW命令を復元したVLIW命令を供
給する命令供給装置であって、前記記憶装置から読み出された記憶装置中において連続
して格納されている圧縮VLIW命令を交互に格納する、少
なくとも圧縮VLIW命令の最大長分のデータ長を持つ２つ
の命令バッファと、前記２つの命令バッファ中から、一定周期毎に、前記記
憶装置に格納されていた順番に従って、順次、一つづつ
圧縮VLIW命令を取り出してVLIW命令を復元し供給する供
給手段と、前記供給手段が復元する圧縮VLIW命令が、当該圧縮VLIW
命令の復元に先だって前記２つの命令バッファ中に含ま
れるように、前記記憶装置から読み出された圧縮VLIW命
令の前記２つの命令バッファへの格納を制御する格納制
御手段を備えたことを特徴とする命令供給装置。
【請求項２】請求項１記載の命令供給装置であって、前記格納制御手段は、前記供給手段の前記圧縮VLIW命令
の復元と並行して、前記供給手段が既に復元を終了して
いる前記圧縮VLIW命令のみを格納している命令バッファ
への前記記憶装置から読み出した圧縮VLIW命令の格納が
実行されるように、前記記憶装置から読み出した圧縮VL
IW命令の前記２つの命令バッファへの格納を制御するこ
とを特徴とする命令供給装置。
【請求項３】請求項１または２記載の命令供給装置であ
って、前記記憶装置と前記２つの命令バッファとの間に設けら
れた、前記命令バッファのデータ長と同じデータ長を持
つ２つの命令キャッシュを備え、前記格納制御手段は、前記命令キャッシュから先に読み
出した圧縮VLIW命令に前記記憶装置中において連続せず
の格納されている圧縮VLIW命令を読み出す際に、前記２
つの命令キャッシュより、前記命令バッファのデータ長
の２倍のデータ長のデータを同時に読み出し、前記２つ
の命令バッファへ同時に格納することを特徴とする命令
供給装置。
【請求項４】請求項１、２または３記載の命令供給装置
と、前記記憶装置と、前記目例供給装置から復元された
VLIW命令の供給を受け、当該供給を受けたVLIW命令を実
行するプロセッサ部とを有することを特徴とするプロセ
ッサユニット。