JP2003005958A

JP2003005958A - データ処理装置およびその制御方法

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Publication number: JP2003005958A
Application number: JP2001191547A
Authority: JP
Inventors: Takeshi Sato; 武佐藤
Original assignee: Pacific Design Inc
Current assignee: Pacific Design Inc
Priority date: 2001-06-25
Filing date: 2001-06-25
Publication date: 2003-01-10
Also published as: GB2380281A; GB2380281B; US20020198606A1; GB0214387D0

Abstract

(57)【要約】【課題】専用処理ユニットＶＵと汎用処理ユニットＰ
Ｕを備えたＶＵＰＵプロセッサにおいて、さらに処理速
度の速いプロセッサを提供する。【解決手段】ＶＵＰＵプロセッサ１０においては、シ
ーケンシャルにＶＵ命令とＰＵ命令とが並んだプログラ
ム５から命令コードをフェッチし、同時発行が可能であ
る場合にはＶＵ１とＰＵ２にＶＵ命令およびＰＵ命令を
同時に発行する。これにより、コード効率を低下させず
に、ＶＵ１およびＰＵ２に同時に命令を発行することが
可能となり、高速化を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、専用処理ユニット
および汎用処理ユニットなどの複数の処理ユニットを備
えたデータ処理装置に関するものである。

【０００２】

【従来の技術】現在のマイクロプロセッサでは、動作周
波数を上げたり、データ処理のスループットを上げるた
めに、スーパーパイプライン技術、スーパースカラ技
術、ＬＩＷ（長形式命令）、さらにはＶＬＩＷ（超長形
式命令）などの方式が採用されている。スーパースカラ
方式は、プロセッサ内に複数のパイプラインを持ち、複
数の命令が同時にフェッチされ、デコードされた結果、
デコーダ内で並列に実行できる命令が見つけ出されると
後続のパイプラインステージに送られ並列処理される。
ＶＬＩＷ方式も複数のパイプラインを内蔵し、並列処理
を実行するが、並列実行の可能性はコンパイル時に行わ
れており、同時に発行される命令間に依存性がないこと
はコンパイラにより保障されている。

【０００３】したがって、ＶＬＩＷ方式は、プロセッサ
における命令発行およびデコードの論理が単純化される
ので、コンパクトで低コストでありながら、高性能なプ
ロセッサを実現する方式として適している。また、並列
処理可能な処理ユニットが複数ある場合は、各々の処理
ユニットに対して命令を発行できるので、それらの処理
ユニットにおける処理を厳密に規定することができる。
したがって、クロック単位でリアルタイムな処理が要求
される画像処理、ネットワーク処理用のプロセッサを実
現するためにも適している。

【０００４】

【発明が解決しようとする課題】しかしながら、ＶＬＩ
Ｗ方式を採用すると、同時に発行される命令間に依存性
がないことを保障する必要がある。このため、複数の処
理ユニットに対して並列に命令を発行できない場合は、
ある処理ユニットにのみ命令を発行し、他の処理ユニッ
トに対してはＮＯＰを発行するようにプログラミングす
る必要がある。したがって、プログラム効率（コード効
率）が低下する。このため、コード量が増加し、コード
ＲＡＭなどのコードメモリが浪費されやすく、この点で
は、コンパクトなプロセッサを実現するためには適して
いない。

【０００５】一方、コンパクトで高性能なプロセッサを
実現するために、アプリケーションに特化したプロセッ
サの開発も進んでいる。例えば、画像処理、ネットワー
ク処理といった分野では各処理に特化した専用回路と、
その専用回路を駆動する専用命令を装着可能とし、個々
のアプリケーションの仕様に柔軟に対応できるプロセッ
サがコストパフォーマンス上有利である。そのようなプ
ロセッサについては本願出願人も、特開２０００−２０
７２０２号にて提案している。このプロセッサは、専用
処理ユニット（専用データ処理ユニット、以降において
はＶＵ）と、汎用処理が可能な汎用処理ユニット（基本
実行ユニットあるいはプロセッサユニット、以降におい
てはＰＵ）を備えており、ＰＵをベースとした汎用処理
機能に加えて、ユーザの要求仕様に対応した処理に特化
したＶＵ、すなわち、専用回路を極めて高い自由度で装
着でき、ユーザが定義した専用命令を実装することが可
能となっている。

【０００６】このＶＵおよびＰＵを備えたプロセッサの
制御プログラムとしてＶＬＩＷ方式を採用することは、
ＶＵおよびＰＵにおける処理を厳密に規定できる点で好
ましい。しかしながら、専用回路を備えたＶＵでは、専
用命令（ＶＵ命令）により、たとえばシーケンサにより
専用回路化された一連の作業が開始されるので、ＶＵ命
令を一回発行するだけで、その後の数クロックあるいは
それ以上の間は、ＰＵに対して汎用命令（ＰＵ命令）を
発行するだけでＶＵとＰＵとで並列に処理を実行でき
る。したがって、ＶＬＩＷ方式ではＮＯＰ命令が多すぎ
てコード効率が極端に悪化する。

【０００７】このため、ＶＵ命令およびＰＵ命令をシー
ケンシャルにコード化し、フェッチユニットでプログラ
ムに含まれたＶＵ命令およびＰＵ命令を順番にフェッチ
する方式が採用されている。そして、ＶＵ命令である
と、その命令あるいはそれをフェッチユニットの段階で
デコードした命令をＶＵに供給し、ＰＵ命令であると、
その命令あるいはそれをフェッチユニットの段階でデコ
ードした命令をＰＵに供給する。この方式はプログラム
のコード効率が非常に良く、コンパクトにまとめること
ができる。そして、１クロック毎にＰＵ命令あるいはＶ
Ｕ命令がフェッチされ、それらがプログラムされた順番
にＶＵあるいはＰＵに供給され、ＶＵおよびＰＵにおけ
る処理が実行されるので、ＶＵおよびＰＵにおける処理
のタイミングをプログラムレベルで完全に制御すること
ができる。したがって、協調制御を行うための通信シス
テムや回路を設けなくてもＶＵおよびＰＵにおける処理
を、並列処理を含めて制御することができる。

【０００８】しかしながら、ＶＵとＰＵとに対して同時
にＶＵ命令およびＰＵ命令を発行することができず、Ｖ
Ｕ命令を発行するときはＰＵに対してＮＯＰ命令を発行
することによりタイミングを調整している。したがっ
て、ＶＵ命令とＰＵ命令を同時発行するという点では、
ＶＬＩＷ方式が勝っており、実行速度の点ではＶＬＩＷ
方式を採用することが好ましい。

【０００９】そこで、本発明においては、コード効率の
点ではＶＵ命令およびＰＵ命令をシーケンシャルに並べ
た場合と同等に高く、実行速度の点ではＶＬＩＷ方式を
採用した場合と同様に処理速度の速いデータ処理装置お
よびその制御方式を提供することを目的としている。そ
して、プログラムをコンパクトに纏めることができると
共に、実行速度がさらに速い、低コストでコンパクトな
データ処理装置を提供することを目的としている。

【００１０】

【課題を解決するための手段】本発明においては、第１
のデータ処理を行う第１の処理ユニットと、第２のデー
タ処理を行う第２の処理ユニットとを備えたデータ処理
装置のプログラムを構成する、第１の処理ユニットに対
する第１種の命令と、第２の処理ユニットに対する第２
種の命令の少なくとも一方に、異種の命令と同時発行可
能であることを示す情報を含ませる。そして、コードメ
モリよりフェッチした命令コードが第１種の命令であれ
ば第１の処理ユニットに発行し、命令コードが第２種の
命令であれば第２の処理ユニットに発行し、さらに、後
続の命令コードが異種の命令で同時発行が可能であれば
第１種および第２種の命令を第１および第２の処理ユニ
ットのそれぞれに対し同時に発行するようにフェッチユ
ニットを構成する。

【００１１】すなわち、本発明のデータ処理装置は、第
１のデータ処理を行う第１の処理ユニットと、第２のデ
ータ処理を行う第２の処理ユニットと、コードメモリよ
りフェッチした命令コードが第１の処理ユニットに対す
る第１種の命令であれば第１の処理ユニットに発行し、
命令コードが第２の処理ユニットに対する第２種の命令
であれば第２の処理ユニットに発行し、後続の命令コー
ドが異種の命令で同時発行が可能であれば第１種および
第２種の命令を第１および第２の処理ユニットのそれぞ
れに対し同時に発行するフェッチユニットとを有する。
また、本発明のデータ処理装置の制御方法は、コードメ
モリより命令コードをフェッチするステップと、命令コ
ードが、第１のデータ処理を行う第１の処理ユニットに
対する第１種の命令であれば第１の処理ユニットに発行
するステップと、命令コードが、第２のデータ処理を行
う第２の処理ユニットに対する第２種の命令であれば第
２の処理ユニットに発行するステップと、後続の命令コ
ードが異種の命令で同時発行が可能であれば第１種およ
び第２種の命令を第１および第２の処理ユニットのそれ
ぞれに対し同時に発行するステップとを有する。

【００１２】本発明のデータ処理装置およびその制御方
法においては、プログラム中の第１種の命令は第１の処
理ユニットに発行され、第２種の命令は第２の処理ユニ
ットに発行されると共に、後続の命令コードが異種の命
令で同時発行が可能であれば第１種および第２種の命令
はＶＬＩＷのように第１および第２の処理ユニットのそ
れぞれに対し同時に発行される。したがって、第１種の
命令と、第２種の命令とが順番にフェッチされるように
含まれたプログラムであっても、後続の命令コードが異
種の命令で同時発行が可能であれば第１種および第２種
の命令を第１および第２の処理ユニットのそれぞれに対
し同時に発行することができる。このため、複数の処理
ユニットに対する命令を有するプログラムであっても、
プログラム中にＮＯＰ命令を含める必要がない。その一
方で、複数の処理ユニットに対する命令が接近あるいは
隣接しているときは、それらの命令を複数の処理ユニッ
トに対しＶＬＩＷと同様に同時に供給することができ、
処理速度を向上することができる。したがって、コード
効率の良いプログラムにより、ＶＩＬＷ方式を採用した
のと同様の処理速度で複数の処理ユニットを制御するこ
とができる。

【００１３】第１の処理ユニットの１つの例は、特定の
データ処理に適した専用回路を備えた専用処理ユニッ
ト、すなわちＶＵであり、第２の処理ユニットの１つの
例は、汎用のデータ処理に適した汎用処理ユニット、す
なわちＰＵである。したがって、本発明により、コード
効率の点では、上述したＶＵ命令およびＰＵ命令をシー
ケンシャルに並べた場合と同等に高く、実行速度の点で
はＶＬＩＷ方式を採用した場合と同様に処理速度の速い
データ処理装置およびその制御方法を提供することがで
きる。そして、プログラムをコンパクトに纏めることが
できると共に、実行速度がさらに速い、低コストでコン
パクトなデータ処理装置を提供することができる。

【００１４】さらに、フェッチユニットにおいて後続の
命令コードを同時に参照しようとするとデータバスのバ
ス幅を倍にし、コードメモリもそれに対応させる必要が
あり、ハードウェアの大幅な変更を伴う。したがって、
フェッチユニットには、コードメモリからフェッチした
少なくとも１つ命令コードを格納可能なフェッチレジス
タと、このフェッチレジスタに格納された第１の命令コ
ードおよびコードメモリからフェッチ可能な第２の命令
コードのいずれかを選択して第１および第２の処理ユニ
ットに発行可能な選択手段と、第１および第２の命令コ
ードの種類と同時発行性を判断して選択手段を制御する
手段とを設けることが望ましい。この構成であれば、命
令コードをフェッチレジスタにいったん格納し、コード
メモリから次の命令コードを出力させることにより、後
続の命令コードも同時に参照できる。したがって、コー
ドメモリからフェッチするバス幅を変えずに、本発明の
制御方法を採用することができる。

【００１５】

【発明の実施の形態】以下に図面を参照しながら本発明
についてさらに説明する。図１に、特定の処理に特化し
た専用処理ユニット（専用データ処理ユニット、以降で
はＶＵ）１と、汎用的な構成の汎用処理ユニット（汎用
データ処理ユニットあるいはプロセスユニット、以降で
はＰＵ）２とを備えたデータ処理装置（システムＬＳＩ
あるいはプロセッサ）１０の概略構成を示してある。こ
のプロセッサ１０は、ＶＵ１およびＰＵ２にデコードさ
れた制御信号あるいは命令を供給するフェッチユニット
（以降ではＦＵ）３を備えており、これらが１つのチッ
プ上に搭載されている。そして、同一チップ上あるいは
適当なバスで接続されたコードＲＡＭ４に記録された実
行形式のプログラムコード（マイクロプログラムコー
ド）５から命令コード（マイクロコード）をフェッチ
し、デコードステージ命令として出力する。ＲＡＭ４に
記録されたプログラム５は、ＶＵ１における処理を規定
する専用命令（以下ではＶＵ命令）と、ＰＵ２における
処理を規定する汎用命令（以下ではＰＵ命令）とを備え
ており、ＦＵ３は、これらのＶＵ命令、ＰＵ命令をデコ
ードしてＶＵ１およびＰＵ２にそれぞれ供給する機能を
備えている。

【００１６】専用処理ユニットＶＵ１は、ユーザ命令で
ある専用命令（ＶＵ命令）を実行するユニットであり、
ＶＵデコードステージ命令φｖをストアするレジスタ１
２と、ＶＵデコードステージ命令φｖをデコードし、そ
の命令φｖで規定されたデータ処理に適した回路におけ
る処理を制御するデコードおよび実行制御回路１１を備
えている。本例のＶＵ１は、専用回路として、入出力の
データパスを切替可能なセレクタ論理を含み、ＶＵレジ
スタへアクセス可能な第１の専用回路部１５と、セレク
タ論理を含むＶＵ演算器を備えた第２の専用回路部１６
とを備えており、これらが結合して特定の演算処理に適
した回路を構成している。これらのＶＵ演算器およびＶ
Ｕレジスタにより構成される専用回路１５および１６に
おける処理は、シーケンサあるいはハードワイヤードロ
ジックなどのハードウェアロジックにより制御あるいは
実行されるようになっており、特定のデータ処理に特化
しているのでフレキシビリティーは少ない。しかしなが
ら、専用回路化されているので、特定のデータ処理を高
速で実行できる。

【００１７】汎用処理ユニットＰＵは、汎用命令あるい
は基本命令の実行ユニットであり、汎用プロセッサとほ
ぼ同じ構成が採用される。本例では、ＰＵデコードステ
ージ命令φｐをストアするレジスタ２２と、ＰＵ命令φ
ｐをデコードし、ＡＬＵなどの汎用的な演算処理ユニッ
トを備えた回路の制御を行うデコードおよび実行制御回
路２１を備えている。そして、汎用処理を行う回路は、
入出力のデータパスを切替可能なセレクタ論理を含み、
汎用レジスタ（ＰＵレジスタ）へアクセス可能な第１の
汎用回路部２５と、セレクタ論理とフラグ生成論理を含
み、汎用演算器を備えた第２の汎用回路部２６と、セレ
クタ論理を含むデータＲＡＭにアクセス可能な第３の汎
用回路部２７との結合として捉えることが可能である。

【００１８】また、ＶＵ１とＰＵ２との間にはデータ転
送用の２つデータバスＶＵＷＤＡＴＡ１８と、ＶＵＲＤ
ＡＴＡ１９と、これらのバスを用いてデータ転送する際
の制御を行うＶＵ／ＰＵ制御信号Ｃｖｐを転送する信号
線が設けられている。

【００１９】図２（ａ）に、プログラム５を構成する命
令セットのフォーマットを示してある。また、図２
（ｂ）に、命令セットのフラグにより指示される命令の
種類を示してある。本例のプログラム５のインストラク
ションセット５０は、２語長の不定長命令であり、１語
（ワード）が２４ビットで構成されている。１ワード目
５１の２３ビットＬは命令長を示すデータ５１ａであ
り、このデータ５１ａをデコードすることにより命令長
が判断できる。１ワード目５１の２２から２１ビットは
並列実行フラグＥＴを示すデータ５１ｂであり、その次
の２０ビット目のデータ５１ｂがＰＵ命令かＶＵ命令か
を識別するフラグＶを示すデータ５１ｃとなっている。
ＰＵ命令のときはフラグ５１ｃが「０」であり、ＶＵ命
令のときはフラグ５１ｃが「１」にセットされる。

【００２０】並列実行フラグＥＴが「１Ｘ」のときで、
その命令が１ワード長のＰＵ命令であるときに、後続の
命令がＶＵ命令でかつ１ワード長であれば、本ＰＵ命令
と後続のＶＵ命令とを同時に発行し、ＰＵ２およびＶＵ
１で同時に実行させるための命令コードであることを示
す。すなわち、ＦＵ３でフェッチした命令５０のフラグ
ＥＴが「１Ｘ」で、ワード長Ｌが「０」、フラグＶが
「０」であり、さらに、次にフェッチする命令５０のワ
ード長Ｌが「０」で、フラグＶが「１」のときに、それ
らのＰＵ命令およびＶＵ命令は、ＦＵ３からＰＵ２およ
びＶＵ１の各々に対し同時に発行される。

【００２１】図３に、ＦＵ３の概略構成を示してある。
本例のＦＵ３は、コードＲＡＭ４にフェッチアドレスを
出力するフェッチアドレス出力回路３１と、コードＲＡ
Ｍ４からフェッチした２ワード分の命令コード５０を格
納可能なフェッチレジスタ３２と、ＶＵ１に命令コード
を発行するためのＶＵデコードステージ命令レジスタ３
５と、ＰＵ２に命令コードを発行するためのＰＵデコー
ドステージ命令レジスタ３６と、フェッチレジスタ３２
に格納された命令コード（第１の命令コード）φ１およ
びコードＲＡＭ４からデータバス３９により出力された
命令コード（第２の命令コード）φ２のいずれかを選択
してＶＵデコードステージ命令レジスタ３５あるいはＰ
Ｕデコードステージ命令レジスタ３６に格納する選択回
路３４と、フェッチレジスタ３２に格納された第１の命
令コードφ１とコードＲＡＭ４から取得可能な第２の命
令コードφ２の種類と同時発行性を判断して選択回路３
４を制御する制御回路３３とを備えている。

【００２２】フェッチアドレス出力回路３１は、フェッ
チアドレスを格納するレジスタ３１ａと、そのフェッチ
アドレスに２ワード分のアドレスを加算して次のフェッ
チアドレスを演算する演算器３１ｂと、次のフェッチア
ドレスをアドレスバス３８に出力するセレクタ３１ｃを
備えている。セレクタ３１ｃには、さらに、ＰＵ２のＰ
Ｕ命令デコードおよび実行制御回路２１からＦＵ３に供
給される信号φｎに含まれるリスタートアドレス、割り
込み分岐アドレス、分岐命令のとび先のアドレスさらに
復帰アドレスも入力されている。そして、ＦＵ３からＰ
Ｕ２に供給された命令コードφｐをデコードした結果に
より、同じく信号φｎに含まれる制御信号φｎｃによ
り、いずれかのアドレスが選択されてアドレスバス３８
に出力される。さらに、制御回路３３の判定に基づい
て、ＶＵ１あるいはＰＵ２に供給される命令コードの長
さ、同時発行の有無が反映される演算器３１ｄ、セレク
タ３１ｅ、レジスタ３１ｆも設けられており、ＰＵ２に
供給されるデコードステージ命令ポインタφｐｐを介し
てＰＵ命令デコード部２１に供給され、次のフェッチア
ドレスの要否を示す制御信号φｎｃとしてフィードバッ
クされるようになっている。

【００２３】フェッチレジスタ３２は、コードＲＡＭ４
から４８ビットのデータバス３９に出力された２ワード
のデータを１ワード毎に格納できる２つのレジスタ（Ｉ
ＢＲ）３２ａおよび３２ｂを備えている。したがって、
次の命令コードが２ワードであれば、フェッチレジスタ
に１つの命令コードを格納することができ、フェッチさ
れた２ワードの命令コードがワード毎に異なる命令コー
ドであればフェッチレジスタ３２に２つの命令コードを
格納することが可能である。一方、コードＲＡＭ４のデ
ータバス（ＰＣＲＤＡＴＡ）３９は、２ワード分のバス
幅（４８ビット）を持っていると共に、ＰＣＲＤＡＴＡ
（２３〜０）と、ＰＣＲＤＡＴＡ(４７から２４)の１ワ
ードづつに分けて処理できるようになっている。

【００２４】選択回路３４には３つのセレクタ３４ａ、
３４ｂおよび３４ｃが用意されている。そして、これら
のセレクタ３４ａ〜３４ｃにレジスタ３２ａおよび３２
ｂ、データバス３９の２ワード分のデータが１ワードづ
つ入力されており、これら４つのデータの中のいずれか
を選択して出力できるようになっている。セレクタ３２
ａは、ＶＵデコードステージ命令レジスタ３５の１ワー
ド目のレジスタ３５ａに選択された１ワードのデータを
格納し、セレクタ３２ｂは、ＰＵデコードステージ命令
レジスタ３６の１ワード目のレジスタ３６ａに選択され
た１ワードのデータを格納する。そして、セレクタ３２
ｃは、ＶＵデコードステージ命令レジスタ３５の２ワー
ド目のレジスタ３５ｂまたはＰＵデコードステージ命令
レジスタ３６の２ワード目のレジスタ３６ｂに選択され
た１ワードのデータを格納する。

【００２５】したがって、本例のＦＵ３においては、２
ワード分のフェッチレジスタ３２を設け、それらの出力
とデータバス３９とを選択回路３４の入力としている。
このため、２ワード分のバス幅のデータバス３９によ
り、バス幅を広げずに、前後２ワードづつ、最大で４ワ
ードのデータから２ワードあるいは１ワードのＶＵ命令
あるいはＰＵ命令、さらには合計３ワードのＶＵ命令お
よびＰＵ命令を選択することができる。

【００２６】一方、制御回路３３には、各々のレジスタ
３２ａおよび３２ｂに格納されたデータの各先頭ＭＳＢ
４ビットの情報と、コードＲＡＭ４のデータバス（ＰＣ
ＲＤＡＴＡ）３９の２ワード分、すなわち、ＰＣＲＤＡ
ＴＡ（２３〜０）とＰＣＲＤＡＴＡ（４７〜２４）の各
先頭ＭＳＢ４ビットの情報が供給されており、それらの
情報から各命令コードのデータ長（Ｌ）５１ａ、同時実
行性（ＥＴ）５１ｂおよび種別（Ｖ）５１ｃの定義コー
ドをデコードし、それにしたがって各セレクタ３４ａ、
３４ｂおよび３４ｃを制御する。

【００２７】このように、本例のＦＵ３においては、コ
ードＲＡＭ４に供給されたフェッチアドレスにより２ワ
ード幅のデータバス３９に現れた２ワードのデータをフ
ェッチレジスタ３２にラッチし、さらに、次のフェッチ
アドレスをコードＲＡＭ４に供給して、後続の２ワード
のデータをデータバス３９に出力させることができる。
そして、これら４ワードのデータ全ての先頭ＭＳＢ４ビ
ットの情報を制御回路３３でデコードすることができ
る。このため、２ワードの可変長の命令コードがどのよ
うに組み合わされているとしても、少なくとも１つの命
令コードの先頭の１ワードはレジスタ３２ａまたは３２
ｂに格納され、次の命令コードの先頭の１ワードはレジ
スタ３２ｂまたは４８ビットのデータバス３９に現れ
る。したがって、連続する少なくとも２つの命令コード
５０の先頭ＭＳＢ４ビットを制御回路３３でデコードす
ることができる。

【００２８】この結果、上述した同時発行の条件であ
る、１ワード長のＰＵ命令があり、かつ後続の命令が１
ワード長のＶＵ命令であることを制御回路３３で判断す
ることが可能である。そして、同時発行されるＰＵ命令
は１ワード長であるので、同時に発行されるデータは最
大で３ワードとなる。すなわち、同時発行されるのは、
１ワード長のＰＵ命令と１ワード長のＶＵ命令、１ワー
ド長のＰＵ命令と２ワード長のＶＵ命令となる。このた
め、２ワード幅のデータバス３９で２回連続してフェッ
チし、４ワード長のデータを得ることにより、同時に発
行可能なＰＵ命令およびＶＵ命令を確実に得ることがで
きる。さらに、３番目のセレクタ３４ｃをＰＵ命令とＶ
Ｕ命令の２ワード目をセットするために共用することが
できる。

【００２９】図４に、ＦＵ３においてＰＵ命令とＶＵ命
令を発行する処理の概要をフローチャートにより示して
ある。まず、ステップ５１で次の命令をフェッチする。
ステップ５２で先頭ＭＳＢを解析し、ＰＵ命令であれば
ステップ５３でＰＵ命令をＰＵデコードステージ命令レ
ジスタ３６にセットする。一方、ＶＵ命令であればステ
ップ５６でＶＵデコードステージ命令レジスタ３５にセ
ットする。そして、ステップ５７で、デコードステージ
命令レジスタ３５あるいは３６にセットされたＶＵ命令
φｖまたはＰＵ命令φｐをＶＵ１またはＰＵ２に発行す
る。これらのＶＵ命令φｖまたはＰＵ命令φｐは、ＶＵ
１のデコードステージ命令レジスタ１２またはＰＵ２の
デコードステージ命令レジスタ２２に格納され、ＶＵ１
またＰＵ２で、それらの命令に規定された処理が実行さ
れる。

【００３０】一方、ステップ５２でフェッチされた命令
コードがＰＵ命令であり、ステップ５４で同時発行フラ
グ（ＥＴ）５１ｂが同時発行可能になっている場合は、
ステップ５５において後続の命令がＶＵ命令であるか否
かを、フェッチレジスタ３２ｂに格納されたデータまた
はデータバス３９に現れたデータにより確認する。そし
て、ＶＵ命令であればステップ５６で後続のＶＵ命令を
ＶＵデコードステージ命令レジスタ３５にセットし、ス
テップ５７でＰＵ命令と同時に発行する。これにより、
後続のＶＵ命令を発行するときにＰＵ命令としてＮＯＰ
命令を挿入しないですむことになる。

【００３１】すなわち、本例のＦＵ３では、ＰＵ命令に
ＮＯＰを挿入させずに後続のＶＵ命令と同時実行させる
ことが可能であり、そのために、ＦＵ３は、２ワード長
（バス幅を跨っている場合も含め）の命令を読み込んで
ＭＳＢ４ビットの定義コードに従って先頭１ワードをＰ
Ｕ命令、後段２ワード目をＶＵ命令に揃えてから、ＰＵ
２およびＶＵ１の各命令デコードおよび実行制御部２１
および１１に供給している。

【００３２】そして、そのための選択回路３４が命令コ
ードＲＡＭ４と、各デコードおよび実行制御回路１１お
よび２１に命令コード（デコードステージ命令）をわた
すステージ命令用レジスタ３５および３６の間に設けら
れている。

【００３３】図５に、ＶＵ１、ＰＵ２および本例のＦＵ
３を備えた本例のＶＵＰＵプロセッサ（データ処理装
置）１０において、ＶＵ命令およびＰＵ命令（同時発行
フラグを含む）が順番に並んだプログラム５が処理され
ている様子を示してある。このＶＵＰＵプロセッサ１０
は、３つのＶＵ１ａ、ＶＵ１ｂおよびＶＵ１ｃを備えて
いる。ＶＵ１ａではＶＵ１命令で６クロックの処理が開
始され、ＶＵ１ｂではＶＵ２命令で３クロックの処理が
開始され、ＶＵ１ｃではＶＵ３命令で５クロックの処理
が開始される。まず、ＦＵ３が最初のＰＵ命令（ＰＵ−
ｉｎｓｔ１）をフェッチし、そのＰＵ−ｉｎｓｔ１が１
ワードで同時発行フラグ（ＥＴ）５１ｂがオンになって
いると、次のＶＵ命令（ＶＵ１−ｉｎｓｔＡ）が同時に
発行される。その結果、ＰＵ２では、ＰＵ−ｉｎｓｔ１
により処理が行われ、同時に、ＶＵ１ａが自己のＶＵ命
令であるＶＵ１−ｉｎｓｔＡを認識し、６クロックの処
理を開始する。

【００３４】次に、ＦＵ３が次のＶＵ命令（ＶＵ２−ｉ
ｎｓｔＢ）をフェッチすると、このＶＵ２−ｉｎｓｔＢ
は単独で発行され、ＰＵ２にはＮＯＰ命令が供給され
る。そして、ＶＵ１ｂは、自己のＶＵ命令であるＶＵ２
−ｉｎｓｔＢを認識し、３クロックの処理を開始する。

【００３５】ＦＵ３が次のＰＵ命令（ＰＵ−ｉｎｓｔ
２）をフェッチし、そのＰＵ−ｉｎｓｔ２が１ワードで
同時発行フラグ（ＥＴ）５１ｂがオンになっていると、
次のＶＵ命令（ＶＵ３−ｉｎｓｔＣ）が同時に発行され
る。その結果、ＰＵ２では、ＰＵ−ｉｎｓｔ２により処
理が行われ、同時に、ＶＵ１ｃが自己のＶＵ命令である
ＶＵ３−ｉｎｓｔＣを認識し、５クロックの処理を開始
する。このようにして、本例においては、ＰＵ−ｉｎｓ
ｔ１とＶＵ１−ｉｎｓｔＡとが同時に発行され、また、
ＰＵ−ｉｎｓｔ２とＶＵ３−ｉｎｓｔＣとが同時に発行
される。この結果、プログラム５として提供されたＰＵ
−ｉｎｓｔ１からＰＵ−ｉｎｓｔ８までの３つのＶＵ命
令を含んだ処理が９クロックで完了する。

【００３６】これに対し、図６に示すように、同時発行
フラグを備えていない命令コードでプログラム９５を作
成し、同時発行用の機能を備えていないＦＵ９３を採用
したＶＵＰＵプロセッサ９０を想定する。このプロセッ
サ９０においては、まず、ＦＵ９３が最初のＰＵ命令
（ＰＵ−ｉｎｓｔ１）をフェッチすると、そのＰＵ−ｉ
ｎｓｔ１をＰＵ２に供給しＰＵ２において処理が行われ
る。次に、ＶＵ命令（ＶＵ１−ｉｎｓｔＡ）をフェッチ
すると、ＶＵ１−ｉｎｓｔＡが単独で発行され、ＰＵ２
にはＮＯＰが発行される。この結果、ＶＵ１ａが自己の
ＶＵ命令であるＶＵ１−ｉｎｓｔＡを認識し、６クロッ
クの処理を開始する。次に、ＦＵ９３が次のＶＵ命令
（ＶＵ２−ｉｎｓｔＢ）をフェッチすると、このＶＵ２
−ｉｎｓｔＢも単独で発行され、ＰＵ２にはＮＯＰ命令
が供給される。そして、ＶＵ１ｂは、自己のＶＵ命令で
あるＶＵ２−ｉｎｓｔＢを認識し、３クロックの処理を
開始する。

【００３７】ＦＵ９３が次のＰＵ命令（ＰＵ−ｉｎｓｔ
２）をフェッチすると、ＰＵ−ｉｎｓｔ２はＰＵ２に単
独で発行される。次のＶＵ命令（ＶＵ３−ｉｎｓｔＣ）
をフェッチすると、それが単独で発行され（ＰＵ２には
ＮＯＰ）、ＶＵ１ｃが自己のＶＵ命令であるＶＵ３−ｉ
ｎｓｔＣを認識し、５クロックの処理を開始する。この
ようにして、同時発行機能のないＶＵＰＵプロセッサ９
０においては、プログラム９５として提供されたＰＵ−
ｉｎｓｔ１からＰＵ−ｉｎｓｔ８までの３つのＶＵ命令
を含んだ処理が完了するのに１１クロックが消費され
る。

【００３８】このように、図６に示した同時発行機能の
ないＶＵＰＵプロセッサ９０であると、マルチサイクル
のＶＵ命令（ＶＵ１−ｉｎｓｔＡ）が発行される第２サ
イクル目からＰＵ２とＶＵ１ａが並列処理に入り、ＶＵ
１−ｉｎｓｔＡの最初のサイクルではＰＵ２は処理を行
わない。これに対し、本例のＶＵＰＵ１０であると、第
１サイクル目からＶＵ命令を発行可能であり、さらに、
ＶＵ命令の最初のサイクルでもＰＵ２は並列処理が可能
である。したがって、ＶＵ命令と同時発行が可能である
ことを示す同時発行フラグを備えた命令コードでプログ
ラム５を作成し、さらに、ＰＵ命令とＶＵ命令を同時に
発行する機能を備えたＦＵ３を備えたＶＵＰＵ１０を採
用することにより、同じ処理を行うのに必要とされる全
体のサイクル数を低減することが可能となり、処理速度
のさらなる向上が図れる。

【００３９】なお、本例では、ＰＵ命令とそれに続くＶ
Ｕ命令が１ワードづつワンセットになって同時発行の対
象となるために、図５に示した例においては、ＰＵ−ｉ
ｎｓｔ１とＶＵ１−ｉｎｓｔＡ、ＰＵ−ｉｎｓｔ２とＶ
Ｕ３−ｉｎｓｔＣのペアが同時発行の対象となり、ＶＵ
２−ｉｎｓｔＢはｎｏｐがＰＵ側に発行されることにな
る。ＶＵ命令にも同時発行が可能であることを示す情報
を加えたり、ＶＵ命令をフェッチしたときに次のＰＵ命
令の同時発行の可能性を探るように制御回路３３を構成
することにより、ＶＵ２−ｉｎｓｔＢも後続のＰＵ命令
と同時発行することは可能であり、さらに処理時間を短
縮することが可能となる。

【００４０】また、上述した命令コードのフォーマッ
ト、ＦＵ３の回路構成は一例であり、本発明は上記の例
に限定されない。また、同時発行可能な命令の合計の最
大長は３ワードに制限された例により説明しているが、
２つの２ワード命令を同時に発行することも可能であ
る。ただし、この場合は、２ワードづつフェッチしたと
きに前後３回でフェッチされるデータの中に２つの命令
がまたがって存在する可能性がある。したがって、デー
タバスのバス幅を増やし、フェッチレジスタの数も増や
す必要があり、ハードウェアは大きくなる。もちろん、
２命令に限らず、３命令以上を同時に発行するような構
成にすることも可能であるが、ハードウェアが大きくな
るわりに利用効率は低くなると考えられる。そして、本
例のＶＵＰＵ１０においては、命令出現頻度からみた時
に２４ビットの命令長、すなわち、１ワード長命令がＰ
Ｕ命令の大半をしめる。したがって、上記のような構成
が、本発明の効果を充分に発揮でき、さらに、経済的な
構成であると言える。

【００４１】すなわち、プログラム中ではシーケンシャ
ルに並んでいるＶＵ命令とＰＵ命令とが同時発行可能で
あれば、それらをレジスタに揃えて同時に発行すること
により、ＶＬＩＷ方式を採用した場合と同様にＶＵおよ
びＰＵにおける処理の時間差を解消することが可能であ
り、ＶＵＰＵプロセッサとして処理速度を改善すること
ができる。その一方で、コード効率の点ではＶＵ命令お
よびＰＵ命令をシーケンシャルに並べてプログラムを構
成できるのでＶＬＩＷ方式のようにコード効率が低下す
ることがない。したがって、プログラムの占める割合を
増やさずに、実行速度を向上することが可能となり、低
コストでコンパクトなデータ処理装置を提供することが
できる。

【００４２】また、上述したＶＵＰＵプロセッサは、異
なる処理に適応した複数の処理ユニットを備えたデータ
処理装置の一例ではあるが、ユーザ仕様などに従い高速
化が必要とされる処理を専用回路化して実装することが
できるＶＵと、エラー処理などの汎用的な機能をサポー
トし、プログラムにより仕様変更などに対し極めて柔軟
に対応することができるＰＵとを備えており、プログラ
マブルな柔軟性と、専用回路による高速性とを併せもつ
プロセッサである。そして、本発明を適用することによ
り、柔軟性を犠牲にすることなく、コンパクトでさらに
高速なプロセッサとして提供することが可能であり、本
発明を適用するのに最も適したデータ処理装置の１つで
ある。

【００４３】

【発明の効果】以上に説明したように、上記にて説明し
たＶＵＰＵプロセッサは、プログラマブルな柔軟性と、
専用回路による高速性とを併せもち、ＶＵはユーザ設計
が可能であり、ユーザ命令をＶＵ命令として自由に組み
込むことができる自由度の高いセミカスタムプロセッサ
でもある。したがって、アプリケーション専用プロセッ
サとして高機能のシステムＬＳＩを極めて短期間に低コ
ストで開発および製造することが可能である。そして、
本発明により、トータルの処理時間をさらに短縮ことが
可能となるので、画像処理やネットワーク処理などのリ
アルタイム応答性が要求されるアプリケーションにさら
に適したプロセッサとして提供できる。

【図面の簡単な説明】

【図１】本発明に係るデータ処理装置（プロセッサ）の
概略構成を示すブロック図である。

【図２】図２（ａ）は命令フォーマットを示す図であ
り、図２（ｂ）はフラグの内容を示す図である。

【図３】ＦＵ３の概略構成を示すブロック図である。

【図４】ＦＵ３における処理の概要を示すフローチャー
トである。

【図５】本例のＦＵ３を備えたＶＵＰＵプロセッサによ
る処理の流れを示す図である。

【図６】同時発行機能を備えていないプロセッサによる
処理の流れを示す図である。

【符号の説明】

１専用処理ユニットＶＵ２汎用処理ユニットＰＵ３フェッチユニットＦＵ４コードＲＡＭ５プログラム１０プロセッサ（データ処理装置）

Claims

【特許請求の範囲】

【請求項１】第１のデータ処理を行う第１の処理ユニ
ットと、第２のデータ処理を行う第２の処理ユニットと、コードメモリよりフェッチした命令コードが前記第１の
処理ユニットに対する第１種の命令であれば前記第１の
処理ユニットに発行し、前記命令コードが前記第２の処
理ユニットに対する第２種の命令であれば前記第２の処
理ユニットに発行し、後続の前記命令コードが異種の命
令で同時発行が可能であれば前記第１種および第２種の
命令を前記第１および第２の処理ユニットのそれぞれに
対し同時に発行するフェッチユニットとを有するデータ
処理装置。
【請求項２】請求項１において、前記第１の処理ユニ
ットは、特定のデータ処理に適した専用回路を備えた専
用処理ユニットであり、前記第２の処理ユニットは、汎
用のデータ処理に適した汎用処理ユニットであるデータ
処理装置。
【請求項３】請求項１において、前記フェッチユニッ
トは、前記コードメモリからフェッチした少なくとも１
つ前記命令コードを格納可能なフェッチレジスタと、こ
のフェッチレジスタに格納された第１の前記命令コード
および前記コードメモリからフェッチ可能な第２の前記
命令コードのいずれかを選択して前記第１および第２の
処理ユニットに発行可能な選択手段と、前記第１および
第２の命令コードの種類と同時発行性を判断して前記選
択手段を制御する手段とを備えているデータ処理装置。
【請求項４】第１のデータ処理を行う第１の処理ユニ
ットに対する第１種の命令と、第２のデータ処理を行う
第２の処理ユニットに対する第２種の命令とが順番にフ
ェッチされるように含まれたプログラムであって、前記
第１種および第２種の命令の少なくとも一方は、異種の
命令と同時発行可能であることを示す情報を含んでいる
プログラム。
【請求項５】請求項４において、前記第１の処理ユニ
ットは、特定のデータ処理に適した専用回路を備えた専
用処理ユニットであり、前記第２の処理ユニットは、汎
用のデータ処理に適した汎用処理ユニットであるプログ
ラム。
【請求項６】コードメモリより命令コードをフェッチ
するステップと、前記命令コードが、第１のデータ処理を行う第１の処理
ユニットに対する第１種の命令であれば前記第１の処理
ユニットに発行するステップと、前記命令コードが、第２のデータ処理を行う第２の処理
ユニットに対する第２種の命令であれば前記第２の処理
ユニットに発行するステップと、後続の前記命令コードが異種の命令で同時発行が可能で
あれば前記第１種および第２種の命令を前記第１および
第２の処理ユニットのそれぞれに対し同時に発行するス
テップとを有するデータ処理装置の制御方法。
【請求項７】請求項６において、前記第１の処理ユニ
ットは、特定のデータ処理に適した専用回路を備えた専
用処理ユニットであり、前記第２の処理ユニットは、汎
用のデータ処理に適した汎用処理ユニットであるデータ
処理装置の制御方法。