JPH11272465A - パイプライン制御型計算機 - Google Patents

Abstract

(57)【要約】 【課題】 メモリアクセスの遅いシステムを用いて高速
性と高応答性を伴ったハザード処理回路を持たない回路
規模の小さいコントローラを設計することができなかっ
た。 【解決手段】 メモリアクセスに複数クロック・サイク
ル必要とし、命令コード格納用メモリ６と実行データ格
納用メモリ６とを同時にアクセス可能なパイプライン制
御型コントローラにおいて、デコード部２で行われるイ
ンデックスレジスタによるアドレス修飾可能なアドレス
計算をステージの最終クロック・サイクルで実行し、レ
ジスタ演算命令をステージ最終以前のクロック・サイク
ルで実行し、レジスタ間演算命令でしかインデックスレ
ジスタを変更しない命令セットをもつことにより、デコ
ード部２で行われている次の命令のアドレス計算とのハ
ザードが発生しない。また、ハザードが発生しない範囲
で、メモリアクセス中に使用されていない演算器１２を
用いて実行サイクル内に複数の命令を発行し、命令処理
速度を上げている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、高速性と高い応
答性とコストパフォーマンスが要求される産業用計算機
に適したパイプライン制御型計算機に関するものであ
る。

【０００２】

【従来の技術】パイプライン処理は複数の命令をオーバ
ーラップさせて同時実行する技術である。現在、この技
術はＣＰＵ高速化のための基本技術となっている。パイ
プラインは工場の組立ラインに似ている。パイプライン
の１ステップで命令の１部分を担当し実行する。自動車
の組立ライン同様、１個の命令の処理過程を複数の小さ
な処理単位に分割する。各処理単位の実行時間の和が、
命令全体を実行するのに要する時間に等しいが各処理単
位の実行時間毎に１つの割合で命令が実行されるので、
全体としての命令実行速度は各処理単位の分割数に比例
して速くなる。

【０００３】パイプライン処理では命令実行をオーバラ
ップするので、逐時実行に比べて命令の相対的な実行タ
イミングが厳しくなる。これが原因で、データ・ハザー
ドおよび制御ハザードが生じる。データ・ハザードは、
命令の逐次実行とパイプライン実行とでオペランドへの
アクセス順序が異なる場合に生じる。この様な問題は、
フォワーディングまたはバイパス、あるいはショート・
サーキットと呼ぶ簡単なハードウェア技術で解決でき
る。すなわち、ＡＬＵ演算結果をＡＬＵ入力ラッチにフ
ィードバックするようにしておく。そして、当該ラッチ
・データがこれから行なうＡＬＵ演算のに使用するデー
タに等しい場合、レジスタから読み出したデータではな
く、当該ラッチ・データをそのままＡＬＵ入力として用
いるようにする。

【０００４】パイプラインのスループットは、命令がパ
イプラインを出ていく速度で決まる。各ステージは互い
に連結しているので、全てのステージが同時に処理を完
了しなければならない。１ステージの処理に要する時間
がマシン・サイクルである。マシン・サイクル時間は、
最も遅いステージの処理時間によって決まる。通常、1
マシン・サイクルは1クロック・サイクルに等しい。

【０００５】さらなる高速化の手段として、スーパース
カラ・マシン、ＶＬＩＷ（ＶｅｒｙＬｏｎｇ Ｉｎｓｔ
ｒｕｃｔｉｏｎ Ｗｏｒｄ）マシンのように、１クロッ
ク・サイクルあたりに複数の命令を発行する方法があ
る。こうすることにより、命令実行速度がクロック速度
を超えることが可能になる。コンパイラによってコード
が適切にスケジューリングされてることを前提として、
１クロック・サイクルあたりに複数の独立した命令を発
行できるマシンを、スーパースカラ・マシンと呼ぶ。ス
ーパースカラ・マシンのハードウェアは、1クロック・サ
イクル中に２〜４個の独立した命令を発行できる。ただ
し、命令流中の命令が互いに使用データやアドレス計算
で依存していたり、あるいは、発行条件を満たしていな
い場合は、命令流の先頭命令のみが発行されることにな
る。これに対して、ＶＬＩＷでは、同時に発行可能な命
令をまとめて、データ・ハザードの回避を保証した１つ
の超長形式機械命令とするところまでコンパイラが責任
をもって行なうので、ハードウェアは命令の同時実行可
能性に関して対策の必要性がない。

【０００６】ただし、ＶＬＩＷは複数の独立した機能ユ
ニットを用いる必要がある。ＶＬＩＷは１つの機能ユニ
ットに対して複数の独立な命令を発行しようと試みるの
ではなく、複数の演算操作を非常に語長の長い１個の命
令に詰め込み、複数の機能ユニットに各タスクを分配す
るのである。

【０００７】

【発明が解決しようとする課題】従来のパイプライン制
御型計算機は、パイプラインを多くのステージに分割
し、命令処理速度を向上させている。この方法では、命
令処理速度が最も遅いステージを処理する時間に影響さ
れるという点から、フェッチ部が行なうメモリアクセス
の速度が高速化できないため、ステージ数を多くしても
速度面での向上は限られている。また、ステージ数を多
くするとパイプラインがフラッシュした場合にパイプラ
インを再充填する時間が長く、応答性が低いという問題
があった。また、ステージ数が多くなり、命令セットの
多様性が増加すると、データハザードが発生するケース
が多くなる。そのため、これらを検出して回避する回路
を設ける必要があり、回路規模が増加するという問題が
あった。

【０００８】その他の従来の高速化技術は、スーパース
カラー、ＶＬＩＷ共に命令を１クロックの間に並列に動
作させることで高速化を図っている。この方法では回路
資源が多数必要であることが問題であり、またフェッチ
ステージでのメモリアクセスや実行ステージでのメモリ
アクセスが処理速度を制限するようなパイプラインでは
巣折時間の無駄が多いという問題があった。

【０００９】

【課題を解決するための手段】この発明の第１の構成に
よるパイプライン制御型計算機は、１実行ステージを複
数のクロック・サイクルで実行するパイプライン制御部
と、命令コード格納用メモリと実行データ格納用メモリ
のそれぞれに対して備えたメモリアクセス機構と、命令
コード格納用メモリへのアクセスに対して複数のクロッ
ク・サイクルを割り当てて命令コードのフェッチを行な
う命令コードフェッチ部と、インデックスレジスタによ
る修飾を伴ったアドレス計算をデコードステージの最後
のクロック・サイクルで行なうデコード部と、全ての演
算を１クロック・サイクルで終了する演算器と、１実行
ステージ中で最終クロック・サイクルを除いて複数のレ
ジスタ演算命令を発行する演算器・レジスタ制御部を持
つ実行部とを有するパイプラインを備え、メモリアクセ
スを伴う演算命令とメモリアクセスを伴わないレジスタ
演算命令とで構成され、アドレス修飾に使用するインデ
ックスレジスタの変更を上記レジスタ間演算のみに制限
した命令セットを用いることにより、メモリバスの競合
とアドレス計算時のパイプラインハザードを回避したも
のである。

【００１０】また、この発明の第２の構成によるパイプ
ライン制御型計算機は、この発明のの第１の構成におい
て、１実行ステージ内に複数のクロック・サイクルを割
り当てるパイプライン制御部と、全ての演算を１クロッ
ク・サイクルで終了する演算器と、メモリリードアクセ
スを伴う命令とメモリアクセスを伴わないレジスタ演算
命令が実行される実行ステージにおいて、上記レジスタ
演算命令をメモリリード中のクロック・サイクルで実行
する演算器・レジスタ制御部を備えることにより、上記
レジスタ演算に関してパイプラインハザード回避したも
のである。

【００１１】また、この発明の第３の構成によるパイプ
ライン制御型計算機は、この発明の第１の構成におい
て、１実行ステージ内に複数のクロック・サイクルを割
り当てるパイプライン制御部と、全ての演算を１クロッ
ク・サイクルで終了する演算器と、メモリライトアクセ
スを伴う命令とメモリアクセスを伴わないレジスタ演算
命令が実行される実行ステージにおいて、メモリライト
データ生成のための演算をステージ中の先頭のクロック
・サイクルで実行した後、以後のクロック・サイクルで
上記レジスタ演算命令をステージの最終クロック・サイ
クル以前に実行する演算器・レジスタ制御部を備え、上
記レジスタ演算に関してパイプラインハザードを回避し
たものである。

【００１２】

【発明の実施の形態】実施の形態１．本実施の形態で
は、命令コードフェッチ用と実行用メモリでメモリアク
セス機構を分離し、フェッチ部と実行部がメモリアクセ
スで競合しない構成とし、パイプライン制御は１ステー
ジに複数のクロック・サイクルを割り当て、フェッチス
テージに含まれるメモリアクセスが複数のクロック・サ
イクルで実行される様にクロック・サイクルを規定し、
上記のパイプラインがフラッシュした際の再起動ロスを
小さくするために命令コードフェッチステージ、デコー
ドステージ、実行ステージの３ステージから成るパイプ
ラインを用い、インデックスレジスタを用いたアドレス
計算をステージの最終クロック・サイクルで実行するデ
コードステージを持ち、メモリアクセスを伴った演算で
はインデックスレジスタを変更せず、レジスタ間演算で
のみインデックスレジスタの変更を許す命令セットを用
い、レジスタ演算は実行ステージの最終のクロック・サ
イクルより前に実行が終了する実行ステージを持つこと
により、アドレス計算に関するパイプラインハザードが
発生しないパイプライン制御方式を提供するものであ
る。

【００１３】図１はこの実施の形態１のパイプライン制
御型計算機の構成を示す図である。図において、１はパ
イプラインのフェッチステージを実行する命令コードフ
ェッチ部であり、命令コード保存用メモリ５に接続され
ている。また、デコード部２とも接続されており、フェ
ッチしたデータをパイプライン制御部４の指示に従って
デコード部２へ渡す。

【００１４】デコード部２は実行部３に接続されてお
り、デコード結果に応じて実行部３の動作が制御され
る。デコード結果を受け取った演算器・レジスタ制御部
１０が、クロック・サイクル単位で演算器１２とレジス
タファイル１１の制御を行なう。

【００１５】デコード部２は、実行部３の内部のメモリ
アクセス部１３にも接続されている。上記の演算器・レ
ジスタ制御部１０と同じく、デコード結果に応じてメモ
リアクセス部１３に対する制御を行なう。

【００１６】メモリアクセス部１３は実行データ用メモ
リ６に接続されており、実行用データのリード・ライト
を行なう。メモリアクセスを伴った命令の実行手順は、
実行データ用メモリ６からリードしたデータがメモリア
クセス部１３を経由して演算器１２に渡され、演算され
た後にレジスタファイル１１へ格納される。ライトされ
るデータは、レジスタファイル１１のデータを演算器１
２で演算した結果が実行データ用メモリ６へ格納され
る。また、メモリアクセス部１３が実行データ用メモリ
６からリードしたデータを演算器１２が演算し、メモリ
アクセス部１３を経て実行データ用メモリ６の同じアド
レスへ書き込むという手順も可能である。

【００１７】図２に本実施の形態１のタイミングチャー
トを示す。命令コードのフェッチ２００に３クロック・
サイクルを割当てる場合のタイミングチャートである。
デコード２１０はステージの最終クロックでのみ動作す
るが、命令コードフェッチに３クロックサイクルかかる
ため、最初の２クロックサイクルを無処理２１１とし、
ステージの最終クロックでアドレス計算２１２を実行し
ている。メモリアクセスを伴った演算２２０を実行する
場合、図２に示すようにメモリリード２２１が先頭の３
クロック・サイクルで実行され、最終クロック・サイク
ルで演算が実行されるが、メモリアクセスを伴う演算命
令ではインデックスレジスタを変更せず、レジスタ間演
算でのみインデックスレジスタの変更を許す命令セット
を用いることにより、このメモリアクセス演算命令２２
０とデコード部で実行しているアドレス計算２３０の間
のハザードは発生しない。また、レジスタ演算命令２４
１，２４２はステージの最終クロック・サイクル以前に
実行終了されるので、デコードステージのアドレス計算
時２５０には最新の値を使用することが可能である。こ
のためハザードは発生せず、フォクーディング回路等の
ハザード処理回路を設ける必要はない。上記に示した様
に、この実施の形態によれば、単一の機能ユニットを用
いた３段のパイプラインを用いて、１ステージ内で複数
の演算命令を実行することができ、ハザード処理回路を
用いることなくハザードを回避できるので、高速で経済
的なパイプライン制御型計算機が構成できる。

【００１８】実施の形態２．本実施の形態では、この発
明の第１の構成による計算機に高速化技術を取り入れた
ものである。メモリリードアクセスを伴った演算命令を
実行する際には、ステージの最初にメモリリードアクセ
スを行なう。このアクセスの間、使用されていない演算
器を用いて上記のメモリリードアクセスを伴う演算命令
よりも前に実行可能なレジスタ演算命令を実行する制御
回路を持つことにより、複数の機能ユニットを用いるこ
となく、命令処理速度を向上させることができる。

【００１９】この発明の実施の形態２によるパイプライ
ン制御型計算機の構成は図１に示した実施の形態１と同
様であるため、その説明は省略する。この際のタイミン
グチャートを図３に示す。実施の形態２はメモリリード
アクセスを必要とするメモリアクセス演算命令３４０を
実行中に、使用されていない演算器１２を使用して上記
の命令よりも事前に実行されなければならない命令や、
データ依存性のない命令を図１中の演算器・レジスタ制
御部１０がクロック・サイクル単位で実行させる。図３
中のメモリアクセス命令３４０中のメモリリードアクセ
ス実行時３４１には、演算器１２は使用されていない。
ここで演算器１２を使用してレジスタ演算命令３１０，
３２０，３３０を実行する。この実行は最終クロック以
前に終了しているので、この結果と上記のメモリアクセ
ス演算命令３４０がハザードを起こすことはない。ま
た、このステージの最終クロック・サイクルはメモリア
クセスの結果を用いた演算３４２であるため、この命令
と次の命令のアドレス計算との間でハザードが発生する
ことはない。さらに、ここで実行されるレジスタ演算命
令３１０，３２０，３３０は、ステージ内の最終クロッ
クでは実行されないため、次の命令のデコードステージ
で実行されるアドレス計算３５０とハザードを起こすこ
とはない。

【００２０】上記に示したように、ハザードが発生しな
いためハザード処理回路を設ける必要がなく、１つの演
算器１２により実行ステージ中に複数の命令を実行する
ため、高速で経済的なパイプライン制御型計算機が構成
できる。

【００２１】実施の形態３．本実施の形態では、この発
明の第１の構成による計算機に高速化技術を取り入れた
ものである。メモリライトアクセスを伴った演算命令を
実行する際には、ステージの最初に演算器を使用してラ
イトデータを作成し、次のクロック・サイクルからメモ
リライトアクセスを行なう。このメモリライトアクセス
の期間中に、使用されていない演算器を用いて上記のメ
モリライトアクセスを伴う演算命令よりも後に実行可能
なレジスタ演算命令を最終クロック以前に実行する制御
回路を持つことにより、回路規模を上昇させることな
く、命令処理速度を向上させることができる。また、ス
テージの最終クロック・サイクルではインデックスレジ
スタの値の変更を行うレジスタ演算は実行しない制御回
路により、このレジスタ演算とその次に実行される命令
のデコード段におけるアドレス計算とのハザードが避け
られる。

【００２２】この発明の実施の形態３によるパイプライ
ン制御型計算機の構成は図１に示した実施の形態１と同
様であるため、その説明は省略する。実施の形態３はメ
モリライトアクセスを必要とするメモリアクセス演算命
令４３０を実行中に、使用されていない演算器１２を使
用して上記の命令よりも後で実行される命令や上記の命
令とデータ依存性のない命令を図１中の演算器・レジス
タ制御部１０がクロック・サイクル単位で実行を行な
う。この際のタイミングチャートを図４に示す。図４中
のメモリアクセス命令中のメモリライトアクセス４３２
の実行時には、演算器１２は使用されていない。ここで
演算器１２を使用してレジスタ演算命令４１０，４２０
をメモリライトアクセスのライトデータ生成用演算４３
１の終了時に実行する。従って、このレジスタ演算４１
０，４２０の実行結果と上記のメモリアクセス演算命令
４３０はハザードを発生することはない。実行ステージ
の最終クロックでは次の命令のデコードステージにおい
てアドレス計算４４０が行なわれているため、レジスタ
演算命令４１０，４２０はこのクロックでは実行しな
い。そのため、１実行ステージに複数の命令を実行して
もハザードを発生することはない。ハザードが発生しな
いためハザード処理回路を設ける必要がなく、１つの演
算器１２により実行ステージ中に複数の命令を実行する
ため、高速で経済的なパイプライン型計算機が構成でき
る。

【００２３】

【発明の効果】この発明の第１の構成であるパイプライ
ン制御型計算機によれば、命令コード格納用メモリと実
行データ格納用メモリを分離し、それぞれに対して並列
にアクセスを行なえる機構を持つことで、命令コードフ
ェッチ部と実行部がメモリアクセスの競合を起こすこと
がなく、３つのステージを持つパイプラインを採用し、
メモリアクセスを伴う演算命令の実行結果ではインデッ
クスレジスタを変更しないような命令セットを持ち、デ
コード段の最終クロック・サイクルでアドレス計算を行
うデコード部を持ち、レジスタ演算の実行はステージの
最終のクロック・サイクルより前に終了するような実行
部を持つため、アドレス計算におけるハザードが発生せ
ず、ハザード処理回路が必要なく、処理速度を高める効
果がある。

【００２４】また、この発明の第２の構成であるパイプ
ライン制御型計算機によれば、第１の構成のパイプライ
ン制御型計算機において、メモリリードアクセス演算命
令を実行する際、メモリリードアクセス中は使用されて
いない演算器や内部の制御回路を使用し、複数のレジス
タ演算命令をクロック・サイクル毎に連続して実行する
ことにより、回路資源を増加させずに命令処理速度を向
上するという効果があり、メモリリードアクセスの結果
得られたデータを用いて最終クロック・サイクルで演算
を行なうため、次の命令のデコード段で行われているア
ドレス計算とはハザードが発生せず、ハザード処理部を
加える必要がないという効果がある。

【００２５】また、この発明の第３の構成であるパイプ
ライン制御型計算機によれば、第１の構成のパイプライ
ン制御型計算機において、メモリライトアクセス演算命
令を実行する際、メモリアクセス中は使用されていない
演算器や内部の制御回路を使用し、複数のレジスタ演算
命令を実行することにより、回路資源を増加させずに命
令処理速度を向上することが可能であり、ステージの先
頭のクロック・サイクルはメモリライトアクセス命令の
ライトデータ作成用の演算に使用され、ステージの最後
のクロック・サイクルは次の命令のデコード段で実行さ
れているアドレス計算とのハザードが発生する可能性が
あるため無処理とし、それ以外のクロック・サイクルで
上記命令よりも後で実行可能な複数のレジスタ演算命令
を実行し、命令処理速度を向上するという効果があり、
またハザードが発生しないためハザード処理部を加える
必要がないという効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるパイプライン
制御型計算機を示す構成図である。

【図２】 この発明の実施の形態１によるパイプライン
制御型計算機の実施時のタイミングチャートを示す図で
ある。

【図３】 この発明の実施の形態２によるパイプライン
制御型計算機の実施時のタイミングチャートを示す図で
ある。

【図４】 この発明の実施の形態３によるパイプライン
制御型計算機の実施時のタイミングチャートを示す図で
ある。

【符号の説明】

１ 命令コードフェッチ部、２ デコード部、３ 実行
部、４ パイプライン制御部、５ 命令コード保存用メ
モリ、６ 実行データ用メモリ、１０ 演算器・レジス
タ制御部、１１ レジスタファイル、１２ 演算器、１
３ メモリアクセス部、２００ 命令フェッチサイク
ル、２１０ デコードサイクル、２１１ 無処理フェイ
ズ、２１２ 命令１のアドレス計算、２２０ メモリア
クセス演算命令、２２１ メモリリードアクセス、２２
２ 演算フェイズ、２３０ 命令２のアドレス計算、２
４０ 命令２のレジスタ演算命令、２４１ 命令２のレ
ジスタ演算命令１、２４２ 命令２のレジスタ演算命令
２、２５０ 命令３のデコード、３１０ 命令１のレジ
スタ演算１、３２０ 命令１のレジスタ演算２、３３０
命令１のレジスタ演算３、３４０ 命令１のメモリアク
セス演算命令、３４１命令１のメモリアクセス演算命令
中のメモリリード、３４２ 命令１のメモリアクセス演
算命令中の演算、３５０ 命令２のデコード、４１０
命令１のレジスタ演算命令１、４２０ 命令１のレジス
タ演算命令２、４３０ メモリアクセス命令、４３１
ライトデータ生成用演算、４３２ メモリライトアクセ
ス、４４０ 命令２のデコード。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 １実行ステージを複数のクロック・サイ
   クルで実行するパイプライン制御部と、命令コード格納
   用メモリと実行データ格納用メモリのそれぞれに対して
   備えたメモリアクセス機構と、命令コード格納用メモリ
   へのアクセスに対して複数のクロック・サイクルを割り
   当てて命令コードのフェッチを行なう命令コードフェッ
   チ部と、インデックスレジスタによる修飾を伴ったアド
   レス計算をデコードステージの最後のクロック・サイク
   ルで行なうデコード部と、全ての演算を１クロック・サ
   イクルで終了する演算器と、１実行ステージ中で最終ク
   ロック・サイクルを除いて複数のレジスタ演算命令を発
   行する演算器・レジスタ制御部を持つ実行部とを有する
   パイプラインを備え、メモリアクセスを伴う演算命令と
   メモリアクセスを伴わないレジスタ演算命令とで構成さ
   れ、アドレス修飾に使用するインデックスレジスタの変
   更を上記レジスタ間演算のみに制限した命令セットを用
   いることにより、メモリバスの競合とアドレス計算時の
   パイプラインハザードを回避したことを特徴とするパイ
   プライン制御型計算機。
2. 【請求項２】 １実行ステージ内に複数のクロック・サ
   イクルを割り当てるパイプライン制御部と、全ての演算
   を１クロック・サイクルで終了する演算器と、メモリリ
   ードアクセスを伴う命令とメモリアクセスを伴わないレ
   ジスタ演算命令が実行される実行ステージにおいて、上
   記レジスタ演算命令をメモリリード中のクロック・サイ
   クルで実行する演算器・レジスタ制御部を備えることに
   より、上記レジスタ演算に関してパイプラインハザード
   回避したことを特徴とする請求項１記載のパイプライン
   制御型計算機。
3. 【請求項３】 １実行ステージ内に複数のクロック・サ
   イクルを割り当てるパイプライン制御部と、全ての演算
   を１クロック・サイクルで終了する演算器と、メモリラ
   イトアクセスを伴う命令とメモリアクセスを伴わないレ
   ジスタ演算命令が実行される実行ステージにおいて、メ
   モリライトデータ生成のための演算をステージ中の先頭
   のクロック・サイクルで実行した後、以後のクロック・
   サイクルで上記レジスタ演算命令をステージの最終クロ
   ック・サイクル以前に実行する演算器・レジスタ制御部
   を備え、上記レジスタ演算に関してパイプラインハザー
   ドを回避したことを特徴とする請求項１のパイプライン
   制御型計算機。