JPH06139075A - プログラムの命令配列方式およびコンパイラ - Google Patents

Abstract

(57)【要約】 【目的】 スーパースカラ方式のマイクロプロセッサの
性能を充分に引き出すことができるようなコンパイラの
命令スケジューリング方式を提供する。 【構成】 コンパイルされた後のオブジェクトプログラ
ムを構成する命令群を、制御の移行性のない命令群つま
り分岐命令や分岐の対象となるラベルを含まない複数の
基本ブロックに分割し、プログラム実行の流れの中でそ
の基本ブロックに入ってくる要因（例えば、ジャンプ命
令による飛込み等）に応じて、最も確率の高いパイプラ
インを当該基本ブロックの先頭命令に割り当てて、命令
の実行のシミュレーションを行なうことにより次の命令
が実行されるパイプラインを決定するようにした。 【効果】 最も確率の高いパイプラインを当該基本ブロ
ックの先頭命令に割り当てるため、命令の実行時間の見
積り精度が向上し、シミュレーションでより実行時間の
短い命令列を知ることができ、これによってオブジェク
ト・プログラムの実行速度を向上させることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロプロセッサの制
御方式さらにはコンパイラによる命令配列方式に適用し
て有効な技術に関し、特に複数のパイプラインにより命
令を並列に実行するスーパースカラ方式のマイクロプロ
セッサにおける命令スケジューリング方式に利用して有
効な技術に関する。

【０００２】

【従来の技術】従来、パイプライン方式のマイクロプロ
セッサにおいては、命令間のコンフリクトを回避させつ
つプログラムの実行速度を高めるため、コンパイラによ
り互いに依存関係のない複数の命令に関しては遅延時間
（他の命令の結果を待っている時間）の短い命令を自動
的に前に配置するようにした命令スケジューリング方式
が提案されている。一方、近年、複数のパイプラインを
持ち、複数の命令を並列実行するスーパースカラ方式の
マイクロプロセッサが提案されている（日経ＢＰ社発
行、「日経エレクトロニクス１９８９年１１月２７日
号」第１９１頁〜第２００頁）。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
コンパイラの命令スケジューリング方式は、スーパース
カラ・アーキテクチャに対応していない、つまり命令の
並列性をということに着目していないためスーパースカ
ラ方式のマイクロプロセッサの性能を充分に引き出すこ
とができないという問題点があった。

【０００４】本発明の目的は、スーパースカラ方式のマ
イクロプロセッサの性能を充分に引き出すことができる
ようなコンパイラの命令スケジューリング方式を提供す
ることにある。この発明の前記ならびにそのほかの目的
と新規な特徴については、本明細書の記述および添附図
面から明らかになるであろう。

【０００５】

【課題を解決するための手段】スーパースカラ方式のマ
イクロプロセッサの性能を充分に引き出すように命令ス
ケジューリングを行なうには、命令の実行時間をシミュ
レーションで知る必要がある。シミュレーションが可能
であれば、命令列のどの配列が最も実行速度が速くなる
かがわかり、各配列を比較することで最適な配列を得る
ことができる。ところが、複数のパイプラインを持つス
ーパースカラ方式のマイクロプロセッサにあっては、命
令がどのパイプラインで実行されるかはコンパイルの際
には決定できない。そして、これがスーパースカラ方式
のマイクロプロセッサにおける命令の実行を正確にシミ
ュレーションできない原因となっている。

【０００６】そこで、この発明は、コンパイルされた後
のオブジェクトプログラムを構成する命令群を、制御の
移行性のない命令群つまり分岐命令や分岐の対象となる
ラベルを含まない複数の基本ブロックに分割し、プログ
ラム実行の流れの中でその基本ブロックに入ってくる要
因（例えば、ジャンプ命令による飛込み等）に応じて、
最も確率の高いパイプラインを当該基本ブロックの先頭
命令に割り当てて、命令の実行のシミュレーションを行
なうことにより次の命令が実行されるパイプラインを決
定するようにしたものである。また、パイプライン以外
の独立性の高いハードウェア資源（浮動小数点演算器、
メモリ等）を使用する互いに依存関係のない複数の命令
のスケジューリングは、実行時間の長いハードウェアを
駆動する命令を優先して選択し、その命令の実行中に実
行時間の短い他の命令を実行するように配列を決定する
ようにした。

【０００７】

【作用】上記手段によれば、最も確率の高いパイプライ
ンを当該基本ブロックの先頭命令に割り当てるため、命
令の実行時間の見積り精度が向上し、シミュレーション
でより実行時間の短い命令列を知ることができ、これに
よってオブジェクト・プログラムの実行速度を向上させ
ることができる。また、実行時間の長いハードウェアを
駆動する命令を優先して選択すれば、全体しとての遅延
時間が短くなり、オブジェクト・プログラムの実行速度
の向上を図ることができる。

【０００８】

【実施例】以下本発明の実施例を図面に従って詳細に説
明する。図１は本発明の方式を適用したマイクロプロセ
ッサの一構成例を示す。特に制限されないが、図中、２
点鎖線１で囲まれた内部の各回路ブロックは単結晶シリ
コン基板のような一個の半導体チップ上において形成さ
れる。本実施例のマイクロプロセッサは、命令フェッチ
アドレスを発生するプログラムカウンタＰＣや使用頻度
の高いプログラムを格納するキャッシュメモリＣＭおよ
びその管理テーブルＴＢＬ、複数の命令を予め保持する
命令キューＩＱ等からなる命令フェッチ部１０と、命令
キューＩＱに取り込まれた命令を順次解読して制御信号
を発生する制御部１１と、演算器３１，３２やレジスタ
３３等からなり命令に対応した演算やデータの処理を行
なう演算実行部３０と、外部のメモリをアクセスするた
めのアドレスを発生するアドレス計算器やアドレス入出
力バッファ、データ入出力バッファ等を有するメモリア
クセス部３４とにより構成されている。

【０００９】図２には制御部１１の一実施例を示す。本
実施例の制御部１１は、特に制限されないが、２本のパ
イプライン（以下それぞれをパイプ０、パイプ１と呼
ぶ）を備えている。また、１命令は、特に制限されない
が、１６ビットで構成される。制御部１１は、２つの命
令デコーダ１２、１３と、各命令に対応したマイクロ命
令群が格納された共通のマイクロＲＯＭ１４と、マイク
ロＲＯＭ１４と命令デコーダ１２、１３の出力のいずれ
か選択するためのセレクタ１６、１７と、セレクタ１
６、１７の制御信号を形成するセレクタ制御部１５及び
上記命令デコーダ１２、１３またはマイクロＲＯＭ１４
からの制御信号を保持する制御情報バッファ１８、１９
とにより構成されている。上記セレクタ制御部１５はセ
レクタ１６、１７に対し、命令デコ−ダの出力が有効な
ときには命令デコ−ダ出力を、マイクロＲＯＭの出力が
有効なときにはマイクロＲＯＭ出力を選択させるような
セレクタ制御信号を出力する。

【００１０】演算実行部３０は、演算器３１，３２とレ
ジスタ部３３とメモリアクセス部３４及びこれらを接続
する内部バス３５，３６，３７とにより構成されてい
る。上記演算器３１，３２はそれぞれパイプ０、パイプ
１における演算を行なう。レジスタ部３３は複数のレジ
スタからなり、パイプ０とパイプ１で共有され、上記演
算器３１，３２の演算結果やメモリから読み込まれたデ
ータを保持する。メモリアクセス部３４はキャッシュメ
モリを含み、メモリのアクセスに必要なアドレスを形成
して出力し、メモリからのデータを適当なタイミングで
取り込む。上記制御部１１および演算実行部３０は、互
いに位相が１８０°ずれたクロックφ₁，φ₂に同期して
動作される。

【００１１】この実施例のマイクロプロセッサにおける
パイプライン処理による命令の実行は、パイプ０、パイ
プ１それぞれステージＩ，Ｄ，Ｅ，Ａ，Ｓの５つのステ
ージに従って行なわれる（以下、この５ステージを命令
実行サイクルと称する）。具体的には、ステージＩで命
令のフェッチが、ステージＥでは命令のデコードとマイ
クロＲＯＭおよびレジスタの読出し、ステージＥでは演
算実行、ステージＡではメモリアクセスが、そしてステ
ージＳではレジスタストアが行なわれる。上記各ステー
ジは１クロックサイクルで順次移行する。

【００１２】次に図３を用いてこのマイクロプロセッサ
のパイプラインの動作を説明する。図３にはそれぞれ第
１のパイプラインと、第２のパイプラインのステージ構
成ＳＴＧ０，ＳＴＧ１が、図４にはそのタイミングチャ
ートが示されている。図３における破線はパイプライン
の各ステージで動作するハードウェアに対して制御部１
１から出力される制御信号を示す。本来これらは制御部
１１より各ステージのタイミングに応じて出力されるも
のであるが、パイプラインとハードウェア動作の対応、
及び制御部がパイプライン全体を制御する様子を理解し
やすくするため、このような表現の図面とした。

【００１３】ここで、先ず一方のパイプラインにおける
命令実行サイクルについて説明する。命令キューＩＱ
は、メモリから取り出した命令コードを保持しておき、
第１のステージＩで、制御部１１からの要求に従い連続
する２命令を制御部１１に送る。メモリからの命令フェ
ッチは外部バスがオペランドフェッチなどで使用されて
いない期間に随時行われ、命令キューＩＱが一杯になっ
たら終了する。第２のステージＤでは、制御部１１内の
デコーダ１２，１３で連続する２命令を同時にデコード
し、パイプ０とパイプ１の各々のステージＥ、Ａ、Ｓで
の制御信号を生成する。生成された制御信号は制御部内
のバッファ１８，１９にラッチされ、各ステージＥ、
Ａ、Ｓの実行タイミングに合わせて演算実行部３０に出
力される。

【００１４】すなわち、ステージＥの制御信号は直ちに
出力され、ステージＡの制御信号は１クロックサイクル
遅て、またステージＳの制御信号は２クロックサイクル
遅れて出力される。また、ステージＩ、Ｄの制御信号は
直ちに出力されて次の命令実行サイクルのＩ、Ｄステー
ジを制御する。ここで次の命令実行サイクルとは、各ス
テージが現在実行中の命令実行サイクルより１クロック
サイクルずつ遅れて実行されるものを指す。

【００１５】命令キューＩＱに対しては、次に転送すべ
き命令コードの先頭アドレスを示すポインタを出力する
ことによって次の命令実行サイクルのステージＩを制御
する。上記ステージＤでの命令デコードの結果、マイク
ロＲＯＭを使用する命令であった場合には次の命令実行
サイクルのステージＤでマイクロＲＯＭ１４から制御情
報を読み出すよう制御部自身を制御する。デコードされ
た命令がレジスタ読み出しを必要とする場合には、ステ
ージＤの後半でレジスタ部３３から内部バス３５を介し
て演算器３１、３２へ転送する。命令コードにイミディ
エイトデータやアドレッシングモードのディスプレース
メントが含まれる場合には、それらは制御部１１で命令
コードから切り出されて、内部バス３５を介して演算実
行部３０へ転送される。

【００１６】第３のステージＥでは内部バス３５のデー
タに対する演算が演算器３１、３２によって実行し、結
果を内部バス３６に出力する。第４のステージＡでは内
部バス３６のデータを使用してメモリアクセス部３４で
メモリのアクセスを行なう。メモリフェッチの場合はフ
ェッチしたデータを内部バス３７に出力する。ステージ
Ｅでの演算結果をレジスタ部３３に格納する場合には、
内部バス３６のデータをメモリアクセス部３４を素通り
させて直接内部バス３７上へ出力する。第５のステージ
Ｓでは内部バス３７上のデータをレジスタ部３３に格納
する。

【００１７】次に、パイプライン処理について説明す
る。命令キューＩＱからとりこまれた連続する２命令
は、それぞれ命令デコ−ダ１２、１３に入力される。デ
コードされた２命令がマイクロＲＯＭ１４を使わずに実
行可能な場合には、命令デコ−ダ１２、１３からパイプ
０、１の制御信号を出力すると共にセレクタ制御部１５
に対し次のサイクルもデコーダ出力を選択するように指
示する。これにより次のサイクルでもＤステージで次の
２命令をデコードし、デコーダ出力によりパイプライン
を制御する。

【００１８】パイプ０またはパイプ１の命令がマイクロ
ＲＯＭ１４を使用する場合には、命令デコーダ１２また
は１３は実行中のパイプラインの制御信号を出力すると
共にマイクロＲＯＭ１４のアドレスを出力し、セレクタ
制御部１５に対し次のサイクルにはマイクロＲＯＭの出
力を選択するように指示する。これにより次のサイクル
ではマイクロＲＯＭ１４から読み出した制御信号でパイ
プラインを制御する。マイクロＲＯＭの出力に従った処
理では、マイクロＲＯＭ１４から２本のパイプラインの
制御信号を読み出す。マイクロＲＯＭ出力は、次に読み
出すマイクロＲＯＭアドレスと共に、セレクタ制御部１
５に対し次のサイクルもマイクロＲＯＭ出力を選択する
ように指示する。マイクロプログラムの最終ステップで
は、セレクタ制御部１５に対し次のサイクルにはデコー
ダ出力を選択するように指示する。これによりマイクロ
処理終了後、次の命令の実行が可能となる。

【００１９】マイクロＲＯＭ１４を使わずに実行される
命令は、一般に１命令サイクルで実行可能な命令であ
る。１命令サイクルで実行可能とは、ＩステージからＳ
ステージまでを一通り実行すれば命令の機能を実現でき
ることであり、パイプライン処理を行なっているため実
際には１命令あたり１クロックサイクルで処理できるこ
とを意味する。ただし、アドレッシングモードによって
はアドレス計算やメモリアクセスのために２サイクル以
上かかる場合があるが、最短の実行時間が１サイクル要
する命令という意味である。一方、マイクロＲＯＭ１４
を使用して実行される命令は、一般に複数命令サイクル
の実行時間が必要な命令である。すなわちＩステージか
らＳステージまでの処理を複数回実行する必要がある命
令であり、このような命令には、大量のデータ処理や、
複雑な処理を必要とするものが多い。

【００２０】以下に、本発明に係るコンパイラによる命
令列の最適化処理の一実施例を説明する。この実施例で
はコンパイラによる最適化処理に先立って、コンパイラ
のコード生成で生成された線形のコード列を解析して、
オブジェクトプログラムを構成する命令列を基本ブロッ
クに分割する。ここで基本ブロックとは、制御の移行性
のない命令群つまり分岐命令や分岐の対象となるラベル
を含まない命令群を指す。次に、各基本ブロック内の命
令を、線形な順序ではなく、図５に示すような命令の依
存関係に従った構造にする。図５において、符号ａ，
ｂ，ｃ，ｄ，ｅ，ｆ……は各命令を、また矢印は命令の
依存関係を示している。例えば、ａ→ｃは命令ａは命令
ｃの前に実行しなければならいないことを意味する。ま
た、命令ａと命令ｂは依存関係がないことを意味してい
る。このようにして得られた構造情報を、最適化処理の
入力とする。

【００２１】図６には、コンパイラによる命令列の最適
化処理の一例が示されている。この最適化処理において
は、上記の方法により分割された各基本ブロック毎に先
頭命令を実行すべきパイプの割り付け（ステップＳ１）
を行なった後、ブロック内の命令のスケジューリング
（ステップＳ２）を行ない、それに従ってブロック内命
令の並び換えを行なう（ステップＳ３）。そして、未処
理の基本ブロックが残っている否か判定し、すべての基
本ブロックについて上記先頭命令のパイプの割り付け、
ブロック内の命令のスケジューリングおよび命令の並び
換えが終わった時点で最適化処理を終了する。

【００２２】図７に上記先頭命令のパイプの割り付け処
理（ステップＳ１）の具体的手順の一例を、また図８に
上記ブロック内の命令のスケジューリング（ステップＳ
２）の具体的手順の一例を示す。図７の先頭命令のパイ
プの割り付け処理では、まず直前の命令がユニークか否
かすなわち着目する基本ブロックへ制御を移行する命令
が１つしかないか否か判定する（ステップＳ１１）。こ
れは、直前の命令が１つ前のブロックの最後の命令であ
り、着目する基本ブロックへの飛込みがないことを意味
している。そして、直前の命令がユニークであればステ
ップＳ１２へ移行して、直前の命令の実行パイプが判明
しているか否か調べる。

【００２３】ここで、直前の命令がどのパイプで終了し
たか分かっている場合には、基本ブロックの先頭命令
に、終了したパイプの次のパイプを割り当てる（ステッ
プＳ１４）。また、着目する基本ブロックへ制御を移行
する命令が１つしかなくしかもどのパイプで終了したか
分からない場合には、先頭命令の実行パイプは特定され
ないが、シミュレーションの精度を高めるには統計的に
実行頻度の高いパイプを割り当てるのがよい。スーパー
スカラ方式のマイクロプロセッサでは通常パイプ０の実
行頻度が高いので、この実施例では、パイプ０を割り当
てることとした（ステップＳ１３）。

【００２４】一方、ステップＳ１１での判定で、制御を
当該基本ブロックへ移行する命令が複数ある場合すなわ
ち飛込みによる移入がある場合には、ステップＳ１５へ
移行して直前の命令群はすべて同一のパイプで終了して
いるか否か判定する。当該基本ブロックへの飛込みがあ
るか否かは分岐命令のラベルを調べれば分かる。直前の
命令群がすべて同一のパイプで終了していた場合には、
ステップＳ１４へ移行して直前の命令で使用したパイプ
の次のパイプを割り当てる。

【００２５】一方、直前の命令群が異なるパイプで終了
していた場合には、ステップＳ１６へ移行して直前の命
令で使用したパイプがすべて判明しているか判定する。
このような場合、当該基本ブロックの先頭命令で使用す
べきパイプとして、先行命令で使用したパイプの次のパ
イプの中からどれを使用すべきかは一義的に決定はでき
ないが、ソースプログラムの構成からどのパイプを選択
するか決定するのが良い。例えば、ソースプログラムが
ループを含むような場合には、ループを回る回数の方が
ループの入り口を通過してループに入り込む回数よりも
多いことが統計的に知られているので、ループを形成す
るブランチ命令で使用したパイプの次のパイプを当該基
本ブロックの先頭命令に割り当てる。

【００２６】本実施例では、ループの種類によらず、ブ
ランチ命令で飛び込んでくる場合は、飛込みのフローを
優先して先頭命令に割り当てるパイプを決定するように
している。これによって、ループの実行速度を最優先し
た命令列の最適化が可能とされる。具体的には、スーパ
ースカラ方式のマイクロプロセッサでは多くの場合、ブ
ランチの直後はパイプ０から実行することが一般的であ
るので、この実施例ではこの場合、基本ブロックの先頭
命令にパイプ０を割り当てるようにしている（ステップ
Ｓ１７）。直前の複数の命令のうちパイプが判明してい
ないものがあれば、ステップＳ１６からＳ１８へ移行し
て、直前の命令群の中からパイプが判明していないもの
を削除してから改めてステップＳ１１へ戻って上記手順
を繰り返してパイプ割り付けを行なう。

【００２７】上記先頭命令へのパイプの割り付け処理
（図７）が終了すると図８の基本ブロック内命令のスケ
ジューリング処理へ移行する。図８の処理では、基本ブ
ロック内において先行する命令のない命令が最初に実行
可能な命令であるのでそれを選択する。ただし、そのよ
うな命令が２以上ある場合（図５における命令ａ，ｂ，
ｄ）には、その命令の実行に使用されるハードウェアユ
ニット（例えば整数演算器や浮動小数点演算器、メモリ
等）に着目して、命令実行時間が長いユニットに対する
命令の方を先に選択する（ステップＳ２１，Ｓ２２）。
例えば、浮動小数点演算器を使用する命令は整数演算器
を使用する命令よりも命令実行時間が長いのでそれを優
先する。

【００２８】続いて命令実行時間が長いユニットに対す
る命令の実行時間を求め、その命令実行時間よりも実行
時間が短い命令列を生成する（ステップＳ２３）。その
後、選択した命令を基本ブロック内命令群から除去（ス
テップＳ２４）した後、ステップＳ２０へ戻って基本ブ
ロック内に未選択の命令が残っているか判定し、残って
いればステップＳ２１へ移行して命令実行時間が短いハ
ードウェアユニットに対する命令しか残らなくなるまで
繰り返す。そして、ステップＳ２１で命令実行時間が長
いユニットに対する命令を選択できなくなった場合に
は、ステップＳ２５へ移行して遅延時間（他の命令の結
果を待っている時間）の短い命令を選択する。そして、
選択した命令を基本ブロック内命令群から除去（ステッ
プＳ２４）した後、ステップＳ２０へ戻って上記手順を
繰り返す。

【００２９】上記基本ブロック内命令のスケジューリン
グ処理による整数演算器に対する命令列の選択において
は、基本ブロック全体の先頭命令を実行するパイプライ
ンを決めてあるので、そこから該命令まで生成された命
令列を知ることによって、該命令の実行されるパイプラ
インが判明し、それにより該命令の実行時間を正確に知
ることができる。この実行時間と命令固有の最短実行時
間との差がパイプラインの遅れになるため、この値をシ
ミュレーションにより評価することによって、パイプラ
インの遅れを最小にする命令列を選択することができ
る。このようにして基本ブロック内のすべて命令の配列
が決定されると、命令の並び換えが実行される（図６ス
テップＳ３参照）。なお、基本ブロック内に未選択の命
令がなくなると、最後の命令のパイプが決定され、これ
が他の基本ブロックの先頭命令へのパイプの割り付け処
理（図７）に利用される。

【００３０】以上説明したようにこの発明は、コンパイ
ルされた後のオブジェクトプログラムを構成する命令群
を、制御の移行性のない命令群つまり分岐命令や分岐の
対象となるラベルを含まない複数の基本ブロックに分割
し、プログラム実行の流れの中でその基本ブロックに入
ってくる要因（例えば、ジャンプ命令による飛込み等）
に応じて、最も確率の高いパイプラインを当該基本ブロ
ックの先頭命令に割り当てて、命令の実行のシミュレー
ションを行なうことにより次の命令が実行されるパイプ
ラインを決定するようにしたので、最も確率の高いパイ
プラインを当該基本ブロックの先頭命令に割り当てるた
め、命令の実行時間の見積り精度が向上し、シミュレー
ションでより実行時間の短い命令列を知ることができ、
これによってオブジェクト・プログラムの実行速度を向
上させることができる。また、パイプライン以外の独立
性の高いハードウェア資源（浮動小数点演算器、メモリ
等）を使用する互いに依存関係のない複数の命令のスケ
ジューリングは、実行時間の長いハードウェアを駆動す
る命令を優先して選択し、その命令の実行中に実行時間
の短い他の命令を実行するように配列を決定するように
したので、全体しとての命令実行遅延時間が短くなり、
オブジェクト・プログラムの実行速度が向上されるとい
う効果がある。

【００３１】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、パイプラインを２本有するスーパースカラ
方式のマイクロプロセッサのコンパイラによる命令スケ
ジューリング方式について説明したが、この発明はパイ
プラインを３本以上有するマイクロプロセッサの命令ス
ケジューリングにも適用することができる。また、以上
の説明では主として本発明者によってなされた発明をそ
の背景となった利用分野であるスーパースカラ方式のマ
イクロプロセッサのコンパイラによる命令スケジューリ
ング方式について説明したが、この発明はそれに限定さ
れるものでなく、コンパイラ以外のマイコン機械語生成
ツールを用いて命令のスケジューリングを行なう場合に
も利用することができる。

【００３２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、スーパースカラ方式のマイ
クロプロセッサの性能を充分に引き出すことができるよ
うなコンパイラの命令スケジューリング方式を実現する
ことができる。

【図面の簡単な説明】

【図１】本発明に係る命令スケジューリング方式を適用
して好適なスーパースカラ方式のマイクロプロセサの構
成例を示すブロック図

【図２】図１のマイクロプロセサの制御部と実行部の構
成例を示すブロック図

【図３】図１のマイクロプロセッサの全体構成とパイプ
ラインの流れを示す図

【図４】図１のマイクロプロセッサにおける制御部から
の制御情報の出力タイミングおよび演算実行部でのデー
タ入出力タイミングを示すタイミングチャート

【図５】本発明に係る命令スケジューリング方式におけ
るプログラムの分割方式（基本ブロック化）の一例を示
すグラフ

【図６】本発明に係る命令スケジューリング方式の全体
の流れを示すフローチャート

【図７】図６のフローチャートにおける基本ブロック先
頭命令へのパイプ割当て処理の一手順を示すフローチャ
ート

【図８】図６のフローチャートにおける基本ブロック内
命令のスケジューリング（配列決定）処理の一手順を示
すフローチャートである。

【符号の説明】

１ マイクロプロセッサ ２ 主記憶装置 ３ 入出力装置 ４ インタフェースバス １０ 命令フェッチ部 １１ 制御部 １２ パイプ０デコーダ １２Ａ 第１オペコードデコーダ １２Ｂ 第２オペコードデコーダ １３ パイプ１デコーダ １４ マイクロＲＯＭ １５ セレクタ制御部 １６ パイプ０出力セレクタ １７ パイプ１出力セレクタ １８ パイプ０制御情報バッファ １９ パイプ１制御情報バッファ ３１ パイプ０演算器 ３２ パイプ１演算器 ３３ レジスタ ３４ メモリアクセス部 ３５，３６，３７ 内部バス

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数の命令デコーダと複数の命令実行手
   段とにより構成される複数のパイプラインを持つマイク
   ロプロセッサにおいて、プログラムを構成する命令群
   を、制御の移行性のない命令群からなる基本ブロックに
   分割し、プログラム実行の流れの中でその基本ブロック
   に入ってくる要因に応じて、最も確率の高いパイプライ
   ンを当該基本ブロックの先頭命令に割り当てて、シミュ
   レーションを行なうことにより次の命令が実行されるパ
   イプラインを決定するようにしたことを特徴とするプロ
   グラムの命令配列方式。
2. 【請求項２】 パイプライン以外の独立性の高いハード
   ウェア資源を使用する互いに依存関係のない複数の命令
   は、実行時間の長いハードウェアを駆動する命令を優先
   しこの実行時間の長い命令の実行中に実行時間の短い他
   の命令が実行されるように配列を決定することを特徴と
   する請求項１記載のプログラムの命令配列方式。
3. 【請求項３】 請求項１記載のパイプラインの決定機能
   および請求項２記載の命令配列の決定機能を有すること
   を特徴とするコンパイラ。