JP2000207202A - 制御装置およびデ―タ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 リアルタイム性が要求される処理を高速で実
行可能であり、さらに、変更あるいは拡張などにフレキ
シブルに対処できる制御装置を提供する。 【解決手段】 専用回路を用いた処理を実行可能な専用
データ処理ユニット（ＶＵ）３１と、汎用データ処理ユ
ニット（ＰＵ）３２と、これらに対し共通のフェッチユ
ニット２１を備えたマイクロコード制御方式の制御装置
１０を提供する。この制御装置１０では、マイクロコー
ドで記述された専用命令および汎用命令により命令コー
ドレベルで専用データ処理ユニット３１と汎用データ処
理ユニット３２を同期制御することが可能であり、回路
規模を大きくすることなく、それらのユニットにおいて
多重処理を行うことができる。このため、開発費用など
を含めたコストパフォーマンスが高く、リアルタイム性
が要求される処理に適した高速処理用の制御装置および
これを用いたデータ処理装置を提供できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコードに
より制御される制御装置に関し、特に、リアルタイム性
の要求される通信装置や復号装置・符号化装置などのデ
ータ処理装置に適した制御装置、それに適した命令コー
ドおよび制御方法に関するものである。

【０００２】

【従来の技術】従来、リアルタイム性を強く要求される
画像データ、たとえば、ＭＰＥＧ１（シーンチェンジの
多いゲーム用途などの場合）あるいはＭＰＥＧ２などで
規格化されたデータストリームの復号・符号化装置など
の高速処理が要求されるシステムは専用回路（ハードワ
イヤードあるいはワイヤードロジック）で実現されるこ
とが多い。

【０００３】これに対し、汎用的なデータ処理装置とし
ては、一般的にマイクロプロセッサー（ＭＰＵ）やデジ
タル・シグナルプロセッサー（ＤＳＰ）を用いたものが
多く用いられているが、このような演算機能を内蔵した
規模のプロセッサは、１クロックを問題とするような利
用には適していない。特に高速処理が要求される分野で
はＭＰＵあるいはＤＳＰでも高速動作保証のある高価な
ＭＰＵやＤＳＰを採用すると共に、それらを高い周波数
で動作させながら使用することが必要となる。さらに、
システムレベルあるいはアプリケーションレベルでも、
ある程度タイミング・クリティカルパスが発生しないよ
うに時間的許容度を持たせる必要がある。したがって、
ＭＰＵあるいはＤＳＰを搭載した高速のデータ処理装置
を実現するには、実装面でコスト的にも技術的にも無理
な点が多い。

【０００４】近年、半導体のプロセス技術の進歩によ
り、高速動作可能なＭＰＵやＤＳＰが利用可能になるに
連れてそれらの適用範囲は大きく広がっている。しかし
ながら、上記のように、基本動作周波数が高く１クロッ
クで一つの処理を確実に実行することが要求される復号
・符号化処理のような分野へはそれほど多く適用されて
いない。

【０００５】このため、基本動作周波数がある程度限ら
れた高速性の要求されるデータ処理の分野では依然とし
て専用回路によってデータ処理装置を実現することが主
流となっている。しかしながら、一般に専用回路による
実現は、仕様変更や拡張などに対応するのが困難であ
り、仕様変更などに対しては、再設計やアーキテクチャ
変更を行っているというのが実状である。したがって、
専用回路を用いたデータ処理装置は、開発期間を含む開
発コストや製品価格が高くなるという大きな問題を抱え
ている。

【０００６】

【発明が解決しようとする課題】演算機能などを内蔵し
たプロセッサーを用いたソルーションに対し、ダウンロ
ーダブルのマイクロコード（マイクロプログラム）を用
いることにより処理速度を向上することができる。ま
た、このシステムでは、プログラムを変更することによ
って仕様変更や拡張などに対応することができる。

【０００７】しかしながら、マイクロコードによりリア
ルタイムな処理を実現しようとすると、復号化処理など
で通常必要とされる複数のリアルタイム処理を実行する
ときに、マイクロプログラムを切り替える必要が生ず
る。このときの切替時間を短縮するためには、複数のマ
イクロコードを格納可能なメモリを別に用意しこれをセ
レクタなどで必要に応じて選択する方法を採用すること
が可能である。この方法は、高速処理の観点からは効果
的な方法であるが、リアルタイム処理の種類とその数が
増加するに連れてあまり魅力的な方法では無くなる。即
ち、処理の種類および数量に対応した多数のメモリを用
意する必要があり、また、それらを切り換えるために膨
大なセレクタが必要となる。したがって、そのような膨
大なアーキテクチャを現実に動作させようとすると動作
周波数あるいは回路規模いずれの関点からも問題とな
る。さらに、共通性のある処理が存在しても多重化でき
ないので、結果的に無駄なマイクロコードを多く抱える
システムとなり経済的でもない。

【０００８】経済的なシステムとするためには、マイク
ロコードを用いたプログラムで必要な処理要因を判定
し、その処理に必要なマイクロコードをロードし直すと
いう方法がある。しかしながら、この方法は、判定、待
避およびロードなどのプログラムを開始するための処理
に時間を費やし応答性を低下させる。このため、本来の
目的であるリアルタイム応答を犠牲にすることになるの
で、許容できない。

【０００９】専用回路で実行される特殊な処理を適当な
単位でマイクロプログラム化して実行するとと共に、そ
の特殊な処理を実行中に、特殊な処理以外、たとえば、
エラー処理あるいはコミュニケーションなどの汎用的な
処理が必要とされるときに割り込み要求を発させ、割り
込みに応答する形でマイクロプログラムを切り換えると
いう方法もある。しかしながら、この方法でも応答性が
問題となる。すなわち、専用回路に相当する特殊な処理
を実行中に、外部からほかの要因で割り込みが発生する
と、現在実行中の命令を中断するか、命令実行が完了す
るまで待つ必要がある。命令を中断するには、その時の
レジスタ状態を保存する必要があるので、リアルタイム
での応答が必要な処理を行っているにも関わらず、レジ
スタへの待避あるいはロードに最低でも数クロックのオ
ーバーヘッドが発生する。また、命令実行が完了まで待
つことは、必要とされる汎用命令を処理するタイミング
が遅れることを意味する。

【００１０】これの解決策としては、マイクロプログラ
ムで動作する処理系をマイクロプログラム単位で複数用
意する方法がある。しかしながら、似通った構造を持つ
処理系を複数用意する必要があるために、回路規模が大
きくなる。さらに、複数の処理系で行われている処理の
同期を取るために余分な回路や命令も必要となり、演算
ユニットを内蔵したプロセッサと同等の処理系が複数必
要になったり、それを動かす複数のマイクロプログラム
を並列処理に適したものにする必要がある。したがっ
て、この方法も回路規模、プログラム開発などの点で経
済的ではない。

【００１１】マイクロプログラムの処理系を複数設ける
かわりに、マイクロプログラムの処理系とは別にこの処
理系から制御される専用回路を設け、専用回路もマイク
ロコード命令で制御する方法もある。しかしながら、専
用回路がマイクロプログラムによる汎用処理の命令コー
ドの組み合わせによるプログラムのために、割り込みな
どに対しても同時並列的な処理ができず、レジスタのロ
ード・ストアによる制御となり結果的に大きなオーバヘ
ッドとなる。したがって、リアルタイムな高速処理を実
現することが難しい。

【００１２】このように、マイクロコードを用いた制御
装置は、比較的高速でフレキシビリティがあるのでリア
ルタイムな処理を行うデータ処理装置としては魅力的な
ものである。にもかかわらず、リアルタイム処理に略完
全に対処できるアーキテクチャはまだ提案されていな
い。

【００１３】さらに、本発明の前提として、マイクロコ
ードについてさらに幾つかの問題を指摘しておく必要が
ある。従来のマイクロコードを用いた制御では、制御が
単純になるという理由から固定長命令が良く使用されて
きた。これは処理速度を向上する上で大事なことではあ
るが、コード効率の点ではあまり良い選択肢とは言えな
い。実際、演算機能も備えたマイクロプロセッサー等の
より大きなデータ処理装置では、可変長命令もコード効
率の観点から伝統的に使用されてきた。一方、可変長命
令はコード効率の点では良い選択肢といえるが、プロセ
ッサーのスループットを上げるために複雑なプリフェッ
チ制御を行ったり、命令コードキューを追加する必要が
あるなどの理由から、高速処理を要求されるマイクロプ
ロセッサーでは敬遠されている。

【００１４】さらに、マイクロコードの効率を上げるた
めには、分岐命令や条件分岐、サブルーチン・コール、
リターン、割り込み処理要求サービスへの分岐と復帰、
スタック処理などが命令レベルでサポートされているこ
とが望ましいことは良く知られている。しかしながら、
これらの処理は数クロックを費やすので、１クロック毎
の制御を問題とするリアルタイム処理には適用が難し
く、単にオーバーヘッドを増加させる要因とされてき
た。すなわち、マイクロコード制御により高速応答性を
追求することと、マイクロコードのプログラミングの生
産性を上げる分岐命令やコール、リターン命令（サブル
ーチンからの復帰以外の割り込み処理からの復帰命令な
ども含む）を採用することとの両立は困難であった。

【００１５】現在の高性能マイクロプロセッサで採用さ
れているスーパーパイプライン技術やスーパースケーラ
技術は、動作周波数を上げたり、データ処理のスループ
ットを上げることにより、復帰処理などに係るオーバー
ヘッドの問題を平均命令実行数という観点ではある程度
緩和している。しかしながら、これらのテクノロジーは
分岐命令、サブルーチンコールあるいは割り込み処理な
どにおけるペナルティを本質的に解決している訳ではな
い。すなわち、現在の高性能マイクロプロセッサーで
も、１クロックを問題とするようなリアルタイム制御に
適用するには問題が多く本質的に向いていない。これ
は、その回路規模が膨大であり、コスト的にも見合わな
いというだけでなく、その制御構造に大きく依存してい
る本質的な問題である。

【００１６】そこで、本発明は、従来技術では専用装置
でしかその実現が難しいとされてきた分野へも適応可能
な高速でフレキシブルな制御装置およびデータ処理装置
を実現することを目的としている。特に、本発明は、ア
プリケーション毎に対応する専用の１つまたは複数のマ
イクロプログラムと、汎用データ処理用のマイクロプロ
グラムとを簡易な方法により多重処理あるいは並列処理
を可能とするマイクロアーキテクチャ、それに適したマ
イクロプログラム、さらに、制御方法を提供することを
目的としている。

【００１７】さらに、本発明は、そのマイクロアーキテ
クチャをベースに、１クロック処理単位でのリアルタイ
ム応答および制御の要求される分野へ、従来技術では適
用が困難とされてきた多重処理や割り込み処理を可能と
した制御装置およびデータ処理装置を提供することを目
的としている。

【００１８】また、本発明においては、マイクロプログ
ラムによる高速制御が可能な制御装置およびデータ処理
装置であって、アプリケーション毎に専用処理が実現可
能であり、さらに、変更や拡張などに対応可能であると
共に、コンパクトおよび低コストで実現可能な制御装
置、マイクロプログラムおよび制御装置、さらにその制
御装置を備えたデータ処理装置を提供することを目的と
している。

【００１９】

【課題を解決するための手段】このため、本発明の制御
装置は、特定のデータ処理に適した専用回路に対する専
用命令をデコードおよび実行可能な少なくとも１つの専
用データ処理ユニットと、専用命令以外の処理を行う汎
用命令をデコードおよび実行可能な汎用データ処理ユニ
ットと、マイクロコード化された専用命令および汎用命
令を記憶したコードメモリ（コードＲＯＭ、コードＲＡ
Ｍ）から命令コードをフェッチし、専用データ処理ユニ
ットおよび汎用データ処理ユニットに供給するフェッチ
ユニットとを有している。また、本発明のデータ処理装
置は、このような制御装置（コントロールユニット）
と、この制御装置により制御可能な少なくとも１つの専
用回路とを有している。

【００２０】まず、本発明の制御装置においては、特定
のデータ処理に適した専用回路のための１つまたは複数
のマイクロコード制御系と、汎用的なマイクロコード制
御系とを別々に備えている。さらに、本発明の制御装置
は、これらの制御系に対し共通のフェッチユニットを備
えている。したがって、本発明の制御装置を備えたデー
タ処理装置においては、汎用処理、およびこの汎用処理
と処理内容の異なる１つまたは複数の専用回路を用いた
処理が多重処理可能となり、その処理のための同期制御
を命令コードレベルで実行できる。

【００２１】すなわち、本発明の制御装置は、専用デー
タ処理ユニットを備えているので、符号化されたデータ
ストリームからスタートコードを検出したり、可変長符
号化されたデータを連続デコードするなどのリアルタイ
ム性が要求され、専用のハードウェアにより実行した方
が高速化し易い処理を、専用命令に基づき、その処理に
適した専用回路により処理させることができる。

【００２２】それと共に、汎用データ処理ユニットを備
えているので、汎用命令による処理とは完全に分離して
専用命令を実行できる。したがって、データ処理装置内
部、あるいは外部から応答要求があった場合などに対応
する汎用命令による処理を専用回路を停止させることな
く実行できる。このため、専用回路のリアルタイム性を
犠牲にすることなく汎用命令を実行できる。

【００２３】さらに、専用データ処理ユニットおよび汎
用データ処理ユニットに共用あるいは共通のフェッチユ
ニットが用意されている。このため、専用データ処理ユ
ニットおよび汎用データ処理ユニットにおいては、共通
のマイクロプログラムから共通のプログラムカウンタに
基づきフェッチされる命令コードに従って順次処理が行
われる。したがって、命令コードレベルで専用データ処
理ユニットおよび汎用データ処理ユニットの処理を正確
に制御できる。このため、専用回路と汎用データ処理系
の間で同期を取るための通信回路あるいはその処理のた
めに割かれるレジスタのロード・ストア処理などの時間
は不要となる。その結果、多重処理のためのオーバヘッ
ドが発生せず、回路規模を大きくする必要もなくなる。
さらに、専用回路と、汎用データ処理系とを同期制御す
るプログラムをそれぞれ開発する必要もないので経済的
である。

【００２４】そして、本発明の制御装置、およびその制
御装置を備えたデータ処理装置においては、専用データ
処理ユニットおよび汎用データ処理ユニットを共通して
制御するマイクロプログラムを変更することにより仕様
変更あるいは拡張などにフレキシブルに対応することが
できる。

【００２５】さらに、専用回路部分の処理を専用命令に
て実行し、その専用命令を汎用命令と同じレベルでフェ
ッチするようにしている。このため、マイクロコード処
理系を介して専用回路を動作させるようなアーキテクチ
ャでは回避できない、レジスタに専用回路用の命令コー
ドをロード・ストアするためのオーバーヘッドは存在し
ない。したがって、専用回路と汎用データ処理系との間
で同期制御のためのタイムラグは事実上発生しない。

【００２６】このように、本発明の制御装置では、専用
回路を制御するマイクロコード（専用命令）を備えた１
つまたは複数の専用マイクロプログラムと、汎用データ
処理を行うマイクロコード（汎用命令）を備えた汎用デ
ータ処理マイクロプログラムとを１つのフェッチユニッ
トにより扱うことが可能である。このため、本発明の制
御装置は、幾つかの共通モジュールおよび／あるいは専
用モジュールによる多重処理を簡単に実現できるアーキ
テクチャを備えている。したがって、この制御装置を備
えた本発明のデータ処理装置は、１クロック単位でのリ
アルタイム応答性が要求される専用回路の処理を継続し
ながら、多重処理、割り込み処理、さらには、他の専用
回路の専用命令を実行することができる。また、専用命
令を実行させながら汎用命令を並列実行可能である。そ
して、データ処理装置全体をコンパクトに纏め、低コス
トで提供することもできるという特徴を有する。

【００２７】フェッチユニットでフェッチされる命令コ
ードは専用命令または汎用命令であり、そのいずれであ
るかを、専用データ処理ユニットおよび汎用データ処理
ユニットのデコーダにより、命令コードに含まれるオペ
レーションコードをデコードすることによって判別する
ことも可能である。しかしながら、そのような判別はデ
コード遅延を招く。それと同時に命令体系（命令コード
体系）も一元化されてしまい拡張性の点からも好ましく
ない。そこで、命令コードに専用命令および汎用命令、
さらに複数の専用データ処理ユニットを有するときはい
ずれかの専用データ処理ユニットの専用命令であるかを
識別可能な識別コードを設けることが望ましい。この識
別コードにより、デコード遅延を最小とし、専用命令の
追加や拡張が容易にできる。さらに、フェッチユニット
に、識別コードをデコードして汎用データ処理ユニット
または１つあるいは複数ある場合はいずれかの専用デー
タ処理ユニットに対しデコードおよび実行を指示する実
行制御部を設けておくことが望ましい。

【００２８】識別コードをデコードし、汎用データ処理
ユニットまたは専用データ処理ユニット、さらに複数の
専用データ処理ユニットを有するときはそれらのいずれ
かに対しフェッチした命令コードをデコードおよび実行
するように指示する工程を設けることにより、専用デー
タ処理ユニットおよび汎用データ処理ユニットにおいて
は不要な命令コードをレジスタにロードあるいはストア
する処理を防止できる。さらに、専用データ処理ユニッ
トおよび汎用データ処理ユニットにおいて、不要な命令
コードをデコードすることによる回路上のクリティカル
パスの発生を防止できる。

【００２９】さらに、専用データ処理ユニットまたは汎
用データ処理ユニットにおいて命令コードをデコード
し、専用データ処理ユニットおよび汎用データ処理ユニ
ットにおける処理を並列実行可能であるか否かを判断す
る方式を採用することも可能である。しかしながら、こ
の判断処理はハードウェアの増加を招き、また、それは
新たなクリティカルパスを招き、事実上動作周波数にも
影響を与える可能性がある。

【００３０】そこで、命令コード中に、後続の命令コー
ドが汎用データ処理ユニットまたは専用データ処理ユニ
ット、さらに複数の専用データ処理ユニットを有すると
きはそれらのいずれかで実行されるべきか、あるいは、
汎用データ処理ユニットにおいて並列処理可能であるか
どうかを明示する並列処理フラグを設けることで、これ
らの問題を回避することができる。並列処理フラグを設
け、命令コードの並列処理フラグに基づき専用データ処
理ユニットのいずれか、または汎用データ処理ユニット
に対し後続の命令コードのデコードおよび実行すること
を指示する工程を設けることにより、命令コードをデコ
ードして並列処理（多重処理）が実行可能であるか否か
を判断する処理を省くことができるので、オーバーヘッ
ドが発生するのを防止できる。

【００３１】さらに、制御装置は、汎用データ処理ユニ
ットまたは専用データ処理ユニット、さらに複数の前記
専用データ処理ユニットを有するときはそれらのいずれ
かのための実行レジスタを有し、フェッチユニットは、
実行レジスタに命令コードをストアすると同時に後続の
命令コードをフェッチできるようにするフェッチデータ
（命令コード）出力部を備えていることが望ましい。特
に、少なくとも専用データ処理ユニットのための実行レ
ジスタを備えていることが望ましい。そして、複数の専
用データ処理ユニットを有する場合は、各々の専用デー
タ処理ユニットのための実行レジスタを有することがさ
らに望ましい。また、命令コードの並列処理フラグに基
づき、専用データ処理ユニットのいずれか、または汎用
データ処理ユニットに対し後続の命令コードのデコード
および実行を指示する実行制御部を設けておくことは極
めて有効である。

【００３２】実行レジスタに命令コードをストアすると
同時に後続の命令コードをフェッチする工程を設けるこ
とにより、専用データ処理ユニットおよび汎用データ処
理ユニットに常に１クロックで命令コードを供給するこ
とができる。同時とは、同一のクロックサイクルまたは
次のクロックサイクルの立ち上がりまたは立下りのタイ
ミングまで含めた範囲であり、１クロックで処理が進む
程度のタイミングを示している。したがって、本発明の
データ処理装置においては、実行するのに数クロックが
必要となるスタートコードサーチ命令による処理を行っ
ているときでも、１クロックで実行し、１クロックでフ
ェッチするという処理を基本的に続けることができる。
このため、処理を１クロック単位で正確に定義でき、実
行することが可能である。したがって、多重処理あるい
は割り込み処理などを専用命令に対して並列に制御可能
となる。

【００３３】マイクロプログラムの命令コードは、コー
ド長（ワード長）が可変であればコード効率は良い。し
かしながら、プリフェッチバッファを用意するなどの対
応を行わないと使用される命令長が変わるので、効率良
く命令コードを取得できない危険性がある。また、バス
幅に相当するワード境界で命令コードが２ラインにまた
がって分割されていると１クロックで命令コードをロー
ドできない。一方、プリフェッチバッファを用いると、
分岐命令が発生したときなどはプリフェッチバッファに
新しい命令がロードされるまで命令の実行が停止してし
まう。

【００３４】そこで、命令コードに、該命令コードのワ
ード長を示す命令長コードを設け、フェッチユニット
は、命令コードに続く最大命令長分のマイクロコードを
後続の命令コードとしてフェッチするフェッチデータ出
力部を備えていることが望ましい。さらに、フェッチユ
ニットは、２ライン分の命令フェッチアドレスを出力す
るフェッチアドレス出力部を備えていることが一層望ま
しい。

【００３５】命令長コードを設けることにより、その命
令コード全体（オペレーションコード部の全ビット）を
デコードしなくても後続の命令コードの先頭アドレスが
判る。このため、命令コードに続く最大命令長分のマイ
クロコードを後続の命令コードとしてフェッチする工程
を設けておくことにより、プリフェッチバッファを設け
ておかなくても後続の命令コードを確実にフェッチする
ことができる。そして、２ライン分の命令フェッチアド
レスを出力することにより、命令コードがワード境界に
またがっている場合でも１クロックで命令コードをフェ
ッチすることができる。したがって、コード効率の良い
可変長の命令コードを採用し、プリフェッチバッファを
用いずに常に１クロックで所定の命令コードをフェッチ
することができる。このため、この点でも１クロック単
位で処理を正確に定義し実行することができるので、汎
用命令で構成される多重処理プログラムあるいは割り込
み処理プログラムなどを専用命令に対して並列実行制御
しやすくなる。

【００３６】先に説明したが、効率の良いマイクロプロ
グラムを作成するには、サブルーチン・コール、リター
ンあるいは割り込み処理機能などが不可欠である。そこ
で、フェッチユニットに、命令フェッチアドレスを出力
するフェッチアドレス出力部と、このフェッチアドレス
出力部に対し１つまたは複数のテンポラルレジスタに格
納された復帰アドレスを供給可能なフェッチ制御部とを
設けることが望ましい。さらに、汎用データ処理ユニッ
トには、分岐または割込み命令を実行するときに復帰ア
ドレスをメモリ（スタック）に記憶すると共にテンポラ
ルレジスタにストアし、復帰処理を実行するときに次の
復帰アドレスをメモリからテンポラルレジスタにロード
するレジスタ管理機能を設けることが望ましい。復帰処
理を実行するときに次の復帰アドレスがテンポラルレジ
スタにロードされていれば、次の復帰命令を処理すると
きにメモリからテンポラルレジスタにロードする処理が
不要となる。このため、１クロックで復帰命令を処理す
ることが可能となり、復帰関連の処理も１クロック単位
で正確に定義し実行できる。したがって、この機構によ
り多重処理あるいは割り込み処理を制御しやすいマイク
ロコードによる制御装置の提供が可能となる。

【００３７】さらに、割り込み処理の場合は、復帰アド
レスに加えてコンディションコードも１クロックでレジ
スタにロードできることが望ましい。このため、レジス
タ管理機能は、割込み復帰アドレス用およびコンディシ
ョンコード用のテンポラルレジスタを各々備えており、
割込み命令を実行するときに復帰アドレスおよびコンデ
ィションコードをメモリに記憶すると共に、割込み復帰
アドレス用および前記コンディションコード用のテンポ
ラルレジスタに各々ストアし、復帰処理を実行するとき
に復帰アドレスのメモリアドレスおよびコンディション
コードのメモリアドレスを出力し次の復帰アドレスおよ
びコンディションコードをメモリからテンポラルレジス
タに各々ロードすることが望ましい。これにより、割り
込み処理からの復帰も１クロックで行うことができる。

【００３８】このように、本発明の制御装置、上述した
工程を備えた制御方法、さらにはＲＯＭ、ＲＡＭあるい
は他の移動式（ムーバブル）、固定式、あるいはネット
ワークで接続された、コンピュータ、制御装置またはデ
ータ処理装置が読み取り可能なメモリ装置あるいは記録
媒体に記録されて供給されるマイクロコードにおいて
は、１クロック単位での正確な制御が可能である。さら
に、分岐命令やコール命令、リターン命令もすべて１ク
ロックで実行される。このため、正確なパイプライン制
御によるタイミング設計が可能で、分岐の成立不成立に
かかわらず必要なクロックサイクルは最小（１クロッ
ク）であり一定であり、ステートマシンと同様の無駄の
ない制御が可能となる。

【００３９】これは、本発明により、多重処理可能な汎
用データ処理命令を備えたマイクロプログラムによる制
御であるにもかかわらず、専用のステートマシンによる
制御と同一品種の処理が可能になったことを意味する。
あるいは、コード効率の極めて優れた汎用的なマイクロ
プログラムによる制御であるにも拘わらず、それぞれ専
用のマイクロプログラムを独立してもったシステムと等
価なトランスペアレントな処理が可能であることを意味
する。しかも、高い性能を提供しながら、制御装置を実
現するための回路として重複する部分がほとんどなく、
極めてコンパクトである。

【００４０】したがって、本発明のマイクロコードによ
る制御装置と、この制御装置を備えた本発明に係るデー
タ処理装置により、フレキシビリティのない専用回路だ
けによって実現されるデータ処理装置と同等の性能を備
え、これに代わる効率的で高速なデータ処理装置を提供
できる。

【００４１】

【発明の実施の形態】以下に図面を参照して本発明の実
施の形態を説明する。図１にＭＰＥＧ標準によって規格
化されたビットストリームに含まれる可変長符号（ＶＬ
Ｃ）を復号（デコード）する機能を備えたデータ処理装
置（可変長符号復号装置、以降においてはＶＬＤ）１の
概略構成をブロック図により示してある。

【００４２】画像情報は、音声情報あるいは文字情報に
比較し数桁程度も情報量が多く、マルチメディアを実現
するためにはその多量の情報を符号化して処理すること
が重要となっている。ＭＰＥＧ標準はその１つであり、
現在、ＭＰＥＧ−２が様々なアプリケーションに対して
適用可能なものとして多く採用されている。そのビット
ストリーム（ＭＰＥＧビットストリーム）は、階層構造
になっており、上位層から順にシーケンス層、ＧＯＰ
（グループオブピクチャ）層、ピクチャ層、スライス
層、マクロブロック層、およびブロック層を備えてい
る。シーケンス層からスライス層まではの各層は、ユニ
ークなスタートコードが用意されており、これを認識す
ることによりデコードすることができる。ピクチャ層以
下の各層においては、膨大な画像情報をコンパクトに符
号化するために可変長符号化またはエントロピー符号化
することにより平均情報量を削減している。したがっ
て、ＭＰＥＧビットストリームは膨大な量のＶＬＣを高
速にデコードできることが重要であり、このため、高速
なＶＬＤが強く要求されている。

【００４３】ＶＬＤにおける処理の要求性能は、単位時
間当たりどの程度のビットストリーム処理を行わねばな
らないかに依存しており、これがある意味で内部アーキ
テクヂャを左右する最大要因であり、設計上のトレード
オフの最大ポイントと言える。上述したようにＭＰＥＧ
ビットストリーム（ビデオ）のシンタックスは、スター
トコードと呼ばれるレイヤ（層）を規定するユニークな
コードと固定フィールド（ＦＬＣ）及び可変長フィール
ド（ＶＬＣ）で特徴付けられる。このため、以下のよう
な処理要因がＶＬＤにおける処理性能に大きく影響を与
える。 （１）スタート・コードの検出処理 （２）各制御のパラメータ （３）ＶＬＣの復号処理 （４）ＭＰＥＧシンタックスのエラー検出 （５）アプリケーション・レベルでの柔軟性（ユーザ・
データ対応など） （６）上位レイヤへの対応などの拡張性

【００４４】第１にスタート・コードの検出能力は、伝
送品質が極めて安定した条件下でのビデオ再生にウエイ
トを置くアプリケーションではそれほど問題となること
はない。しかしながら、ビデオ編集業務やゲーム等のイ
ンタラクティブな再生が想定されるアプリケーションで
は非常に問題となる。この場合、ある程度大きなビット
・ストリームの中から必要とするレイヤのスタート・コ
ードを検出する必要があり、これが再生時のレスポンス
に大きな影響を与えるからである。特に高品質の映像を
扱う場合、つまり圧縮率をあまり高めるような符号化パ
ラメータを選択できないような状況では、そのために取
り扱うビット・ストリームの容量も大きくなるので、ス
タートコードの検出速度が人間（オペレータ）から見て
ＶＬＤの操作性の印象を大きく左右する要因となる。

【００４５】第２に各制御パラメータの設定・記憶処理
は、デコードするＭＰＥＧビットストリームの量がそれ
ほど多くない場合は比較的問題は少ないが、デコードす
るビットストリームの量が多く、時間的な余裕がそれほ
ど無い場合は問題となる。また、時間的余裕がなく、同
時に外部のホストＣＰＵなどからのパラメータ・アクセ
ス頻度が多い場合は、この処理速度がさらに問題とな
る。ＭＰＥＧ−２の場合、パラメータの種類も多くこれ
らをレジスタ形式で持つことはあまり経済的でないから
である。この処理を専用ハードウエア（専用回路）です
べて処理しようとすると回路規模も大きくなり経済的で
ない。しかし、ＭＰＵで処理するには時間がかかるの
で、外部からのアクセスに対応しながらデコード処理を
行うことは時間的に難しい。

【００４６】第３にＶＬＣの復号処理は、基本的には１
つのコードのデコードが完了しないと次のＶＬＣのデコ
ードを開始できないという欠点を持つ。特に、デコード
すべきビットストリームの量が多い場合は、デコードの
遅延が致命的な問題となり、回路規模を大きくせずにこ
れを解決するには回路の動作周波数を上げるほかない。
しかし、動作周波数は、システム全体の設計要求をより
厳しいものとし開発期間やチップのイールドに大きく影
響する。回路規模を大きくしてもよければ、ＶＬＣテー
ブルを完全に２重に用意したり、スライス・レイヤのレ
ベルで並列デコードするなど解決手段はいくつかある。
しかしながら、このような対策は、ダイサイズに直接影
響しいたずらにチップ単価を上昇させるだけであり好ま
しくない。

【００４７】第４に、ＭＰＥＧビットストリームは、厳
密なレイヤ構成を規定しており伝送品質の問題などでこ
れが保障できなくなると表示画像への影響やデコードし
ているパラメータ矛盾等によりシステム的に破綻する危
険がある。通常は、誤り訂正などの上位レイヤ・レベル
での処理で回避できるが、デコード自体もこのような矛
盾したＭＰＥＧビットストリームに対してある程度耐性
をもつ必要がある。もちろん、ＭＰＥＧ−２では、エラ
ー・コンシールメントなどの配慮が行われているが完全
ではない。特に、デコード対象となるビットストリーム
の多い高品質画像が要求されるアプリケーション・ユー
ザにとっては製品イメージに直結する大問題である。し
たがって、ＭＰＥＧシンタックスのエラー検出機能は必
須の要件であり、また出来ればＦＬＣやＶＬＣレベルで
のエラー・チェック機能も実装されていることが望まし
い。

【００４８】第５に、ＭＰＥＧ−２は、アプリケーショ
ン・レベルでの拡張性を配慮したユーザ・データのフィ
ールドなどが用意されている。ユーザは、アプリケーシ
ョン・レベルでこれらのフィールドを利用して、文字や
テキストの多重化やアニメーション・キャラクタの多重
化などの要求仕様を追加することができる。したがっ
て、将来の拡張へも対応できるようなハードウエア構成
が望ましい。

【００４９】最後に、半導体の集積度向上に伴い、将来
上位レイヤのデコード機能も含めて集積化することが可
能となる可能性が高く、これに対応できるアーキテクチ
ャ構造が望ましい。そして、エラー訂正や暗号化、オー
ディオとの同期などに対しても基本ユニットや専用ユニ
ットの拡張だけで対応できるようであれば、経済的であ
る。

【００５０】本例の可変長符号復号装置（ＶＬＤ）１
は、上述した様々な要求性能は、経済的な面も考慮して
満足できるようにしたデータ処理装置であって、高速な
可変長符号の復号処理を実現するものである。

【００５１】本例のデータ処理装置であるＶＬＤ１は、
図１に示すように、ビットストリームを受信する入力Ｆ
ＩＦＯ２と、バレルシフターとしての機能も備えたマイ
クロコード方式の制御ユニット（制御装置）１０と、専
用回路の１つであるビットストリームからスタートコー
ドを検出するスタートコード検出回路３、他の専用回路
であるＶＬＣをデコードするためのＶＬＣテーブル４、
ビットパターンをシーケンシャルに比較してビットスト
リーム中の任意のパターンを高速検索する専用回路であ
る比較回路５、ホスト・インターフェース６、ＩＱ／Ｉ
ＤＣＴインタフェース７、ＭＣＰインタフェース８、外
部ＣＰＵインタフェース９、および外部ＣＰＵとのソフ
ト的なインタフェースを実現するコミュニケーション用
の内部ＣＰＵ１９を備えており、これらがバス１１によ
り接続されている。また、制御ユニット１０には、マイ
クロコードを記憶したＲＯＭ１２およびワークエリアと
なるワークＲＡＭ１３が接続されている。

【００５２】入力ビットストリームは、外部からの直接
入力しても良いし、一度外部メモリーでバッファリング
したものを再度入力しても良い。外部メモリー・インタ
ーフェースの設計がタイトでなく、ビットストリームの
供給に対しては高いレスポーンスが保証できれば、内部
ＦＩＦＯの大きさは極めて少なくて良い。この場合、回
路を小さくして十分間に合うことになる。逆に、外部メ
モリーのバンドはバンド幅が十分でなかったり、バス・
アービトレーションによる切換え時間を大きくして、即
ちレイテンシーをある程度大きくして、必要最低限のバ
ンド幅を確保するタイトなアーキテクチャの場合は、内
部ＦＩＦＯ２の大きさを増やして、これに対応すること
が可能である。内部ＦＩＦＯの大きさは、入力データの
レスポンスやレイテンシーの大きさに依存する。大容量
のＦＩＦＯ等ライブラリ・レベルで対応できない場合で
あっても、シングル・ポートＲＡＭを利用して大容量Ｆ
ＩＦＯを実現可能なので、全体処理の破綻が発生しない
範囲であれば、入力ビットストリームの条件はかなり悪
くても良く、ほとんどの場合全く問題ない。

【００５３】制御ユニット１０は、内部ＣＰＵで直接制
御可能なインテリジェント型のバレルシフターを備えた
ものであり、制御ユニットの構成については以下で更に
詳しく説明する。この制御ユニット１０は、スタートコ
ード検出や特定のビットパターン検出、ＶＬＣとＦＬＣ
のデコードといった専用回路を用いた処理と、指定領域
へのデータ格納処理、エラー処理、割り込み処理などの
汎用処理（汎用データ処理）をマイクロコードで記述さ
れたプログラムにより制御できるようになっている。

【００５４】スタートコード検出回路３は、６４ビット
単位で動作するもので検出に最適なビット・シフト量を
デコードして、これをバレルシフターに通知するもので
ある。ＭＰＥＧビデオの場合、スタート・コードはユニ
ークであり、これを検出するための最適シフト量を決定
するだけで良い。バレルシフターは３２ビット形式であ
り、バレルシフター内部のレジスター側の情報をデコー
ドし最大６４ビットの高速シフトを実現している。さら
に、バイト・アラインは前提としなくても良いので原理
的にスタート・コード検出漏れの危険は全く無い構成と
なっている。

【００５５】ＶＬＣデコーディング・テーブル４は、Ｍ
ＰＥＧ−１とＭＰＥＧ−２とで使用されるＶＬＣデコー
ディング・テーブルから構成されており、テーブルの選
択情報はバレルシフター機能を備えた制御ユニット１０
から得る構成となっている。

【００５６】ホスト・インターフェース６は、内部ＣＰ
Ｕ１９の内部メモリへのアクセスを許すもので内部ＣＰ
Ｕ１９の実行プログラムの構成によっては、データ処理
や復号処理の制御も可能となる。例えば、ゲームなどの
ようなアプリケーションで高速にシーンチェンジを繰り
返して、刻々とストーリ展開を図ることも容易に実現可
能である。これらは、高速なスタートコード検出機能と
細かいクロック単位での復号処理の制御が必要である
が、本例のＶＬＤではリアルタイム性の要求されるこの
ような処理も実行可能であり、外部ＣＰＵとのコミュニ
ケーションにより実現することができる。

【００５７】ＩＱ／ＩＤＣＴインターフェース７は、逆
量子化器或いは逆離散コサイン変換器とのインターフェ
ースである。内部ＣＰＵ１９がＦＩＰＵ（２命令／ＣＬ
Ｋ）のように高速なＣＰＵであれば、逆量子化処理まで
実行して、直接逆離散コサイン変換器へデータを転送す
ることが可能である。

【００５８】ＭＣＰインターフェース８は、動き補償処
理に必要なマクロブロック・アドレスやタイプ、動きベ
クトル情報などをＭＣＰ（動き補償器）へデータ転送す
るものである。マクロブロック・アドレスは、ＭＣＰ
（動き補償器）の都合により、エスケープ・コードも含
めてインクリメント・アドレスではなく、絶対アドレス
に変換して転送することも可能である。

【００５９】内部ＣＰＵ１９は、ＶＬＤ１としては特に
指定すべき機能はなく、ユーザの集積化の都合いに依存
する。ＣＰＵ１９の処理性能は低くても良く、実際にＶ
ＬＤで実現する用途に応じて選択の幅が広い。ＣＰＵ性
能の低いものを選択した場合、逆量子化処理等をソフト
ウエアで対応できないこともある。この場合は、専用ハ
ードウェア・モジュールの追加が必要となる。また、将
来の拡張性を重視する場合は、仕様変更あるいは追加に
対して柔軟に対応できるように、ある程度の性能のＣＰ
Ｕを内蔵しておくことが望ましいことはもちろんであ
る。

【００６０】図２に、ＶＬＤ１の制御ユニット１０の概
略構成をブロック図により示してある。本例の制御ユニ
ット１０は、コードＲＯＭ１２に記憶されたマイクロコ
ード（マイクロプログラム）によって動作する制御装置
であって、命令コードをフェッチするフェッチユニット
（ＦＵ）２１と、命令デコードと実行を行う命令デコー
ド実行ユニット（ＤＸＵ）２２と、バス１１を介して外
部の専用回路あるいは他のリソースとインタフェースす
るためのインタフェースユニット（ＩＦＵ）２３の３つ
の大きなブロックを備えている。

【００６１】命令デコード実行ユニット２２およびイン
タフェースユニット２３は、機能的に、スタートコード
検出回路３などの専用回路で処理する専用命令をデコー
ドおよび実行する専用データ処理ユニット（以降におい
てはＶＵ）３１と、それ以外の汎用のデータ処理命令
（汎用命令）を実行する汎用データ処理ユニット（以降
においてはＰＵ）３２とに別れている。したがって、Ｖ
Ｕ３１で可変長符号復号処理（ＶＬＤ）にかかる専用命
令を実行しながら、ＰＵ３２により別の汎用データ処理
を並列実行することが可能な構成となっている。また、
本例の制御ユニット１０は、１クロックで１命令の高速
実行を可能とするために、デコードサイクルと実行サイ
クルを同じフェーズで行う形式を採用している。結果と
して、これらのモジュールＤＸＵ２２およびＩＦＵ２３
はＶＵ３１およびＰＵ３２にシェアされた構造となって
いる。

【００６２】独立した機能を有するＶＵ３１およびＰＵ
３２が構成されるために、命令デコード実行ユニット２
２は、サブモジュールとして専用命令をデコードするユ
ニット（ＶＤＥＸ）３３と、汎用命令をデコードするユ
ニット（ＰＤＥＸ）３４とを備えている。さらに、デコ
ードされた専用命令を実行するユニット（ＶＤＲ）３５
と、デコードされた汎用命令を実行するユニット（ＰＤ
Ｒ）３６を備えている。また、インタフェースユニット
２３は、サブモジュールとしてバス１１にアクセス可能
なサブユニット３７および３８を備えている。このよう
に、ＶＵ３１は、独自のデコードユニット３３、実行ユ
ニット３５およびインタフェースユニット３７を備え、
また、ＰＵ３２も独自のデコードユニット３４、実行ユ
ニット３６およびインタフェースユニット３８を備えて
いる。したがって、ＶＵ３１およびＰＵ３２は、独立し
て命令をデコードし実行可能である。しかしながら、本
例では、並列処理の指示がプログラムに記述されていな
い限り並列動作には移行しないようになっている。

【００６３】ＶＵ３１とＰＵ３２に共通して参照できる
１つまたは複数のレジスタＣＲが用意されておりレジス
タレベルで相互にデータ転送が可能となっている。この
ため、専用命令と汎用命令を組み合わせることによりい
ろいろなデータ処理に柔軟に対応できる。さらに、図２
では、ＶＵ３１は１系統であるが、異なった専用回路を
用いて多重処理することができる処理系であれば、ＶＵ
を複数系統設けることも可能であり、本明細書で説明す
る構成および処理を同様に適用することができる。

【００６４】一方、これらのＶＵ３１およびＰＵ３２に
対する命令コードをフェッチするフェッチユニット２１
は、コードＲＯＭ１２に対し命令フェッチアドレスを出
力するフェッチアドレス出力ユニット（ＶＦＡＵ）４１
と、命令コードをコードＲＯＭ１２からフェッチしフェ
ッチレジスタＦＲ０、ＦＲ１およびＦＲ２に出力するフ
ェッチデータ出力ユニット（ＶＦＲＵ）４２と、フェッ
チ制御や命令のデコード実行制御を行う実行制御ユニッ
ト（ＶＰＦＤＣ）４３と、割り込み制御や例外処理制
御、リセットからのフェッチ、リターン命令実行後のフ
ェッチ制御を行うフェッチ制御部（ＶＰＩＲＱ）４４の
４つのユニットを備えている。フェッチされる命令コー
ドは、動作周波数の上限を上げるために単純化された命
令セットが用いられており、さらに、フェッチユニット
２１の内部制御が命令コードの最初の数ビットをデコー
ドするだけで行えるようなフィールド構成となってい
る。

【００６５】図３に、本例の制御ユニット１０で採用さ
れているマイクロコードの構成を示してある。本例で
は、１ワード１６ビットとして最大長が３ワードのマイ
クロコードが命令コード５０として採用されている、命
令コード５０の先頭は、この命令コード５０と共に後続
の命令コードを並列処理可能であるか否かを示す１また
は数ビットの並列処理フラグ５１のフィールドである。
これに続いて、命令コード５０のワード長を示す１また
は数ビットの命令長コード５２のフィールドが設けられ
ており、さらに、命令コードのディスティネイションを
示す１または数ビットの識別コード５３のフィールドが
設けられている。これらに続いて、オペランドおよびパ
ラメータなどの処理内容を指示するフィールド５４が設
けられている。本例の制御ユニット１０では、可変長命
令コードが採用されておりオペランドおよびパラメータ
の長さによって２ワードまたは３ワードの命令コードが
混在している。

【００６６】まず、識別コード５３は、命令コード５０
がＰＵ３２でデコードおよび処理される汎用命令か、Ｖ
Ｕ３１でデコードおよび処理される専用命令であるかを
示すデータである。本例では、汎用命令は識別コード５
３が“０”にセットされ、専用命令の識別コード５３が
“１”にセットされている。さらに、複数のＶＵ系が用
意されている場合は、特定のＶＵ系を示す識別コードを
セットすることによりデコードおよび処理されるＶＵ系
を区別することができる。

【００６７】この識別コード５３は、フェッチユニット
２１の実行制御ユニット４３でデコードされ、ＶＵ３１
またはＰＵ３２のデコードユニット３３または３４にデ
コード指示が発せられる。これにより、デコードユニッ
ト３３または３４はフェッチレジスタＦＲ０ないしＦＲ
３にロードされた命令コードをデコードする。したがっ
て、ＶＵ３１またはＰＵ３２は、専用命令または汎用命
令だけをそれぞれデコードし実行する。このため、他の
命令をデコードする処理に時間が費やされることはな
く、それによるデコード遅延を防止できる。また、ＶＵ
またはＰＵにおいては専用命令または汎用命令だけをデ
コードおよび実行するので、各々の処理ユニットにおけ
る処理内容を１クロック単位で制御するように記述で
き、またそのように制御することが可能となる。

【００６８】命令長コード５２は、個々の命令コード５
０のワード長を示すものであり、本例においては命令コ
ードが２ワードまたは３ワードであることを示すために
用いられる。フェッチユニット２１においては、命令長
コード５２をフェッチアドレス出力ユニット４１でデコ
ードすることにより、後続の命令コードの先頭アドレス
が命令コード全体をデコードしなくても判明する。した
がって、命令コード５０がＶＵ３１またはＰＵ３２でデ
コードされなくても後続の命令コードを常にフェッチす
ることができる。このため、フェッチされた命令コード
を次のクロックのタイミングでフェッチレジスタＦＲ０
ないしＦＲ２にストアすることによりフェッチサイクル
を１クロック単位で行うことが可能となる。さらに、可
変長の命令コードをフェッチするためのプリフェッチ制
御およびプリフェッチバッファは不要となる。

【００６９】並列処理フラグ５１は、後続の命令コード
が多重処理できることを示すデータである。このコード
５１により、多重処理が可能であることが指示されてい
る場合は、フェッチユニット２１のフェッチデータ出力
ユニット４２は、命令コードがＶＵ３１またはＰＵ３２
でデコードされるのを待たずに、フェッチしている次の
命令コードをレジスタＦＲ０ないしＦＲ２にストアす
る。そして、実行制御ユニット４３により、識別コード
５３にしたがってＰＵ３２またはＶＵ３１にデコードお
よび実行させることができる。したがって、多重処理の
可否を命令コードレベルで明確に指示することが可能で
あり、１クロック単位で多重処理の制御を行うことがで
きる。また、多重処理の可否をＶＵ３１またはＰＵ３２
のデコードユニット３３または３４などで相互の処理状
況に基づき判断しなくても良い。したがって、多重処理
を行うためのオーバヘッドおよびその判断を行うための
ハードウェアによる回路規模の拡大、回路上のクリティ
カルパスの発生を防ぐことができる。

【００７０】このように命令コード５０の先頭に並列処
理フラグ５１、命令長コード５２および識別コード５３
を設けておくことにより、フェッチユニット２１におい
ては、命令コードの先頭、たとえば、フェッチレジスタ
ＦＲ０の内容をデコードするだけで内部制御を行うこと
ができる。

【００７１】本例においては、専用命令に続く汎用命令
が多重処理可能であるか否かが命令コード中に記述され
る。たとえば、フェッチレジスタＦＲ０ないしＦＲ２に
ストアされた命令コードが専用命令であり多重処理が可
能であると、その命令コードはＶＵ３１のデコードユニ
ット３３でデコードされると共に実行レジスタＶＲ０お
よびＶＲ１にストアされる。本例においては、専用命令
としては２ワードの命令コードが用意されており、２ワ
ード分の実行レジスタＶＲ０およびＶＲ１で専用命令を
ストアできる。また、専用命令がフェッチレジスタＦＲ
０ないしＦＲ２にストアされると共に、命令長コード５
２がフェッチアドレス出力ユニット４１でデコードされ
ているので、プログラムカウンタ（インストラクション
カウンタ）ＩＰは後続の命令コードの先頭まで進み、後
続の命令コードがフェッチされている。そして、専用命
令が実行レジスタＶＲ０およびＶＲ１にストアされると
き、実際には次のクロックサイクルの立ち上がりまたは
立ち下がりのタイミングに、後続の命令コードがフェッ
チレジスタＦＲ０ないしＦＲ２にストアされる。そし
て、その命令コード（汎用命令）がＰＵ３２のデコード
ユニット３４でデコードされ、汎用命令に基づく処理が
専用命令に基づく処理と並列に実行処理される。

【００７２】この際、プログラムカウンタＩＰは、さら
に後続の命令コードの先頭に進み、その命令コードがフ
ェッチされているので、フェッチレジスタＦＲ０ないし
ＦＲ２にストアされた命令コードが消費されると同時に
後続の命令コードがフェッチレジスタにストアされる。
このように、本例の制御ユニット１０においては、フェ
ッチサイクルが１クロック単位で繰り返される。さら
に、専用データ処理ユニットＶＵ３１のために実行レジ
スタＶＲ０およびＶＲ１が用意されているので、専用命
令を専用回路において実行される処理が終了するまで、
そのＶＵ３１のレジデントな命令、継続して制御する命
令あるいは繰り返して実行する命令とすることができ
る。

【００７３】すなわち、専用回路で行うデータ処理は一
連のデータ群、たとえばビットストリームに対し同じ処
理を繰り返して行うことが多い。したがって、次の命令
がでるまで、命令がクリアされるまで、あるいは終端条
件が整うまでは、いったん実行レジスタにストアされた
命令に基づき処理を進めることが望ましいケースが多
い。本例の制御ユニット１０においては、実行レジスタ
を設けることによりそのような専用回路における処理を
行いながら、それとは異なるあるいは関連した、他の専
用回路あるいは汎用処理系における当座あるいは緊急性
を必要とする処理を並列して行うことができ、その制御
も容易となる。複数の専用回路に対し複数のＶＵが要求
される場合は、それぞれのＶＵに対応した複数の実行レ
ジスタＶＲを用意しておくことが望ましい。

【００７４】さらに、ＶＵ３１およびＰＵ３２に対し共
通のフェッチユニット２１が用意されており、この１つ
のフェッチユニット２１でフェッチされた命令コードに
よりＶＵ３１およびＰＵ３２が制御される。したがっ
て、ＶＵ３１およびＰＵ３２の処理を多重処理も含めて
命令コードレベルで１クロック単位で厳密に制御するこ
とができる。このため、ＶＵ３１およびＰＵ３２の同期
制御はプログラムで行うことができ、ＶＵ３１およびＰ
Ｕ３２により多重処理を行うために通信回路や調停のた
めの処理時間は不要である。そして、ＶＵ３１およびＰ
Ｕ３２が共通のマイクロプログラムで制御されるので、
プログラムを変更することにより、仕様変更あるいは拡
張などにフレキシブルに対応することができる。

【００７５】また、ＶＵ３１を制御する専用命令をマイ
クロコードそのもので用意してあるので、マイクロコー
ドを介して専用回路を制御するために従来避けることの
できなかったレジスタのロード・ストアによる制御のオ
ーバーヘッドをなくすことができる。したがって、この
点でもＶＵ３１とＰＵ３２を正確な同期の下でタイムラ
グなしに並列に処理を実行することができる。

【００７６】上記にて説明したＭＰＥＧビットストリー
ムを処理するデータ処理装置であるＶＬＤにおける処理
性能に大きく影響を与える（１）から（６）の要因は、
専用回路を用いて高速性を追求することと、マイクロコ
ードあるいはさらに大きなプログラムで作動するプロセ
ッサを用いて汎用性を追求することのトレードオフとな
る要因である。これに対し、本例の制御ユニット（制御
装置）１０およびこれを用いたＶＬＤ（データ処理装
置）１では、専用回路と汎用処理系（汎用処理システ
ム）とを極めて簡単な構成で多重化処理できるようにし
ている。このため、上記（１）から（６）の要因を設計
上のトレードオフとしてではなく、専用回路を用いた高
速性と、プロセッサの汎用性を兼ね備えた極めてスマー
トな形でクリアすることができる。そして、回路規模は
大きくならず、さらに、回路設計あるいはプログラム開
発のために費やす時間および費用も削減できる。したが
って、コンパクトで経済的にもメリットの大きな高速Ｖ
ＬＤを提供することが可能となる。

【００７７】このようなデータ処理装置１において、さ
らに厳密に制御を行いリアルタイム性の高いマイクロコ
ードによる制御装置を実現するためには、１クロックで
ほとんどすべての制御が行えることが重要である。この
ため、本例の制御ユニット１０は、さらに、次のような
機能を備えている。

【００７８】本例の制御ユニット１０においては、マイ
クロコードの効率を上げるために可変長命令形式を採用
している。しかしながら、図４に示すように、可変長命
令形式は、命令実行により消費される命令長が可変であ
るため、コードＲＯＭ１２と制御ユニット１０を接続す
るバス幅（１６ビット×４、ワード境界）にまたがって
アドレッシングされている（たとえば命令コードＩＣ
（ｎ＋１））と、１クロックでフェッチしフェッチレジ
スタＦＲ０ないしＦＲ２にストアすることができない。
このような問題を解決するために従来用いられている手
法はプリフェッチを行いコードキュー（プリフェッチバ
ッファまたはプリフェッチレジスタ）と呼ばれるレジス
タに命令の実行に先立って命令をロードしておくことで
ある。しかし、これは、プリフェッチポインターや命令
分岐発生時にプリフェッチバッファがフラッシュすると
分岐後に実行すべき命令コードがロードされるまで処理
が実質的に停止してしまうという問題を抱えている。こ
れを回避するには、プリデコーダやディレイデド・ブラ
ンチなどの方法が考えられているが、通常のプリフェッ
チ動作とは別の制御が必要となり、少なくともプリフェ
ッチレジスタなどは必要不可欠であり、回路規模はさら
に大きくなる。

【００７９】このため、本例の制御ユニット１０におい
ては、フェッチユニット２１のフェッチアドレス出力ユ
ニット４１から常に２ライン分のフェッチアドレスＦＡ
およびＮＡを出力するようにしている。これにより、ワ
ード境界を跨いで記憶されている命令コードであっても
必ず１クロックでフェッチすることが可能である。さら
に、本例では、個々の命令コードが命令長コード５２を
備えているので、後続の命令コードの先頭アドレスを判
断することができる。さらに、最大命令長は３ワードに
なっており、バス幅、すなわちワード境界よりも短い。
したがって、命令コードがワード境界にあるか否かに関
わらず、常に、先頭アドレスから３ワード分のコードを
フェッチし、フェッチレジスタにストアすることができ
る。

【００８０】図５に、そのような制御を行う回路例を示
してある。命令コードはワード毎に４つのコードＲＯＭ
１２ａ、１２ｂ、１２ｃおよび１２ｄにメモリインタリ
ーブされており、２ラインのアドレスＦＡおよびＮＡ
は、各コードＲＯＭ毎に命令長コード５２をデコードし
た結果に基づくフェッチアドレス出力ユニット４１から
の信号φａによって選択される。さらに、各コードＲＯ
Ｍ１２ａ、１２ｂ、１２ｃおよび１２ｄから各々のバス
にフェッチされたデータ出力Ａ、Ｂ、ＣおよびＤは、選
択信号φａに基づいて選択され、フェッチレジスタＦＲ
０、ＦＲ１およびＦＲ２にストアされる。したがって、
フェッチレジスタＦＲ０ないしＦＲ２には、プログラム
カウンタＩＰが示す先頭アドレスから３ワード分のデー
タが常にストアされる。このため、命令コードが可変長
であるにも拘わらず、プリフェッチレジスタを必要とせ
ず、ワード境界を跨いで配置されている命令コードであ
っても通常のフェッチ動作により、たとえ分岐時であっ
ても１クロックでフェッチすることが可能である。した
がって、フェッチ動作のペナルティなしで、高速実行を
保証できる。

【００８１】このようなフェッチ処理は、命令コードの
最大長が３ワードに限られるものではなく、最大長が４
ワード以上の場合にでも適用できる。ただし、５ワード
以上の場合は、命令コードが整列されるコードＲＯＭ、
あるいはこれをダウンロードするコードＲＡＭにおいて
最大長と同じまたはそれ以上がワード境界となるように
並べておく必要がある。

【００８２】次に本例の制御ユニット１０において、リ
アルタイム応答性を高めるために採用されている方法に
ついて説明する。本例の制御ユニットにおいては、全て
の命令を１クロックで完了させることが重要であること
は説明した通りである。このため、コール命令やリター
ン命令、割り込み処理発生時の分岐とそれからの復帰に
伴うスタック操作などを１クロックで実行可能なように
している。従来、コール命令、リターン命令あるいは割
り込み処理の発生後に復帰するときは、スタックに格納
された復帰アドレスが用いられる。その復帰処理におい
ては、復帰アドレスがスタック（メモリ）に格納されて
いるので、復帰アドレスを入手するために１クロック必
要とし、さらに、復帰アドレスを出力するのに１クロッ
クを必要とする。したがって、少なくとも復帰処理に２
クロック必要となってしまう。

【００８３】このため、本例の制御ユニット１０におい
ては、ＰＵ３２の実行ユニット３６に復帰アドレスを管
理する専用のポインターとテンポラルレジスタＴＲを別
に設け、これらをレジスタ管理機能３９で管理すること
により、この問題を回避している。即ち、復帰アドレス
をスタックに格納する際このテンポラルレジスタＴＲに
も最新の情報として格納しておく。これにより、テンポ
ラルレジスタＴＲに格納されたアドレスへ復帰する処理
では、フェッチ制御ユニット４４がテンポラルレジスタ
ＴＲのアドレスをフェッチアドレス出力ユニット４１に
供給して実行することができ、スタックからアドレスを
ロードする必要がない。したがって、復帰処理を１クロ
ックで行うことができる。さらに、その復帰処理によっ
てテンポラルレジスタＴＲのアドレスを消費したとき
に、次の復帰アドレス情報をこのテンポラルレジスタに
ロードしておく。これにより、次の復帰処理も１クロッ
クで行うことができる。

【００８４】さらに、割り込み処理においては、復帰ア
ドレスＩＰに加え、フラグ情報（コンディションコー
ド）ＣＣが必要となる。したがって、本例のレジスタ管
理機能３９では、これらに専用のテンポラルレジスタＴ
Ｒを個々に用意すると共に、２系統のアドレスをスタッ
クに対し出力することにより、同時にこれらの情報ＩＰ
およびＣＣを独立してリードおよびライトが可能な構造
としている。

【００８５】図６に、本例のレジスタ管理機能３９のう
ち、割り込み復帰に関連した処理を模式的に示してあ
る。ワーク用のＲＡＭ１３のスタック領域１３ａおよび
１３ｂには、割り込み復帰アドレスＩＰおよびフラグ情
報ＣＣが順番にスタックされるようになっている。割り
込み命令が実行されると、その割り込み命令にかかる復
帰アドレスＩＰ（ｎ）およびフラグ情報ＣＣ（ｎ）がＲ
ＡＭ１３のスタック領域１３ａおよび１３ｂに記録され
ると共に、それぞれのテンポラルレジスタＴＲ１および
ＴＲ２にもストアされる。したがって、この段階で、復
帰処理が行われると、テンポラルレジスタＴＲ１および
ＴＲ２にストアされた復帰アドレスＩＰ（ｎ）およびフ
ラグ情報ＣＣ（ｎ）がフェッチユニット２１により用い
られるので、１クロックで復帰処理を実行できる。

【００８６】このとき、スタック１３ａおよび１３ｂを
アクセスするアドレスＵＰ−ＡおよびＵＰ−Ｂとして
は、スタック領域１３ａおよび１３ｂの次（時間経過と
しては事前の割り込み処理における）の復帰アドレスＩ
Ｐ（ｎ−１）およびフラグ情報ＣＣ（ｎ−１）のアドレ
スが出力される。したがって、メモリデータバスには復
帰アドレスＩＰ（ｎ−１）およびフラグ情報ＣＣ（ｎ−
１）が出力されている。このため、復帰アドレスＩＰ
（ｎ）に復帰する処理を行うとときに、具体的には次の
クロックの立ち上がりまたは立ち下がりでバスに出力さ
れている次の復帰アドレスＩＰ（ｎ−１）およびフラグ
情報ＣＣ（ｎ−１）をテンポラルレジスタＴＲ１および
ＴＲ２にロード（ストア）することが可能である。そし
て、次のクロックで復帰アドレスＩＰ（ｎ−１）に復帰
する処理が発生しても、テンポラルレジスタＴＲ１およ
びＴＲ２のデータを用いて１クロックで復帰処理を実行
することができる。割り込み復帰に限らず、他の命令、
たとえば、分岐命令あるいはコール命令におけ復帰処理
においても同様の方法により１クロックで処理すること
ができる。なお、復帰アドレスおよびフラグ情報をダブ
ルワードのデータとしてスタック領域に記憶することに
より割り込み処理の復帰に伴いスタック領域をアクセス
するアドレスを１つにすることも可能である。

【００８７】本例の制御ユニット１０においては、この
ような制御を行うレジスタ管理機能をＰＵ３２に用意し
ておくことにより、１クロックで分岐命令、条件分岐、
サブルーチンコール、割り込み処理要求サービスの復帰
処理を実行できる。したがって、１クロックを問題とす
るリアルタイム処理においても、効率の良いマイクロプ
ログラムを用いることが可能であり、生産性の高いプロ
グラミングによりリアルタイム制御を行うことができ
る。

【００８８】このように、本例のデータ処理装置１は、
１クロック単位での正確なリアルタイム制御が可能であ
り、プログラマビリティを保証しながら、従来の専用回
路に代わりこれを並列性の高いマイクロプログラム制御
によりＭＰＥＧビットストリームの復号処理を高速で実
現することができる。さらに、１クロック単位での処理
を正確に定義可能で、かつ割り込み処理あるいはエラー
処理などの汎用処理（汎用データ処理）を専用命令と並
行して実行可能である。しかも、同期の問題を命令コー
ドレベルで完全にクリアしており、同期制御のための通
信回路などは不要である。また、重複する回路などを設
ける必要がないので、極めて低コストでコンパクトに実
現することができる。

【００８９】もちろん、上記にて説明した本発明にかか
るアーキテクチャを備えた制御ユニットは、ＶＬＤに限
定されず、正確なリアルタイム制御が要求され、さら
に、大きなスループットが要求されるデータ処理装置、
ネットワーク制御装置などの他の制御装置においても非
常に有効である。そして、多重処理可能な汎用データ処
理命令を備えたマイクロプログラムによる制御であるに
もかかわらず、専用のステートマシンによる制御と同一
品質の処理を提供することができる。したがって、従来
の専用ステートマシンが適用されている応用分野の全て
に本発明にかかる制御装置の適用を検討することが可能
である。

【００９０】

【発明の効果】以上に説明したように、本発明にかかる
マイクロコードによる制御装置は、少なくとも１つの専
用データ処理ユニットと、汎用データ処理ユニットとを
備えており、これらに対し共通のフェッチユニットによ
りマイクロコードで記述された専用命令および汎用命令
を供給できるようにしたものである。したがって、命令
コードレベルで専用データ処理ユニットと汎用データ処
理ユニットを同期制御することが可能であり、回路規模
を大きくすることなく、それらのユニットにおいて多重
処理を行うことができる。このため、開発費用などを含
めたコストパフォーマンスが高く、リアルタイム性が要
求される処理に適した高速処理用の制御装置およびこれ
を用いたデータ処理装置を提供することができる。

【００９１】さらに、本発明においては、１クロック単
位での正確なリアルタイム制御を実現する幾つかの構成
を開示しており、大きなスループットとリアルタイム性
が要求される復号装置、符号化装置、通信装置、データ
処理装置、専用命令実行機能およびユーザ定義命令の実
行機能などを備えたマイクロプロセッサーあるいはデジ
タルシグナルプロセッサなど多種多様な分野に適用でき
る。さらに、本発明は、高速処理をソフトウェアにて実
現する目的のＦＰＧＡ、ゲートアレイ、エンベデッド・
アレイ、スタンダードセル・ベースのＬＳＩ、フルカス
タム・ベースのＬＳＩなどにも適用されるものである。

【図面の簡単な説明】

【図１】本発明にかかる制御ユニットを備えた可変長符
号復号用のデータ処理装置（ＶＬＤ）の概略構成を示す
ブロック図である。

【図２】本発明にかかる制御ユニットの概略構成を示す
ブロック図である。

【図３】図２に示す制御ユニットの命令コードの構成を
示す図である。

【図４】命令コードがコードＲＯＭに格納されている様
子を模式的に示す図である。

【図５】コードＲＯＭから命令コードをフェッチする構
成の一例を示す図である。

【図６】テンポラルレジスタの制御を模式的に示す図で
ある。

【符号の説明】

１ 高速ＶＬＤ ２ 入力ＦＩＦＯ ３ スタートコード検出回路 ４ ＶＬＣテーブル ５ 比較回路 ６ ホスト・インターフェース ７ ＩＱ／ＩＤＣＴインターフェース ８ ＭＣＰインターフェース ９ 外部ＣＰＵインタフェース １０ 制御ユニット １１ バス １２ コードＲＯＭ １３ ＲＡＭ １９ 内部ＣＰＵ ２１ フェッチユニット ２２ デコード実行ユニット ２３ インタフェースユニット ３１ 専用データ処理ユニット ３２ 汎用データ処理ユニット ３３、３４ デコードユニット ３５、３６ 実行ユニット ３７、３８ インタフェースサブユニット ３９ レジスタ管理機能 ４１ フェッチデータ出力ユニット ４２ フェッチアドレス出力ユニット ４３ 実行制御ユニット ４４ フェッチ制御ユニット ５０ 命令コード ５１ 並列処理フラグ ５２ 命令長コード ５３ 識別コード ５４ オペランド用フィールド ＦＲ０、ＦＲ１、ＦＲ２ フェッチレジスタ ＶＲ０、ＶＲ１ 実行レジスタ ＴＲ テンポラルレジスタ

Claims (20)

【特許請求の範囲】
1. 【請求項１】 特定のデータ処理に適した専用回路に対
   する専用命令をデコードおよび実行可能な少なくとも１
   つの専用データ処理ユニットと、 前記専用命令以外の処理を行う汎用命令をデコードおよ
   び実行可能な汎用データ処理ユニットと、 マイクロコード化された前記専用命令および汎用命令を
   記憶したコードメモリから命令コードをフェッチし、前
   記専用データ処理ユニットおよび汎用データ処理ユニッ
   トに供給するフェッチユニットとを有する制御装置。
2. 【請求項２】 請求項１において、前記命令コードは、
   前記専用命令および汎用命令、さらに複数の前記専用デ
   ータ処理ユニットを有するときはいずれかの専用データ
   処理ユニットの専用命令であることを識別可能な識別コ
   ードを備えており、 前記フェッチユニットは、前記識別コードをデコードし
   て前記汎用データ処理ユニットまたはいずれかの専用デ
   ータ処理ユニットに対しデコードおよび実行を指示する
   実行制御部を備えていることを特徴とする制御装置。
3. 【請求項３】 請求項１において、前記命令コードは、
   後続の命令コードが前記汎用データ処理ユニットまたは
   前記専用データ処理ユニット、さらに複数の前記専用デ
   ータ処理ユニットを有するときはそれらのいずれかにお
   いて並列処理可能であることを示す並列処理フラグを備
   えており、さらに、 前記フェッチユニットは、前記命令コードの並列処理フ
   ラグに基づき前記汎用データ処理ユニットまたは前記専
   用データ処理ユニット、さらに複数の前記専用データ処
   理ユニットを有するときはそれらのいずれかに対し前記
   後続の命令コードのデコードおよび実行を指示する実行
   制御部とを備えている制御装置。
4. 【請求項４】 請求項１において、さらに、少なくとも
   前記汎用データ処理ユニットまたは前記専用データ処理
   ユニット、さらに複数の前記専用データ処理ユニットを
   有するときはそれらのいずれかのための実行レジスタを
   有し、さらに、前記フェッチユニットは、前記実行レジ
   スタに前記命令コードをストアすると同時に後続の命令
   コードをフェッチするフェッチデータ出力部を備えてい
   る制御装置。
5. 【請求項５】 請求項４において、各々の前記専用デー
   タ処理ユニットのための前記実行レジスタを有する制御
   装置。
6. 【請求項６】 請求項１において、前記命令コードは、
   後続の命令コードが前記汎用データ処理ユニットまたは
   前記専用データ処理ユニット、さらに複数の前記専用デ
   ータ処理ユニットを有するときはそれらのいずれかにお
   いて並列処理可能であることを示す並列処理フラグを備
   えており、さらに、 前記フェッチユニットは、少なくとも前記汎用データ処
   理ユニットまたは前記専用データ処理ユニット、さらに
   複数の前記専用データ処理ユニットを有するときはそれ
   らのいずれかのための実行レジスタに前記命令コードを
   ストアすると同時に前記後続の命令コードをフェッチす
   るフェッチデータ出力部と、 前記命令コードの並列処理フラグに基づき前記汎用デー
   タ処理ユニットまたは前記専用データ処理ユニット、さ
   らに複数の前記専用データ処理ユニットを有するときは
   それらのいずれかに対し前記後続の命令コードのデコー
   ドおよび実行を指示する実行制御部とを備えている制御
   装置。
7. 【請求項７】 請求項１において、前記命令コードは、
   該命令コードのワード長を示す命令長コードを備えてお
   り、さらに、 前記フェッチユニットは、前記命令コードに続く最大命
   令長分のマイクロコードを後続の命令コードとしてフェ
   ッチするフェッチデータ出力部を備えている制御装置。
8. 【請求項８】 請求項７において、前記フェッチユニッ
   トは、さらに、２ライン分の命令フェッチアドレスを出
   力するフェッチアドレス出力部を備えている制御装置。
9. 【請求項９】 請求項１において、前記フェッチユニッ
   トは、命令フェッチアドレスを出力するフェッチアドレ
   ス出力部と、 このフェッチアドレス出力部に対しテンポラルレジスタ
   に格納された復帰アドレスを供給可能なフェッチ制御部
   とを備えており、さらに、 汎用データ処理ユニットは、分岐または割込み命令を実
   行するときに復帰アドレスをメモリに記憶すると共に前
   記テンポラルレジスタにストアし、復帰処理を実行する
   ときに次の復帰アドレスを前記メモリから前記テンポラ
   ルレジスタにロードするレジスタ管理機能を備えている
   制御装置。
10. 【請求項１０】 請求項９において、前記レジスタ管理
    機能は、割込み復帰アドレス用およびコンディションコ
    ード用の前記テンポラルレジスタを各々備えており、割
    込み命令を実行するときに復帰アドレスおよびコンディ
    ションコードを前記メモリに記憶すると共に、前記割込
    み復帰アドレス用および前記コンディションコード用の
    テンポラルレジスタに各々ストアし、復帰処理を実行す
    るときに復帰アドレスのメモリアドレスおよびコンディ
    ションコードのメモリアドレスを出力し次の復帰アドレ
    スおよびコンディションコードを前記メモリから前記テ
    ンポラルレジスタに各々ロードすることを特徴とする制
    御装置。
11. 【請求項１１】 請求項１ないし１０のいずれかに記載
    の制御装置と、この制御装置によって制御可能な少なく
    とも１つの前記専用回路とを有するデータ処理装置。
12. 【請求項１２】 請求項１１において、前記専用回路
    は、符号化されたデータストリームからスタートコード
    を検出する回路、または、可変長符号化されたデータを
    連続的に復号する回路であることを特徴とするデータ処
    理装置。
13. 【請求項１３】 請求項１に記載の制御装置の命令コー
    ドであって、前記専用命令および汎用命令、さらに複数
    の前記専用データ処理ユニットを有するときはいずれか
    の専用データ処理ユニットの専用命令であることを識別
    可能な識別コードを備えている前記命令コードが記録さ
    れていることを特徴とする記録媒体。
14. 【請求項１４】 請求項１３において、後続の命令コー
    ドが前記専用データ処理ユニットのいずれか、または前
    記汎用データ処理ユニットにおいて並列処理可能である
    ことを示す並列処理フラグをさらに備えた前記命令コー
    ドが記録されていることを特徴とする記録媒体。
15. 【請求項１５】 請求項１３または１４において、当該
    命令コードのワード長を示す命令長コードを備えた前記
    命令コードが記録されていることを特徴とする記録媒
    体。
16. 【請求項１６】 請求項１に記載の制御装置の制御方法
    であって、前記命令コードは、前記専用命令および汎用
    命令、さらに複数の前記専用データ処理ユニットを有す
    るときはいずれかの専用データ処理ユニットの専用命令
    であることを識別可能な識別コードを備えており、 前記識別コードをデコードして前記汎用データ処理ユニ
    ットまたは前記専用データ処理ユニット、さらに複数の
    前記専用データ処理ユニットを有するときはそれらのい
    ずれかに対しデコードおよび実行を指示する工程を有す
    る制御方法。
17. 【請求項１７】 請求項１６において、前記命令コード
    は、後続の命令コードが前記汎用データ処理ユニットま
    たは前記専用データ処理ユニット、さらに複数の前記専
    用データ処理ユニットを有するときはそれらのいずれか
    において並列処理可能であることを示す並列処理フラグ
    を備えており、さらに、 前記命令コードの並列処理フラグに基づき前記汎用デー
    タ処理ユニットまたは前記専用データ処理ユニット、さ
    らに複数の前記専用データ処理ユニットを有するときは
    それらのいずれかに対し前記後続の命令コードのデコー
    ドおよび実行することを指示する工程をさらに有する制
    御方法。
18. 【請求項１８】 請求項１７において、さらに、前記制
    御装置は、少なくとも前記汎用データ処理ユニットまた
    は前記専用データ処理ユニット、さらに複数の前記専用
    データ処理ユニットを有するときはそれらのいずれかの
    ための実行レジスタを有しており、 前記実行レジスタに前記命令コードをストアすると同時
    に後続の命令コードをフェッチする工程と、 前記命令コードの並列処理フラグに基づき前記汎用デー
    タ処理ユニットまたは前記専用データ処理ユニット、さ
    らに複数の前記専用データ処理ユニットを有するときは
    それらのいずれかに対し前記後続の命令コードのデコー
    ドおよび実行を指示する工程とをさらに有する制御方
    法。
19. 【請求項１９】 請求項１６において、前記命令コード
    は、該命令コードのワード長を示す命令長コードを備え
    ており、さらに、 前記命令コードに続く最大命令長分のマイクロコードを
    後続の命令コードとしてフェッチする工程をさらに有す
    る制御方法。
20. 【請求項２０】 請求項１６において、テンポラルレジ
    スタに格納された命令フェッチアドレスを出力する工程
    と、 分岐または割込み命令を実行するときに復帰アドレスを
    メモリに記憶すると共に前記テンポラルレジスタにスト
    アする工程と、 復帰処理を実行するときに次の復帰アドレスを前記メモ
    リから前記テンポラルレジスタにロードする工程とをさ
    らに有する制御方法。