JP2002055813A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 専用データ処理ユニットＶＵ１および汎用デ
ータ処理ユニットＰＵ２を備えたＶＵＰＵプロセッサに
おいて、さらに最適化が進んだプロセッサを提供する。 【解決手段】 ＶＵ１およびＰＵ２に制御信号φｖおよ
びφｐを供給する命令発行ユニットＤＵ２１をシーケン
サ化して専用回路とし、ＶＵＰＵプロセッサ２０をコン
パクトで低消費電力にする。ＶＵ１およびＰＵ２とのイ
ンタフェースをプログラマブルなＶＵＰＵプロセッサと
同一に保持することにより、検証が容易となり、信頼性
の高いプロセッサを短期間で提供することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、専用回路を備えた
データ処理装置に関するものである。

【０００２】

【従来の技術】ネットワークの高速・大容量化と画像処
理、特にデータ圧縮・伸張処理などのアプリケーション
を実行する際に処理装置に対する要求に代表されるよう
なリアルタイムな操作あるいは処理を要求するアプリケ
ーションの多様化は止まる所をしらないといっても過言
ではない。このため、高速化するパソコン・ゲーム機な
どに使用されるプロセッサは極めて高いクロック周波数
で動作するようになっており、複数のアプリケーション
を高速で処理する能力を持つに至っている。しかしなが
ら、これらのプロセッサは、汎用的な特徴をもつがゆえ
に、リアルタイムな処理が要求されるものについてすべ
て対応できるとは限らない。これに対し、ハードワイヤ
ードロジックなどにより特定の処理に特化した専用回路
は、リアルタイム応答を要求される処理に対して、その
様にデザインすることが可能である。したがって、リア
ルタイム応答への要求が高いアプリケーションの分野で
は、データ処理が一クロックでも遅れたら使い物になら
なくなるので、専用化してでも応答性を確保する必要が
ある。

【０００３】

【発明が解決しようとする課題】したがって、通信・ネ
ットワークや画像処理においては、このような専用化さ
れた回路を用いて制御装置を構成する要求が顕著であ
る。しかしながら、この種のアプリケーションの世界で
は、業界標準仕様が重要であり、この標準対応でなけれ
ばマーケットに参入できない。このため、各社とも仕様
の決定に影響力を及ぼそうとし、かつ、仕様が決定され
たらいち早くそのシステムを商品化して市場に投入する
ことがシェアの確保に繋がる。したがって、設計、特に
システムＬＳＩの設計期間を短縮すると共に、その後の
仕様変更に対する柔軟性が要求される。専用回路は、設
計および検証に係る期間が長く、また、仕様変更に対す
る柔軟性はほとんどない。したがって、性能的には専用
回路が要望されるものの、システムＬＳＩが設計および
開発される環境を考慮すると専用回路で対応することが
難しい。かといって、上述したように、汎用プロセッサ
では、リアルタイム応答性が不十分なことが多い。

【０００４】このような背景にあって、特願平１１−３
０７６８４号に開示されている技術がある。ここでは、
汎用プロセッサと同様あるいは小さな規模で汎用処理が
可能な汎用データ処理ユニット（ＰＵ）と、特定のデー
タ処理に特化した専用データ処理ユニット（ＶＵ）とを
有するデータ処理装置を提供している。このデータ処理
装置では、ＶＵを稼動する専用命令を汎用命令と共にデ
ータ処理装置のプログラムに命令セットとして取り込
み、リアルタイム応答が要求される処理についてはＶＵ
をコールする構成が可能であり、仕様変更などに対して
はプログラムレベルあるいはＰＵの処理によって対応で
きるという特徴を備えている。

【０００５】さらに、プログラムをフェッチするフェッ
チユニット（ＦＵ）およびデコーダと、基本的な命令セ
ットを備えたＰＵなどからなる基本的なアーキテクチャ
を用意し、それによって稼動されるＶＵをアプリケーシ
ョン毎に換えることができる。したがって、設計および
開発に費やされる期間も短縮することが可能であり、実
績のある専用回路をＶＵとして取り込むこともできる。
このため、リアルタイム性が要求されるアプリケーショ
ンに対応するシステムを短期間で開発することが可能で
あり、さらに、その後の設計変更などにも柔軟に対応す
ることができる。

【０００６】このように、汎用データ処理ユニット（Ｐ
Ｕ）と、専用データ処理ユニット（ＶＵ）を採用したア
ーキテクチャは、リアルタイムな応答性を要求されるア
プリケーションに適したシステムを短期間に開発でき、
その後の変更にも対応できるものである。そして、アプ
リケーションに特化した命令を組み込める設計方式とし
て、アプリケーションの仕様に対して最適なプロセッサ
を開発する方式として用いることも可能である。さら
に、データ処理装置として、特にシステムＬＳＩとして
高性能なもの、たとえば、低消費電力で、低コストであ
り、さらにコンパクトなものにする要求は常にある。そ
こで、本願においては、このアーキテクチャを一歩進
め、リアルタイム応答性および柔軟性を犠牲にすること
なく、消費電力を低減し、占有面積を小さくすることが
できるデータ処理装置を提供することも目的としてい
る。

【０００７】

【課題を解決するための手段】上記のようなシステムに
おいて、リアルタイム性を犠牲にすることなく、消費電
力を低減し、占有面積を小さくする方法として、汎用的
な部分、すなわち、ＰＵなどをすべて専用回路化するこ
とが考えられる。これにより、汎用性のある構成をすべ
て専用回路化できるので、回路構成およびレジスタなど
の不使用部分の無駄を省き、回路などを目的に合わせて
シンプルにできるので、回路規模を小さくすることがで
き、消費電力および占有面積の低減を実現できる。しか
しながら、専用回路化することにより柔軟性はなくな
り、変更などに対応することが困難になる。

【０００８】仕様が確定したり、システムが成熟するこ
とにより変更あるいは修正が必要なくなった段階、ある
いは、変更あるいは修正よりも消費電力を低減すること
などのほうが優先する段階になると、柔軟性を犠牲にす
ることは可能であるとしても、ＰＵなどの部分を専用回
路化するために再び回路設計、検証などの作業が必要と
なる。したがって、多大な時間と費用を費やすことにな
るので、専用回路化するメリットは薄れてしまう。

【０００９】そこで、本発明においては、ＶＵおよびＰ
Ｕの構成は変えずに、これらに命令を発行している部分
だけを専用回路化することにより、プログラムをフェッ
チし、デコードしている機能の部分をコンパクトにして
消費電量を低減し、また、占有面積を低減できるように
している。すなわち、本発明のデータ処理装置は、専用
命令により特定のデータ処理に特化した少なくとも１つ
の専用データ処理ユニットと、汎用命令により処理を指
定可能な汎用性の汎用データ処理ユニットと、専用デー
タ処理ユニットおよび汎用データ処理ユニットに対し専
用命令および汎用命令を供給する命令発行ユニットとを
有し、この命令発行ユニットをアプリケーションに特化
した構成で実現している。

【００１０】命令発行ユニットをアプリケーションに特
化した構成、すなわち、専用回路化、あるいはハードウ
ェアロジック化することにより、柔軟性は上記と同様に
減少する。しかしながら、命令発行ユニットだけを専用
回路化することにより、プログラマブルな構成からの設
計および検証などに費やされる時間および費用を軽減で
きる。さらに、プログラム制御したときのデータ処理装
置の機能は検証されているので、データ処理装置全体の
設計をし直したり、検証し直したりする必要はなく、プ
ログラムをデコードした状態を再現できるように命令発
行ユニットを専用回路化すればよい。したがって、初期
にプログラム開発および検証などで得た過去の資産を継
続して活かすことが可能であり、短期間で信頼性が高
く、さらにコンパクトで低消費電力のデータ処理装置を
提供することができる。

【００１１】すなわち、本発明においては、専用データ
処理ユニットと、汎用データ処理ユニットと、命令発行
ユニットとを有するデータ処理装置の開発方法であっ
て、命令発行ユニットがプログラマブルである第１の工
程と、命令発行ユニットがアプリケーションに特化して
いる第２の工程とを有する開発方法を提供する。

【００１２】プログラマブルであった命令発行ユニット
の部分を専用回路化する１つの適当な方法は、予めセッ
トされた制御信号をハードウェア的に順次出力すること
ができるシーケンサ方式である。また、検証済みの専用
データ処理ユニットおよび汎用データ処理ユニットの資
産をそのまま用いるには、プログラマブルな命令発行ユ
ニットとのインタフェースを同一にすることが望まし
く、そのためには、命令発行ユニットは、プログラムを
デコードした制御コードと等価な信号で専用命令および
汎用命令を発行するようにすることが有効である。すな
わち、開発方法の第２の工程において、第１の工程の命
令発行ユニットがプログラム中の専用命令および汎用命
令をデコードした制御信号と等価な信号で専用命令およ
び汎用命令を発行するように、アプリケーションに特化
した命令発行ユニットを作成あるいは開発することが有
効である。

【００１３】したがって、本発明においては、専用デー
タ処理ユニットと、汎用データ処理ユニットと、命令発
行ユニットとを有するデータ処理装置を開発する際に、
まず、アプリケーションの仕様の一部を実装する専用デ
ータ処理ユニット、および、専用命令および汎用命令に
より仕様を実行するプログラムを開発する第１の最適化
段階と、プログラマブルな命令発行ユニットを有するデ
ータ処理装置によりプログラムを最適化する第２の最適
化段階とを経た後に、これら第１および第２の最適化段
階の資産を活かし、ハードウェアロジック回路を用いた
命令発行ユニットを備えたデータ処理装置を開発する第
３の最適化段階を実行することができる。

【００１４】さらに、専用命令を専用データ処理ユニッ
トに出力するときは、汎用データ処理ユニットに対しｎ
ｏｐ命令を出力するようにすることで、シーケンシャル
な流れのプログラムにより専用データ処理ユニットおよ
び汎用データ処理ユニットを制御できるが、命令発行ユ
ニットを専用回路化したときも、同様のタイミングでｎ
ｏｐ命令を汎用データ処理ユニットに出力することによ
り検証済みの性能を維持することができる。

【００１５】

【発明の実施の形態】以下に図面を参照しながら本発明
についてさらに説明する。図１に、特定の処理に特化し
た専用データ処理ユニット（専用命令実行ユニット、以
降ではＶＵ）１と、汎用的な構成の汎用データ処理ユニ
ット（汎用命令実行ユニットあるいはプロセスユニッ
ト、以降ではＰＵ）２とを備えたデータ処理装置（プロ
セッサ）１０であって、プログラマブルなプロセッサの
概略構成を示してある。このプロセッサ１０は、ＶＵ１
およびＰＵ２にデコードされた制御信号を提供する命令
発行ユニット３を備えている。命令発行ユニット（ディ
スパッチユニット、以降ではＤＵ）３は、実行形式のプ
ログラムコード（マイクロプログラムコード）を内蔵し
たコードＲＡＭ４と、このコードＲＡＭ４から命令をフ
ェッチするフェッチユニット５とを備えている。フェッ
チユニット５は、前の命令あるいはステートレジスタ６
の状態、割り込み信号φｉなどによって決まる所定のコ
ードＲＡＭ４の所定のアドレスから命令をフェッチする
フェッチ部７と、フェッチされた専用命令あるいは汎用
命令（一般命令）をデコードしてそれぞれを専用命令を
デコードした制御信号（デコーデド・コントロール・シ
グナル；Decoded Control Signal）φｖあるいは汎用命
令をデコードした制御信号（デコーデド・コントロール
・シグナル；Decoded Control Signal）φｐとしてＶＵ
１あるいはＰＵ２に供給するデコード回路８とを備えて
いる。さらに、ＰＵ２からは実行状態を示すステータス
信号（Exec unit Status Signal）φｓが返され、ＰＵ
２およびＶＵ１の状態がステートレジスタ(状態レジス
タ)６に反映されるようになっている。

【００１６】ＰＵ２は、汎用レジスタ、フラグレジスタ
および演算ユニット（ＡＬＵ）などから構成される汎用
性の高い実行ユニット（ＥＵ）９と、この実行ユニット
９で処理を行う際の一時的な記憶領域となるデータＲＡ
Ｍ１２とを備えている。上述した命令発行ユニットＤＵ
３および汎用データ処理ユニットＰＵ２を１組の構成単
位としてみると、コードＲＡＭ４、ＦＵ５および実行ユ
ニット９を有する構成であり、概略構成は、汎用的なプ
ロセスユニットと同様の構成となる。したがって、ＤＵ
３およびＰＵ２をプロセッサユニット１１として見るこ
とも可能であり、このプロセッサユニット１１からＶＵ
１を制御するシステムあるいは設計思想でも本例のプロ
セッサ１０を構成あるいは設計することができる。

【００１７】ＤＵ３あるいはプロセッサユニット１１か
らの専用命令φｖを実行する専用データ処理ユニットＶ
Ｕ１は、ＤＵ３が供給する命令がＶ命令φｖであるか、
およびそれが自己のＶＵ１を起動する命令であるかなど
デコードするユニット１３と、予め特定のデータ処理を
行うように制御信号をハードウェア的に出力するＦＳＭ
（Finite State Machine、ファイナイトステートマシ
ン）１４と、このＦＳＭ１４からの制御信号に従って特
定のデータ処理を行うようにデザインされたデータパス
部１５と、ＰＵ２とのインタフェースをとるインタフェ
ースレジスタ１６とを備えている。ＶＵ１の内部状態は
インタフェースレジスタ１６を介してＰＵ２で参照で
き、また、データパス部１５で処理された結果はＰＵ２
に供給され、ＰＵ２ではその結果を利用した処理が行わ
れる。ＦＳＭ１４は、専用回路をハードウェアシーケン
ス制御方式で実現するためのものであり、レジスタに状
態を持ち、その状態に応じて制御信号を出力する有限状
態マシンである。状態の遷移は、現在の状態と入力信号
から組合せ回路で決定される。

【００１８】図１に示したプロセッサ１０では、コード
ＲＡＭ４に、汎用命令（Ｐ命令）および専用命令（Ｖ命
令）を含んだプログラムが記憶されており、それがＦＵ
５でフェッチされ、デコードされた制御信号φｐまたは
φｖとして命令発行ユニットＤＵ３から出力される。Ｖ
Ｕ１は、デコードユニット１３で制御信号φｖを判別し
て稼動する。また、複数のＶＵ１を備えている場合は、
これらの制御信号φｐおよびφｖから、自己のＶＵ１を
起動する専用命令に該当する制御信号φｖを判別し、そ
れがＦＵ５から供給されるとＶＵ１は稼動する。一方、
ＰＵ２には、汎用命令がデコードされた制御信号φｐだ
けが供給されるようになっており、Ｖ命令をデコードし
たＰＵ２では実行できない命令はＰＵ２には発行されな
いようになっている。その代わりに、実行を伴わないｎ
ｏｐ命令を示す制御信号が発行され、ＰＵ２の処理はス
キップされる。Ｖ命令をデコードした制御信号を発行す
る代わりにｎｏｐ命令を発行することにより、ＰＵ２は
Ｖ命令あるいはそれをデコードした制御信号に対処する
必要がない。ＶＵ１は、アプリケーションなどによって
変更されるものであり、ＶＵ１に指示を出す専用命令も
アプリケーションによって変わることが多い。ＶＵ１
は、アプリケーションに特化した専用回路であり、Ｖ命
令をデコードした制御信号を解釈するように設計するこ
とは容易である。一方、ＰＵ２は、ｎｏｐ命令が出力さ
れることにより、ＶＵ１に特化した命令に対処する必要
がなく、基本命令あるいは汎用命令を解釈して実行でき
る機能があればよく、汎用性を犠牲にすることなく様々
なアプリケーションに対応したＶＵ１と共存し、これら
を制御したり、その演算結果を用いて処理を行うことが
できる。

【００１９】このように、図１に示したプロセッサ１０
は、先に説明した、リアルタイム応答を実現できる専用
回路ＶＵ１と、汎用性があるプロセス回路ＰＵ２とを有
するものであり、リアルタイム応答性を犠牲にすること
なく、設計および開発期間を短縮でき、さらに、その後
の変更や修正にも柔軟に対処できるものである。専用回
路ＶＵ１は、１つに限定されることはない。アプリケー
ションで要求される専用処理を処理できるように複数の
専用回路ＶＵ１を用意し、それぞれの専用回路ＶＵ１を
稼動する複数の専用命令をプログラムコードに含めるこ
とが可能である。

【００２０】図２に、本発明にかかるプロセッサ２０の
概略構成を示してある。このプロセッサ２０は、図１に
示したプロセッサ１０と同様に、特定の処理に特化した
専用データ処理ユニット（ＶＵ）１と、汎用的な構成の
汎用データ処理ユニット（ＰＵ）２とを備えたデータ処
理装置（プロセッサ）２０であって、これらの構成は図
１に示したプログラマブルなプロセッサ１０と同じ構成
である。本例のプロセッサ２０も命令発行ユニット（Ｄ
Ｕ）２１を備えており、本例のＤＵ２１は、組み合わせ
回路（ＦＳＭ）２２で構成され、ハードウェアシーケン
ス制御が採用されている。この組み合わせ回路２２は、
状態の遷移が現在の状態を示すステートレジスタ２３の
状態と、割り込み信号φｉ、ＰＵ２からのステータス信
号φｓなどの入力信号の組合せで決定され、それに応じ
て制御信号φｐおよびφｖが出力される専用回路であ
る。

【００２１】本例のＤＵ２１の組み合わせ回路２２は、
状態の遷移によって出力される汎用命令に対応する制御
信号φｐ、および専用命令に対応する制御信号φｖが、
上記のプログラマブルなＤＵ３で供給される制御信号と
等価な信号となっている。すなわち、プログラマブルな
ＤＵ３でプログラム中のＰ命令あるいはＶ命令をデコー
ドした制御信号と等価な信号になっており、ＶＵ１およ
びＰＵ２と、ＤＵ２１とのインタフェースは、プログラ
マブルなＤＵ３とまったく同一となっている。このた
め、本例のプロセッサ２０においても、ＤＵ２１と、Ｐ
Ｕ２との組み合わせをシーケンサ化されたプロセスユニ
ット２５として設計することも可能であり、ＤＵ２１が
シーケンサ化されたプロセスユニット２５と、プログラ
マブルなプロセッサ１０で採用したものと同じＶＵ１と
の組み合わせによって本例のプロセッサ２０を構成する
ことも可能である。

【００２２】さらに、本例のＤＵ２１は、ＶＵ１および
ＰＵ２とのインタフェースおよび制御信号φｐおよびφ
ｖを発行するタイミングなどをプログラマブルなＤＵ３
と同一に処理できるように、Ｖ命令の制御信号φｖが発
行されるときは、ＰＵ２にｎｏｐ命令の制御信号が出力
されるようにしている。図３に、そのインタフェース回
路２４の一例を示してある。この例では、組み合わせ回
路２２からＶ命令である制御信号（デコーデド・コント
ロール・シグナル；Decoded Control Signal）φｖと汎
用命令である制御信号（デコーデド・コントロール・シ
グナル；Decoded Control Signal）φｐが状態の遷移に
応じて順次出力され、それらはＶＵ１に供給され、ＶＵ
１のデコードユニット１３がそれを解釈する。一方、制
御信号φｖおよびφｐはインタフェース回路２４のセレ
クタ２７にも入力され、このセレクタ２７にはｎｏｐ命
令の制御信号φｎも入力される。そして、組み合わせ回
路２１からは、出力されている命令がＶ命令かＰ命令か
を示すＶＵ／ＰＵ選択信号φｊが出力され、それによっ
てセレクタ２７がＰ命令の制御信号φｐかｎｏｐ命令の
制御信号φｎを選択してＰＵ２へ供給する。

【００２３】したがって、本例のプロセッサ２０におい
ても、ＰＵ２へは専用命令のデコード信号φｖが供給さ
れることはなく、ＰＵ２は汎用の一般命令を解釈して動
作する機能だけで構成することができる。そして、Ｖ命
令が供給されるタイミングではｎｏｐ命令がＰＵ２に供
給されるようになっているので、命令発行ユニットＤＵ
２１としては、Ｐ命令とＶ命令を状態遷移に応じて所定
の順番で出力あるいは供給することが可能である。この
ため、ＤＵ２１では、Ｐ命令とＶ命令とを別々の異なる
ＦＳＭで取り扱い、並列処理するためにタイミングを合
わせて制御するような複雑な構成は不要であり、１つの
ＦＳＭでシーケンス制御することにより、プロセッサ２
０としては、ＶＵ１とＰＵ２とを並列で制御することが
可能となる。そして、ＶＵ１とＰＵ２とを並列で制御す
るタイミングなどの調整は、状態の遷移に応じて出力さ
れる制御命令φｖおよびφｐの順番によって行うことが
できるので、極めてシンプルな構成でありながら、ＶＵ
１とＰＵ２との並列処理の調整あるいは調停を組み合わ
せ回路２２が制御命令を出力するタイミング、すなわ
ち、クロック単位で厳密に制御することが可能である。

【００２４】このように本例のプロセッサ２０は、特定
の処理に特化し、リアルタイム応答性能も高い専用回路
によるＶＵ１と、汎用処理に適し、柔軟な制御が可能な
ＰＵ２とを備え、これらＶＵ１とＰＵ２とを並列に駆動
して処理を実行するプロセッサであり、リアルタイム応
答性を犠牲にせずに汎用処理との並列度を上げることが
でき、画像処理あるいはゲームのアプリケーションで重
要な割り込み信号φｉに対応する制御などが組み込みや
すいプロセッサとなっている。そして、これらＶＵ１お
よびＰＵ２に制御信号φｖおよびφｐを出力するＤＵ２
１がシーケンサ制御方式で専用回路化されている。この
ため、プログラマブルな命令発行ユニットＤＵ３がコー
ドＲＡＭ、フェッチ部およびデコード回路などを備えて
いるのに対し、専用回路化されている命令発行ユニット
２１は、ほとんど組み合わせ回路だけで構成することが
可能である。したがって、プロセッサ全体をコンパクト
に設計することが可能となり、消費電力を低減すること
ができる。さらに、製造コストを抑えることも可能とな
る。

【００２５】しかしながら、専用回路化することによ
り、仕様の変更などに対処することは難しくなる。した
がって、リアルタイム応答が要求される特定のアプリケ
ーションの処理を目的としてＶＵを用いたプロセッサを
開発する初期段階で本例のプロセッサ２０を採用するこ
とは難しい。このため、第１の工程として、プログラマ
ブルなＤＵ３を搭載したプロセッサ１０を使用してある
程度仕様が固まった後に、第２の工程として、本例のプ
ロセッサ２０は、変更がほとんどない状態になった段階
で採用される。

【００２６】即ち、プログラマブルなＤＵにより制御さ
れるＶＵおよびＰＵを備えたプロセッサ（ＶＵＰＵ方式
と呼んでいる）では、特殊な演算を専用命令化して専用
命令（ＶＵ命令あるいはＶ命令）としてＰＵからコール
する形式を採る。従って、Ｖ命令をコールする前後は汎
用命令（ＰＵ命令あるいはＰ命令）列となる訳であり、
ＶＵが確定した後でも汎用命令であるＰ命令の組み合わ
せは変更できる。例えば、専用命令（変数を掛けて、掛
けて、割って、余りを算出する、といった内容）そのも
のの仕様は変化しなくても、その専用命令をコールする
条件が変わった場合には、Ｐ命令あるいはＰ命令とＶ命
令の順番をプログラムにて変更し、呼び出し条件を柔軟
に変更することができる。専用命令による処理内容が変
わるとＶＵのアーキテクチャにも影響を与えることにな
るが、専用命令そのものの仕様は変化せず、その適用条
件（制御状況）が変わるということはよくあるケースだ
からである。したがって、プロセッサを開発する第１の
段階（第１の工程）では、プログラマブルなＤＵ３を備
えているプロセッサは非常に有効である。

【００２７】しかしながら、全体の仕様が固まってもう
変更が見込まれない場合には、もはや、ＰＵが柔軟であ
る必要がなくなり、ＰＵを固定化することが望ましい状
態となる。即ち、ソフトウェアでの変更可能である必要
が無くなるのである。仕様の変更に対処できる機構がも
はや余計なコストあるいは経済的および製品的なディメ
リットになる可能性があるからである。特にソフトウェ
アを搭載しているコードＲＡＭが面積と消費電力の観点
から余剰なコストとなってしまうのである。

【００２８】したがって、本例では、第２の段階（第２
の工程）として、命令発行ユニットＤＵの単位でハード
ウェア化している。これに対し、プロセッサ全体を回路
構成から見直してハードウェア化することもプロセッサ
をハードウェア化する１つの方法である。プロセッサ全
体の回路構成などを見直してハードウェア化することに
より、プロセッサ全体が処理対象のアプリケーションに
対し最適化されるので、そのようなプロセッサが製造さ
れたときは、経済的および性能的な効果が非常に大き
い。しかしながら、プログラマブルなＶＵＰＵプロセッ
サを開発および使用してきた間の知識的あるいは経験的
な資源を有効に活かすことが難しい。そこで、本例のプ
ロセッサ２０は、第２の工程として、プログラマブルな
ＶＵＰＵで蓄積された様々な資源を有効に活用すること
ができ、ハードウェア化された信頼性の高いＶＵＰＵを
短期間に開発できる方法としてＤＵの単位でハードウェ
ア化する方法を採用している。

【００２９】図４に基づき、さらに詳細に説明する。図
４（ａ）に示すＣ言語で記述されたプログラム３１を実
行するプロセッサをＶＵＰＵ方式で実現する場合、その
プログラム３１はコンパイラでアセンブラに変換され
て、図４（ｂ）に示す実行形式（ＰＵプログラムコー
ド）３２となる。この際、高速性あるいはリアルタイム
性を確保したい部分はあらかじめ人手また自動変換によ
り、Ｃソースコード３１のその部分３１ａを専用ハード
ウェア、すなわちＶＵ１に置き換える作業を行う。実際
に設計する際は、人手あるいは自動により論理設計段階
でＣソースコードからＲＴＬモデルに変換しておき、そ
のＲＴＬを実行あるいは実現する論理回路を、図４
（ｂ）に示すＶＵ１として設計および開発する。そし
て、そのＶＵを稼動する命令を専用命令（Ｖ命令）とし
て用意し、プログラム中でその専用命令をコールする形
となる。従って、ＰＵプログラムコード３２のアセンブ
ラ記述の中には専用命令（本例ではＶ−ＯＰ）とその他
のＰ命令が記述されていることになる。

【００３０】さらに具体的に説明する。図４（ａ）のＣ
プログラム３１のｆｏｒ文内でｆ１からｆ３なる機能フ
ァンクション（加減算等の処理）を行っており、このｆ
ｏｒ文を一専用命令で実行可能とする場合には、この部
分３１ａを対象とし、これら機能ファンクションを行う
データパス部（インタフェース・レジスタＶＲを含む専
用回路）１５と、このデータパス部１５によりプログラ
ムの一部３１ａの処理を順番で実行するＦＳＭ１４とが
ＶＵ部として必要となり、これらがハードウェアロジッ
クとして実現される。そして、ＦＳＭ１４を起動するＶ
命令がＶ−ＯＰとして定義され、図４（ｂ）に示すＰＵ
用のアセンブラプログラム３２に埋め込んだ形態とな
る。したがって、開発の第１の段階としては、このプロ
グラム３２により、図１に示したプログラマブルなＶＵ
ＰＵプロセッサ１０を制御することができる。

【００３１】プログラマブルなＶＵＰＵプロセッサ１０
は、このようにしてＶ命令が埋め込まれた形のアセンブ
ラプログラム３２により、仕様の変更がＶ命令に及ばな
い場合にはＰ命令のみの追加・変更・削除で対応できる
ので非常に便利である。したがって、ＶＵＰＵプロセッ
サ１０を実際にシステムに組み込みアプリケーションを
処理しながら仕様の追加、変更などを行うことができ
る。先にＣプログラムをプログラマブルなＶＵＰＵプロ
セッサ用に適応した段階を第１の最適化とすると、ＰＵ
用のアセンブラプログラム３２を実システムに使用して
ブラッシュアップする段階は第２の最適化と呼ぶことが
できる。

【００３２】そして、実システムに適用して試用あるい
は開発段階が終了すると、その段階でほぼ第２の最適化
も終了するので、いったん仕様がフィックスした状態と
なる。したがって、プログラマブルな仕様は不要とな
り、上述したようにプログラムコードＲＡＭなどの構成
は、第２の最適化が終了したプロセッサにおいては余計
なシステムとなる。

【００３３】このため、本例では図４（ｃ）に示すよう
に、アセンブラプログラム３２の各ステップを状態に割
り付け、シーケンサ化し、それを組み合わせ回路２２で
実現することにより、ＶＵＰＵプロセッサ１０をハード
ウェア的にも最適化し、経済的なプロセッサ２０として
提供するようにしている。この段階を第３の最適化と呼
ぶことができる。本例では、組み合わせ回路２２、すな
わち、シーケンサの入力はプロセスユニット２５に対す
る割り込み信号φｉとＰＵ２のステータス信号φｓであ
り、ステータス信号φｓはＰＵ（ＰＵ実行ユニット）の
ファシリティである汎用レジスタ・フラグレジスタ・Ａ
ＬＵなどの状態を伝える信号である。さらに、組み合わ
せ回路２２の出力は、プログラマブルなＶＵＰＵ１０に
おいて命令発行ユニットＤＵ３から供給される制御信号
と同じ、すなわち、プログラムがデコードされた制御信
号としている。したがって、第３の最適化を行うとき
に、ＰＵ２の構成はもちろんＶＵ１の構成を変更する必
要がなく、命令発行ユニットＤＵの機能だけをハードウ
ェアに置き換えることができる。このため、プロセッサ
全体を再設計および検証することなく、専用回路化され
たＤＵ２１の機能が確認できれば、プロセッサ２０とし
ては実証済みの信頼性の高いものを提供することができ
る。その一方で、プログラマブルなＶＵＰＵをハードウ
ェア的に最適化するときに占有面積および消費電力的に
メリットの大きな命令発行する部分をコンパクトにする
ことができるので、最適化のメリットも大きい。

【００３４】すなわち、本例の、シーケンサ化されたＶ
ＵＰＵプロセッサ２０においては、プログラマブルなＶ
ＵＰＵプロセッサ１０のＰＵ部のフェッチユニットに係
る信号と生成されたシーケンサの信号とを置換すること
により、シーケンサ化の際の追加検証が極めて少量です
む。さらに、シーケンサ化の際に、ＰＵ２のすべての汎
用レジスタを使用していないアセンブラコードであれ
ば、未使用の汎用レジスタはＰＵ２から削除することは
ＰＵ２のハードウェアをそれほど大きく変更しないで行
うことも可能である。この結果、アセンブラコードを搭
載するＲＡＭが削除できるのみならず、従来は未使用の
まま搭載されていた汎用レジスタも、そのアセンブラコ
ードをシーケンサ化する際にアセンブラコードの固定化
理由により削除することができる。そして、置換される
シーケンサの外部信号は、プログラマブルなＶＵＰＵプ
ロセッサ１０のフェッチユニット５に係る信号において
デコードされた制御信号φｖおよびφｐとＰＵ２からの
ステータス信号φｓの部分集合となり、最大で一致する
特徴を有する。

【００３５】このように、本例のプロセッサ２０では、
命令発行ユニットＤＵを専用回路化し、さらに、ＤＵと
ＶＵおよびＰＵとのインタフェースはプログラマブルな
ＶＵＰＵと同じにしてある。このため、Ｃ言語からプロ
グラマブルなＶＵＰＵに最適化した第１の最適化段階の
資産と、プログラマブルなＶＵＰＵを実システムなどに
適応して最適化した第２の最適化段階の資産を有効に活
用し、プログラマブルなＶＵＰＵを専用回路化する第３
の段階の最適化（第３の最適化段階）を行うことができ
る。したがって、コンパクトで低消費電力であり、さら
に、リアルタイム応答性に優れた、アプリケーションに
特化した専用回路化されたプロセッサを短期間に開発す
ることができ、さらに、信頼性の高いプロセッサを提供
することができる。

【００３６】さらに、本例のプロセッサ２０は、上述し
たように、オリジナルのＣプログラムを実行するために
ＶＵＰＵプロセッサを適用するという第１の最適化に加
えて、プログラマブルなＶＵＰＵプロセッサによる実シ
ステムに対応した第２の最適化を経た状態で、第３の最
適化段階として専用回路化されている。このため、Ｃプ
ログラムを実現するプロセッサを専用回路により直接設
計および開発する方法と比較すると、低コストで短期間
に信頼性の高いプロセッサを開発することができる。

【００３７】上述したように専用回路化されたプロセッ
サは仕様変更などに柔軟に対応できないので、直に専用
回路によるプロセッサを開発した場合は、そのような仕
様変更に対応できないか、あるいは膨大な時間をかけて
再設計するしかない。これに対し、本例のプロセッサ２
０は、仕様が決定されるまではプログラマブルな状態で
対応することが可能である。さらに、プログラマブルな
ＶＵＰＵプロセッサはリアルタイム応答性があるので、
実際に製品として市場に供給することも可能であり、短
期間にアプリケーション用のＬＳＩとして実際にシステ
ムに組み込むことができる。一方、プログラマブルなだ
けのプロセッサで仕様を決定すると、それを専用回路化
した段階で、リアルタイム応答性などが大きく異なって
しまい、その段階でさらに仕様変更などが生ずる。これ
に対し、本例のプロセッサ２０はプログラマブルなＶＵ
ＰＵプロセッサ１０をベースにしたものであり、プログ
ラマブルな段階でリアルタイム応答性があり、実際のデ
ータ処理の性能はプログラマブルであろうとなかろうと
等価なもので仕様を決定できる。このため、上述したよ
うに、本発明に係る専用回路化されたＶＵＰＵプロセッ
サ２０は、短期間で開発できると共に、信頼性が高く、
開発途上の仕様変更などに柔軟に対応でき、専用回路化
された後は、コンパクトで低消費電力のプロセッサにす
ることができる。また、プログラマブルなＶＵＰＵとプ
ロセッサとしては完全な互換性を担保できるので、シー
ケンス方式に変更することにより市場の優位性は損なわ
れることはなく、低コスト化および低消費電力化できる
ので、さらに優位なプロセッサとして提供することがで
きる。

【００３８】なお、ＶＵＰＵプロセッサでＣプログラム
の処理を行う場合、プログラムコード量が膨大であると
きは、プログラマブルなＤＵを実現するゲート数がそれ
ほど増えないのに対し、シーケンサを実現する回路規模
が大きくなってしまうので、ＤＵをシーケンサ化するメ
リットは小さくなる。その境界は一概にはいえないが、
図５に示すように、プログラマブルなＤＵ３を実現する
ゲート数と、シーケンサ（組み込み回路）によるＤＵ２
１を実現するゲート数との概略を比較すると、ＰＵのプ
ログラムコードが数百ステップ付近である。したがっ
て、本発明に係る専用回路化されたＶＵＰＵプロセッサ
２０は、数百ステップ以下のプログラムコードで処理を
実行できるアプリケーションに特に適しており、多大な
効果を得ることができる。

【００３９】また、本例ではＤＵをシーケンサ方式で実
現しているが、ワイヤードロジックあるいはゲートロジ
ックなどの異なる形式で専用回路化することも可能であ
る。しかしながら、プログラムコードを専用回路化する
最も適当な方式の１つはシーケンサ方式である。さら
に、本例のＶＵＰＵ方式のプロセッサは、プログラム制
御によりリアルタイム応答性を確保できており、ＤＵを
さらに高速にする要求はそれほど大きくない。したがっ
て、シーケンサ方式が本発明では最も適当な方法である
といえる。

【００４０】

【発明の効果】以上に説明したように、本発明において
は、特定のデータ処理に特化した専用データ処理ユニッ
ト（専用命令実行ユニット）ＶＵと、汎用命令により汎
用処理が実行できる汎用データ処理ユニット(汎用命令
実行ユニット)ＰＵとを有するＶＵＰＵプロセッサにお
いて、これらに命令を発行する命令発行ユニットＤＵを
シーケンサなどのハードウェアロジックで実現するよう
にしている。したがって、ＤＵをハードウェア化しなが
ら、ＶＵあるいはＰＵに対する信号を、プログラマブル
なＶＵＰＵプロセッサにおいてフェッチユニットに係る
信号と生成されたシーケンサの信号と置換することが可
能となり、シーケンサ化の際の追加検証を極めて少量で
済ませることができる。このため、本発明により、リア
ルタイム応答性を維持しながらプログラマブルで仕様変
更などに柔軟に対処できるプログラマブルなＶＵＰＵプ
ロセッサを用いて最適化された資産を活用し、信頼性が
高く、コンパクトで、消費電力も少ない専用回路化され
たデータ処理装置を提供することができる。

【図面の簡単な説明】

【図１】プログラマブルなＶＵＰＵプロセッサの概要を
示す図である。

【図２】本発明に係るシーケンサ方式のＶＵＰＵプロセ
ッサの概要を示す図である。

【図３】シーケンサ方式のＶＵＰＵプロセッサにおいて
ＰＵに対しｎｏｐ命令を出力する構成例を示す図であ
る。

【図４】Ｃプログラムから、プログラマブルなＶＵＰ
Ｕ、そしてシーケンサ方式のＶＵＰＵと最適化が進む概
略を示す図である。

【図５】シーケンサ型と、プログラム制御型のゲート数
の概略を比較したグラフである。

【符号の説明】

１ 専用データ処理ユニット（専用命令実行ユニッ
ト）ＶＵ ２ 汎用データ処理ユニット（汎用命令実行ユニッ
ト）ＰＵ ３、２１ 命令発行ユニットＤＵ ４ コードＲＡＭ ５ フェッチユニットＦＵ ９ 実行ユニット １０ プログラマブルなＶＵＰＵプロセッサ(データ
処理装置) ２０ シーケンサ方式のＶＵＰＵプロセッサ(データ
処理装置) ２２ 組み合わせ回路 ２３ ステートレジスタ ２４ インタフェース回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉村 光正 東京都新宿区西新宿６丁目12番１号 パシ フィック・デザイン株式会社内 (72)発明者 杉浦 義英 東京都新宿区西新宿６丁目12番１号 パシ フィック・デザイン株式会社内 Ｆターム(参考） 5B013 AA11 DD03 5B033 AA01 AA05 AA07 BA03 CA24

Claims (12)

【特許請求の範囲】
1. 【請求項１】 専用命令により特定のデータ処理に特化
   した専用データ処理ユニットと、 汎用命令により処理を指定可能な汎用性の汎用データ処
   理ユニットと、 前記専用データ処理ユニットおよび汎用データ処理ユニ
   ットに対し前記専用命令および汎用命令を供給する命令
   発行ユニットとを有し、この命令発行ユニットがアプリ
   ケーションに特化されているデータ処理装置。
2. 【請求項２】 請求項１において、前記命令発行ユニッ
   トは、前記アプリケーションに特化した専用回路を備え
   ているデータ処理装置。
3. 【請求項３】 請求項１において、前記命令発行ユニッ
   トは、ハードウェアロジック回路で実現されているデー
   タ処理装置。
4. 【請求項４】 請求項１において、前記命令発行ユニッ
   トは、シーケンサで実現されているデータ処理装置。
5. 【請求項５】 請求項１において、前記命令発行ユニッ
   トは、プログラム中の前記専用命令および汎用命令をデ
   コードした制御信号と等価な信号で前記専用命令および
   汎用命令をそれぞれ発行するデータ処理装置。
6. 【請求項６】 請求項１において、前記命令発行ユニッ
   トは、前記専用命令を発行するときは、前記汎用データ
   処理ユニットに対しｎｏｐ命令を出力するデータ処理装
   置。
7. 【請求項７】 請求項１において、複数の前記専用デー
   タ処理ユニットを有するデータ処理装置。
8. 【請求項８】 請求項１において、前記専用データ処理
   ユニットは専用回路を備えているデータ処理装置。
9. 【請求項９】 専用命令により特定のデータ処理に特化
   した専用データ処理ユニットと、汎用命令により処理を
   指定可能な汎用性の汎用データ処理ユニットと、前記専
   用データ処理ユニットおよび汎用データ処理ユニットに
   対し前記専用命令および汎用命令をそれぞれ供給する命
   令発行ユニットとを有するデータ処理装置の開発方法で
   あって、 前記命令発行ユニットがプログラマブルである第１の工
   程と、 前記命令発行ユニットがアプリケーションに特化してい
   る第２の工程とを有する開発方法。
10. 【請求項１０】 請求項９において、前記第２の工程の
    前記命令発行ユニットは、前記第１の工程の前記命令発
    行ユニットがプログラム中の前記専用命令および汎用命
    令をデコードした制御信号と等価な信号で前記専用命令
    および汎用命令を発行する、開発方法。
11. 【請求項１１】 専用命令により特定のデータ処理に特
    化した専用データ処理ユニットと、汎用命令により処理
    を指定可能な汎用性の汎用データ処理ユニットと、前記
    専用データ処理ユニットおよび汎用データ処理ユニット
    に対し前記専用命令および汎用命令をそれぞれ供給する
    命令発行ユニットとを有するデータ処理装置の開発方法
    であって、 アプリケーションの仕様の一部を実装する前記専用デー
    タ処理ユニット、および、前記専用命令および汎用命令
    により前記仕様を実行するプログラムを開発する第１の
    最適化段階と、 プログラマブルな前記命令発行ユニットを有する前記デ
    ータ処理装置により前記プログラムを最適化する第２の
    最適化段階とを有する開発方法。
12. 【請求項１２】 請求項１１において、さらに、前記第
    ２の最適化段階の前記命令発行ユニットが前記プログラ
    ム中の前記専用命令および汎用命令をデコードした制御
    信号と等価な信号で前記専用命令および汎用命令を発行
    するハードウェアロジック回路を用いた前記命令発行ユ
    ニットを備えた前記データ処理装置を開発する第３の最
    適化段階を有する開発方法。