JP2007233990A - 情報処理装置およびその回路設計方法 - Google Patents
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Abstract
【解決手段】一つの半導体チップ1に形成されてなる情報処理装置であって、データの演算・加工をおこなうと共に、周辺回路30に設けられた周辺装置30a〜30cの制御をおこなう中央処理回路40が、所定の命令を所定の順序で実行するコアシーケンサ41と、算術的および論理的な演算処理をおこなうALU14と、ALU14の処理状態であるフラグを格納するステータスレジスタ15と、命令実行時にバッファとして使用する汎用レジスタ16とを有してなる情報処理装置100とする。
【選択図】図1
Description
前記命令対応リスト準備ステップにおいて、前記CPUの互いに異なる命令を一つの命令に統合し、前記ソースコード作成ステップにおいて、前記統合された命令を用いてソースコードを記述することが好ましい。
前記ソースコード作成ステップにおいて、異なる階層に属する互いに異なる部分ソースコードがある場合においては、前記互いに異なる部分ソースコードの一方の部分ソースコードをもう一方の部分ソースコード内に取り込んで新たな部分ソースコードとし、前記新たな部分ソースコードの属する階層を前記もう一方の部分ソースコードの属する階層として、前記異なる階層を一つにすることができる。
前記ソースコード作成ステップにおいて、異なる階層に同じ部分ソースコードが属する場合においては、前記同じ部分ソースコードの属する階層を一致させることができる。
命令対応リスト準備ステップS1において、図15の情報処理装置90におけるCPU11の互いに異なる命令を一つの命令(複合コマンド)に統合し、図6のソースコード作成ステップS2において、前記統合された命令を用いてソースコードを記述することが好ましい。これにより、ステートリスト作成ステップS4で作成するステートリストにおけるステート数を削減し、小さな回路規模で情報処理装置100の処理能力を向上させることができる。
1 半導体チップ
10,40 中央処理回路
11 CPU
12 ROM
41 コアシーケンサ
41a ステートマシン部
41b デコーダ部
41c 入力制御部
41d 出力制御部
14 ALU
15 ステータスレジスタ
16 汎用レジスタ
20 バスセレクタ
20a コアバスセレクタ
20b 周辺バスセレクタ
30 周辺回路
30a〜30c 周辺装置
Claims (11)
- 一つの半導体チップに形成されてなる情報処理装置であって、
データの演算・加工をおこなうと共に、周辺回路に設けられた周辺装置の制御をおこなう中央処理回路が、
所定の命令を所定の順序で実行するコアシーケンサと、算術的および論理的な演算処理をおこなうALUと、前記ALUの処理状態であるフラグを格納するステータスレジスタと、命令実行時にバッファとして使用する汎用レジスタとを有してなることを特徴とする情報処理装置。 - 前記情報処理装置が、コアバスセレクタと周辺バスセレクタとを有してなり、
前記コアバスセレクタが、前記コアシーケンサ、ステータスレジスタおよび汎用レジスタからの信号を入力して、前記周辺バスセレクタ、ALU、ステータスレジスタおよび汎用レジスタへ制御信号を出力し、
前記周辺バスセレクタが、前記コアバスセレクタ、コアシーケンサ、ステータスレジスタおよび汎用レジスタからの信号を入力して、前記周辺回路へ制御信号を出力することを特徴とする請求項1に記載の情報処理装置。 - 前記コアシーケンサが、
所定の複数の状態(ステート)を格納するステージレジスタ、シーケンスレジスタおよびカウンタレジスタの3種類のレジスタで構成されるステートマシン部と、
前記ステートマシン部からのステージ信号、カウント信号およびシーケンス信号からなる前記ステートを解釈し、所定の制御信号を出力するデコーダ部と、
前記ステートマシン部およびデコーダ部への入力信号を制御する入力制御部と、
前記デコーダ部からの出力信号を入力して制御する出力制御部とを有してなることを特徴とする請求項1または2に記載の情報処理装置。 - 前記入力制御部が、
割り込み機能に関する信号を前記ステートマシン部へ出力する割り込み機能ブロックと、
条件分岐に関する信号を前記ステートマシン部へ出力する条件分岐ブロックと、
乗算・除算に関する信号を前記デコーダ部へ出力する乗算・除算ブロックと、パラメータに関する信号を前記デコーダ部へ出力するパラメータブロックとを有してなることを特徴とする請求項3に記載の情報処理装置。 - 前記出力制御部が、
前記デコーダ部からの信号により前記ALUへ演算制御信号を出力する演算制御ブロックと、
前記デコーダ部からの信号により前記コアバスセレクタへ出力選択信号を出力するコアバス出力選択ブロックと、
前記デコーダ部からの信号により前記周辺バスセレクタへ出力選択信号を出力する周辺バス出力選択ブロックと、
前記デコーダ部からの信号により前記周辺回路へ書込み信号を出力する周辺回路書込みブロックと、
前記デコーダ部からの信号により前記ステータスレジスタおよび汎用レジスタへ制御信号を出力するレジスタ制御ブロックとを有してなることを特徴とする請求項3に記載の情報処理装置。 - 一つの半導体チップに形成されてなる情報処理装置の回路設計方法であって、
データの演算・加工をおこなうと共に、周辺回路に設けられた周辺装置の制御をおこなう中央処理回路が、
所定の命令を所定の順序で実行するコアシーケンサと、算術的および論理的な演算処理をおこなうALUと、前記ALUの処理状態であるフラグを格納するステータスレジスタと、命令実行時にバッファとして使用する汎用レジスタとを有してなり、
前記中央処理回路を、前記ALU、前記ステータスレジスタおよび前記汎用レジスタを備えた中央処理装置(CPU)とROMとで構成した場合において、前記CPUの命令と前記命令に対応する機械語の命令コードおよびデコード情報とからなる命令対応リストを準備する命令対応リスト準備ステップと、
プログラミング言語により、前記CPUの命令を用いてソースコードを記述するソースコード作成ステップと、
前記ソースコードをコンパイラにより機械語に変換して、オブジェクトコードを作成するオブジェクトコード作成ステップと、
前記オブジェクトコードを前記命令対応リストにより変換して、オブジェクトコードから前記コアシーケンサが実行するステート番号に対応した前記デコード情報からなるステートリストを作成するステートリスト作成ステップと、
前記ステートリストに従って、前記コアシーケンサの回路を生成する回路生成ステップとを有することを特徴とする情報処理装置の回路設計方法。 - 前記命令対応リスト準備ステップにおいて、
前記CPUの互いに異なる命令を一つの命令に統合し、
前記ソースコード作成ステップにおいて、
前記統合された命令を用いてソースコードを記述することを特徴とする請求項6に記載の情報処理装置の回路設計方法。 - 前記コアシーケンサが、
所定の複数の状態(ステート)を格納するステージレジスタ、シーケンスレジスタおよびカウンタレジスタの3種類のレジスタで構成されるステートマシン部と、
前記ステートマシン部からの信号であって、前記ステージレジスタ、シーケンスレジスタおよびカウンタレジスタをそれぞれ識別するステージ番号、シーケンス番号およびカウント番号からなるステート番号を解釈し、当該ステート番号に対応した前記デコード情報からなる所定の制御信号を出力するデコーダ部とを有してなり、
前記ソースコード作成ステップにおいて、
前記ソースコードを部分ソースコードにグループ化して記述し、前記部分ソースコードを識別するために前記シーケンス番号を割り当て、
前記部分ソースコードを階層に振り分けて前記ソースコードを階層化して記述し、前記階層を識別するために前記ステージ番号を割り当て、
前記ステートリスト作成ステップにおいて、
前記ステージ番号と前記シーケンス番号別に、前記カウント番号を前記ステート番号として前記ステートリストを作成し、
前記回路生成ステップにおいて、
前記ステートリストに従って、前記ステートマシン部とデコーダ部の回路を生成することを特徴とする請求項6または7に記載の情報処理装置の回路設計方法。 - 前記ソースコード作成ステップにおいて、
同じ階層に属する小さなビット容量の部分ソースコードと大きなビット容量の部分ソースコードがある場合において、
前記回路生成ステップにおいて、前記小さなビット容量の部分ソースコードに割り当てるカウンタレジスタのビット数を、前記大きなビット容量の部分ソースコードに割り当てるカウンタレジスタのビット数に一致させて、2つの前記カウンタレジスタを共通化することを特徴とする請求項8に記載の情報処理装置の回路設計方法。 - 前記ソースコード作成ステップにおいて、
異なる階層に属する互いに異なる部分ソースコードがある場合において、
前記互いに異なる部分ソースコードの一方の部分ソースコードをもう一方の部分ソースコード内に取り込んで新たな部分ソースコードとし、
前記新たな部分ソースコードの属する階層を前記もう一方の部分ソースコードの属する階層として、前記異なる階層を一つにすることを特徴とする請求項8または9に記載の情報処理装置の回路設計方法。 - 前記ソースコード作成ステップにおいて、
異なる階層に同じ部分ソースコードが属する場合において、
前記同じ部分ソースコードの属する階層を一致させることを特徴とする請求項8乃至10のいずれか一項に記載の情報処理装置の回路設計方法。
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JP2011503695A (ja) * | 2007-11-01 | 2011-01-27 | シリコン ヒフェ ベー.フェー. | プロセッサを設計するための方法と装置 |
JP2012053507A (ja) * | 2010-08-31 | 2012-03-15 | Univ Of Tokyo | アクセラレータ及びデータ処理方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02197924A (ja) * | 1989-01-27 | 1990-08-06 | Matsushita Electric Ind Co Ltd | 中央演算処理装置 |
JP2002055813A (ja) * | 2000-05-29 | 2002-02-20 | Pacific Design Kk | データ処理装置 |
JP2003016122A (ja) * | 2001-06-29 | 2003-01-17 | Matsushita Electric Ind Co Ltd | 論理回路設計方法 |
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02197924A (ja) * | 1989-01-27 | 1990-08-06 | Matsushita Electric Ind Co Ltd | 中央演算処理装置 |
JP2002055813A (ja) * | 2000-05-29 | 2002-02-20 | Pacific Design Kk | データ処理装置 |
JP2003016122A (ja) * | 2001-06-29 | 2003-01-17 | Matsushita Electric Ind Co Ltd | 論理回路設計方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007317152A (ja) * | 2006-05-29 | 2007-12-06 | Yuundo:Kk | 情報処理装置 |
JP2011503695A (ja) * | 2007-11-01 | 2011-01-27 | シリコン ヒフェ ベー.フェー. | プロセッサを設計するための方法と装置 |
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