JP5157129B2 - 情報処理装置およびその回路設計方法 - Google Patents
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また、請求項3に記載のように、データの演算・加工をおこなうと共に、周辺回路に設けられた周辺装置の制御をおこなう中央処理回路を、予め、算術的および論理的な演算処理をおこなうALU、前記ALUの処理状態であるフラグを格納するステータスレジスタおよび命令実行時にバッファとして使用する汎用レジスタを備えた中央処理装置(CPU)と、ROMとで構成し、前記CPUとROMとで構成された中央処理回路を、ROMに格納されCPUで解釈される命令に対応したデコード情報を所定の順序で実行するコアシーケンサと、前記ALUと、前記ステータスレジスタと、前記汎用レジスタとからなる構成に転換してなる、情報処理装置であって、前記コアシーケンサが、所定の複数の状態(ステート)を格納するステージレジスタ、シーケンスレジスタおよびカウンタレジスタの3種類のレジスタで構成されるステートマシン部と、前記ステートマシン部からの信号であって、前記ステージレジスタ、シーケンスレジスタおよびカウンタレジスタをそれぞれ識別するステージ番号、シーケンス番号およびカウント番号からなるステート番号を解釈し、当該ステート番号に対応した前記デコード情報からなる所定の制御信号を出力するデコーダ部とを有してなる、情報処理装置の回路設計方法であって、前記命令と、前記命令に対応する機械語の命令コードと、前記デコード情報とからなる命令対応リストを準備する命令対応リスト準備ステップと、プログラミング言語により、前記命令を用いてソースコードを記述するソースコード作成ステップと、前記ソースコードをコンパイラにより機械語に変換して、オブジェクトコードを作成するオブジェクトコード作成ステップと、前記オブジェクトコードを前記命令対応リストにより変換して、オブジェクトコードから前記コアシーケンサが実行するステート番号に対応した前記デコード情報からなるステートリストを作成するステートリスト作成ステップと、前記ステートリストに従って、前記コアシーケンサの回路を生成する回路生成ステップとを有してなり、前記ソースコード作成ステップにおいて、前記ソースコードを部分ソースコードにグループ化して記述し、前記部分ソースコードを識別するために前記シーケンス番号を割り当て、前記部分ソースコードを階層に振り分けて前記ソースコードを階層化して記述し、前記階層を識別するために前記ステージ番号を割り当て、前記ステートリスト作成ステップにおいて、前記ステージ番号と前記シーケンス番号別に、前記カウント番号を前記ステート番号として前記ステートリストを作成し、前記回路生成ステップにおいて、前記ステートリストに従って、前記ステートマシン部とデコーダ部の回路を生成する回路設計方法としてもよい。
この場合にも、ソースコード作成ステップにおいて、ソースコードを部分ソースコードにグループ化して記述し、部分ソースコードを階層に振り分けることで、ソースコードの記述が容易となる。また、これらを上記のようにステージ番号、シーケンス番号およびカウント番号へ対応させることで、次の回路規模の縮小手段に繋げることができる。
請求項7〜10に記載の発明は、上記した回路設計方法によって設計される情報処理装置に関する発明である。
請求項7に記載のように、上記回路設計方法によって設計される情報処理装置は、一つの半導体チップに形成されてなる情報処理装置とすることができる。
請求項8に記載のように、前記情報処理装置は、コアバスセレクタと周辺バスセレクタとを有してなり、前記コアバスセレクタが、前記コアシーケンサ、ステータスレジスタおよび汎用レジスタからの信号を入力して、前記周辺バスセレクタ、ALU、ステータスレジスタおよび汎用レジスタへ情報(制御信号)を出力し、前記周辺バスセレクタが、前記コアバスセレクタ、コアシーケンサ、ステータスレジスタおよび汎用レジスタからの信号を入力して、前記周辺回路へ情報(制御信号)を出力するように構成することができる。
上記情報処理装置におけるコアバスセレクタおよび周辺バスセレクタは、従来の情報処理装置におけるCPUとROMからなる中央処理回路を上記情報処理装置の中央処理回路に置き換えるだけで、従来の情報処理装置におけるコアバスセレクタおよび周辺バスセレクタをそのまま使用することができる。また、上記構成によって、CPUとROMからなる従来の情報処理装置と同様に、コアバスセレクタと周辺バスセレクタを機能させることができる。従って、周辺回路に設けられた周辺装置の制御のためのデコード信号も、従来の情報処理装置と同じものを使用することができる。尚、上記中央処理回路の置き換えによって、前述した従来のマイコン構成の情報処理装置におけるCPUを利用したコアシーケンサのソフト設計が可能となり、これによって、適用製品の仕様変更への対応が非常に容易な情報処理装置となる。
請求項9に記載のように、上記情報処理装置においては、前記コアシーケンサが、前記ステートマシン部およびデコーダ部への入力信号を制御する入力制御部と、前記デコーダ部からの出力信号を入力して制御する出力制御部とを有してなるように構成することができる。
これによれば、ステートマシン部とデコーダ部による一定順序の命令処理だけでなく、ジャンプ、割り込み、退避といった途中で順序の変わる命令処理を実行することができる。
また、上記情報処理装置においては、例えば請求項10に記載のように、前記出力制御部が、前記デコーダ部からの信号により前記ALUへ演算制御信号を出力する演算制御ブロックと、前記デコーダ部からの信号により前記コアバスセレクタへ出力選択信号を出力するコアバス出力選択ブロックと、前記デコーダ部からの信号により前記周辺バスセレクタへ出力選択信号を出力する周辺バス出力選択ブロックと、前記デコーダ部からの信号により前記周辺回路へ書込み信号を出力する周辺回路書込みブロックと、前記デコーダ部からの信号により前記ステータスレジスタおよび汎用レジスタへ制御信号を出力するレジスタ制御ブロックとを有してなるように構成することができる。
このように、上記情報処理装置のコアシーケンサに対して、CPUとROMからなる従来のマイコン構成の情報処理装置において割り込み等のための制御部およびレジスタが担っている、ジャンプ、割り込み、退避といった機能を持たせることが可能である。
命令対応リスト準備ステップS1において、図15の情報処理装置90におけるCPU11の互いに異なる命令を一つの命令(複合コマンド)に統合し、図6のソースコード作成ステップS2において、前記統合された命令を用いてソースコードを記述することが好ましい。これにより、ステートリスト作成ステップS4で作成するステートリストにおけるステート数を削減し、小さな回路規模で情報処理装置100の処理能力を向上させることができる。
1 半導体チップ
10,40 中央処理回路
11 CPU
12 ROM
41 コアシーケンサ
41a ステートマシン部
41b デコーダ部
41c 入力制御部
41d 出力制御部
14 ALU
15 ステータスレジスタ
16 汎用レジスタ
20 バスセレクタ
20a コアバスセレクタ
20b 周辺バスセレクタ
30 周辺回路
30a〜30c 周辺装置
Claims (10)
- データの演算・加工をおこなうと共に、周辺回路に設けられた周辺装置の制御をおこなう中央処理回路を、
予め、算術的および論理的な演算処理をおこなうALU、前記ALUの処理状態であるフラグを格納するステータスレジスタおよび命令実行時にバッファとして使用する汎用レジスタを備えた中央処理装置(CPU)と、ROMとで構成し、
前記CPUとROMとで構成された中央処理回路を、
ROMに格納されCPUで解釈される命令に対応したデコード情報を所定の順序で実行するコアシーケンサと、前記ALUと、前記ステータスレジスタと、前記汎用レジスタとからなる構成に転換してなる、情報処理装置であって、
前記コアシーケンサが、
所定の複数の状態(ステート)を格納するステージレジスタ、シーケンスレジスタおよびカウンタレジスタの3種類のレジスタで構成されるステートマシン部と、
前記ステートマシン部からの信号であって、前記ステージレジスタ、シーケンスレジスタおよびカウンタレジスタをそれぞれ識別するステージ番号、シーケンス番号およびカウント番号からなるステート番号を解釈し、当該ステート番号に対応した前記デコード情報からなる所定の制御信号を出力するデコーダ部とを有してなる、情報処理装置の回路設計方法であって、
前記命令と、前記命令に対応する機械語の命令コードと、前記デコード情報とからなる命令対応リストを準備する命令対応リスト準備ステップと、
プログラミング言語により、前記命令を用いてソースコードを記述するソースコード作成ステップと、
前記ソースコードをコンパイラにより機械語に変換して、オブジェクトコードを作成するオブジェクトコード作成ステップと、
前記オブジェクトコードを前記命令対応リストにより変換して、オブジェクトコードから前記コアシーケンサが実行するステート番号に対応した前記デコード情報からなるステートリストを作成するステートリスト作成ステップと、
前記ステートリストに従って、前記コアシーケンサの回路を生成する回路生成ステップとを有してなり、
前記命令対応リスト準備ステップにおいて、
前記CPUの互いに異なる命令を一つの命令に統合し、
前記ソースコード作成ステップにおいて、
前記統合された命令を用いてソースコードを記述することを特徴とする情報処理装置の回路設計方法。 - 前記ソースコード作成ステップにおいて、
前記ソースコードを部分ソースコードにグループ化して記述し、前記部分ソースコードを識別するために前記シーケンス番号を割り当て、
前記部分ソースコードを階層に振り分けて前記ソースコードを階層化して記述し、前記階層を識別するために前記ステージ番号を割り当て、
前記ステートリスト作成ステップにおいて、
前記ステージ番号と前記シーケンス番号別に、前記カウント番号を前記ステート番号として前記ステートリストを作成し、
前記回路生成ステップにおいて、
前記ステートリストに従って、前記ステートマシン部とデコーダ部の回路を生成することを特徴とする請求項1に記載の情報処理装置の回路設計方法。 - データの演算・加工をおこなうと共に、周辺回路に設けられた周辺装置の制御をおこなう中央処理回路を、
予め、算術的および論理的な演算処理をおこなうALU、前記ALUの処理状態であるフラグを格納するステータスレジスタおよび命令実行時にバッファとして使用する汎用レジスタを備えた中央処理装置(CPU)と、ROMとで構成し、
前記CPUとROMとで構成された中央処理回路を、
ROMに格納されCPUで解釈される命令に対応したデコード情報を所定の順序で実行するコアシーケンサと、前記ALUと、前記ステータスレジスタと、前記汎用レジスタとからなる構成に転換してなる、情報処理装置であって、
前記コアシーケンサが、
所定の複数の状態(ステート)を格納するステージレジスタ、シーケンスレジスタおよびカウンタレジスタの3種類のレジスタで構成されるステートマシン部と、
前記ステートマシン部からの信号であって、前記ステージレジスタ、シーケンスレジスタおよびカウンタレジスタをそれぞれ識別するステージ番号、シーケンス番号およびカウント番号からなるステート番号を解釈し、当該ステート番号に対応した前記デコード情報からなる所定の制御信号を出力するデコーダ部とを有してなる、情報処理装置の回路設計方法であって、
前記命令と、前記命令に対応する機械語の命令コードと、前記デコード情報とからなる命令対応リストを準備する命令対応リスト準備ステップと、
プログラミング言語により、前記命令を用いてソースコードを記述するソースコード作成ステップと、
前記ソースコードをコンパイラにより機械語に変換して、オブジェクトコードを作成するオブジェクトコード作成ステップと、
前記オブジェクトコードを前記命令対応リストにより変換して、オブジェクトコードから前記コアシーケンサが実行するステート番号に対応した前記デコード情報からなるステートリストを作成するステートリスト作成ステップと、
前記ステートリストに従って、前記コアシーケンサの回路を生成する回路生成ステップとを有してなり、
前記ソースコード作成ステップにおいて、
前記ソースコードを部分ソースコードにグループ化して記述し、前記部分ソースコードを識別するために前記シーケンス番号を割り当て、
前記部分ソースコードを階層に振り分けて前記ソースコードを階層化して記述し、前記階層を識別するために前記ステージ番号を割り当て、
前記ステートリスト作成ステップにおいて、
前記ステージ番号と前記シーケンス番号別に、前記カウント番号を前記ステート番号として前記ステートリストを作成し、
前記回路生成ステップにおいて、
前記ステートリストに従って、前記ステートマシン部とデコーダ部の回路を生成することを特徴とする情報処理装置の回路設計方法。 - 前記ソースコード作成ステップにおいて、
同じ階層に属する小さなビット容量の部分ソースコードと大きなビット容量の部分ソースコードがある場合において、
前記回路生成ステップにおいて、前記小さなビット容量の部分ソースコードに割り当てるカウンタレジスタのビット数を、前記大きなビット容量の部分ソースコードに割り当てるカウンタレジスタのビット数に一致させて、2つの前記カウンタレジスタを共通化することを特徴とする請求項3に記載の情報処理装置の回路設計方法。 - 前記ソースコード作成ステップにおいて、
異なる階層に属する互いに異なる部分ソースコードがある場合において、
前記互いに異なる部分ソースコードの一方の部分ソースコードをもう一方の部分ソースコード内に取り込んで新たな部分ソースコードとし、
前記新たな部分ソースコードの属する階層を前記もう一方の部分ソースコードの属する階層として、前記異なる階層を一つにすることを特徴とする請求項3または4に記載の情報処理装置の回路設計方法。 - 前記ソースコード作成ステップにおいて、
異なる階層に同じ部分ソースコードが属する場合において、
前記同じ部分ソースコードの属する階層を一致させることを特徴とする請求項3乃至5のいずれか一項に記載の情報処理装置の回路設計方法。 - 請求項1乃至6のいずれか一項に記載の回路設計方法によって設計される情報処理装置であって、
該情報処理装置が、一つの半導体チップに形成されてなることを特徴とする情報処理装置。 - 前記情報処理装置が、コアバスセレクタと周辺バスセレクタとを有してなり、
前記コアバスセレクタが、前記コアシーケンサ、ステータスレジスタおよび汎用レジスタからの信号を入力して、前記周辺バスセレクタ、ALU、ステータスレジスタおよび汎用レジスタへ制御信号を出力し、
前記周辺バスセレクタが、前記コアバスセレクタ、コアシーケンサ、ステータスレジスタおよび汎用レジスタからの信号を入力して、前記周辺回路へ制御信号を出力することを特徴とする請求項7に記載の情報処理装置。 - 前記コアシーケンサが、
前記ステートマシン部および前記デコーダ部への入力信号を制御する入力制御部と、
前記デコーダ部からの出力信号を入力して制御する出力制御部とを有してなることを特徴とする請求項7または8に記載の情報処理装置。 - 前記出力制御部が、
前記デコーダ部からの信号により前記ALUへ演算制御信号を出力する演算制御ブロックと、
前記デコーダ部からの信号により前記コアバスセレクタへ出力選択信号を出力するコアバス出力選択ブロックと、
前記デコーダ部からの信号により前記周辺バスセレクタへ出力選択信号を出力する周辺バス出力選択ブロックと、
前記デコーダ部からの信号により前記周辺回路へ書込み信号を出力する周辺回路書込みブロックと、
前記デコーダ部からの信号により前記ステータスレジスタおよび汎用レジスタへ制御信号を出力するレジスタ制御ブロックとを有してなることを特徴とする請求項9に記載の情報処理装置。
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