CN107102844B - 超级乘加（超级madd）指令 - Google Patents

Abstract

本申请公开了超级乘加(超级MADD)指令。描述了一种处理指令的方法，该方法包括取出并解码该指令。该指令具有分开的目的地地址、第一操作数源地址和第二操作数源地址分量。第一操作数源地址标识第一掩码图案在掩码寄存器空间中的位置。第二操作数源地址标识第二掩码图案在掩码寄存器空间中的位置。该方法还包括：从掩码寄存器空间中取出第一掩码图案；从掩码寄存器空间中取出第二掩码图案；将第一和第二掩码图案合并成一合并掩码图案；以及将该合并掩码图案存储到该目的地址所标识的存储位置处。

Description

超级乘加（超级MADD）指令

本发明专利申请是国际申请号为PCT/US2011/067091，国际申请日为2011 年12月23日，进入中国国家阶段的申请号为201180075799.5，名称为“超级乘加(超级MADD)指令”的发明专利申请的分案申请。

技术领域

本发明的领域一般涉及计算系统，且尤其涉及超级多次加法指令。

背景技术

图1示出了在半导体芯片上用逻辑电路实现的处理核100的高级图。该处理核包括流水线101。该流水线由各自被设计成在完全执行程序代码指令所需的多步骤过程中执行特定步骤的多个级组成。这些通常至少包括：1)指令取出和解码；2)数据取出；3)执行；4)写回。执行级对由相同指令标识出并在另一上述先前级(例如，步骤2)中被取出的数据执行由上述先前步骤(例如在步骤1)中所取出和解码的指令所标识出的特定操作。被操作的数据通常是从(通用)寄存器存储空间102中取出的。在该操作完成时所创建的新数据通常也被“写回”到寄存器存储空间(例如，在级4处)。

与执行级相关联的逻辑电路通常由多个“执行单元”或“功能单元”103_1至 103_N构成，这些单元各自被设计成执行其自身的独特的操作子集(例如，第一功能单元执行整数数学操作，第二功能单元执行浮点指令，第三功能单元执行自/至高速缓存/存储器的加载/存储操作等等)。由所有这些功能单元执行的所有操作的集合与处理核100所支持的“指令集”相对应。

两种类型的处理器架构在计算机科学领域中被广泛认可：“标量”和“向量”。标量处理器被设计成执行对单个数据集进行操作的指令，而向量处理器被设计成执行对多个数据集进行操作的指令。图2A和图2B呈现比较性示例，该比较性示例展示了标量处理器与向量处理器之间的基本差异。

图2A示出标量AND(与)指令的示例，其中单个操作数集A和B被加在一起以产生奇异(或“标量”)结果C(即，AB＝C)。相比之下，图2B示出向量AND指令的示例，其中两个操作数集A/B和D/E并行地分别加在一起以同时产生向量结果C和F(即，A.AND.B＝C和D.AND.E＝F)。根据术语学，“向量”是具有多个“元素”的数据元素。例如，向量V＝Q，R，S，T，U具有五个不同元素：Q，R，S，T和U。示例性向量V的“尺寸”为五(因为它具有五个元素)。

图1还示出与通用寄存器空间102不同的向量寄存器空间107的存在。具体而言，通用寄存器空间102标准地用于存储标量值。由此，当执行单元中的任一个执行标量操作时，它们标准地使用从通用寄存器存储空间102中调用的操作数(并且将结果写回到通用寄存器存储空间102)。相比之下，当执行单元中的任一个执行向量操作时，它们标准地使用从向量寄存器空间107调用的操作数(并且将结果写回向量寄存器空间107)。存储器的不同区域可类似地被分配以供存储标量值和向量值。

还注意到，在到功能单元103_1至103_N的相应输入以及来自功能单元 103_1至103_N的相应输出处，存在掩码逻辑104_1至104_N以及105_1至 105_N。在各种实现中，对于向量操作，这些层中只有一层实际上被实现——尽管这并不是严格的要求(尽管图1中未描绘，但可以想到，仅执行标量操作而非向量操作的执行单元不需要具有任何掩码层)。对于采用掩码的任何向量指令，输入掩码逻辑104_1至104_N和/或输出掩码逻辑105_1至105_N可用于控制针对该向量指令对哪些元素进行有效地操作。这里，掩码向量是从掩码向量寄存器空间106中被读取(例如，连同从向量寄存器存储空间107中被读取的输入操作数向量一起)并且被呈现给掩码逻辑104_1至104_N、105_1至 105_N中的至少一者。

在执行向量程序代码的过程中，每一个向量指令无需要求全数据字。例如，用于某些指令的输入向量可以仅是8个元素，用于其他指令的输入向量可以是 16个元素，用于其他指令的输入向量可以是32个元素等等。因此，掩码逻辑 104_1至104_N/105_1至105_N被用于标识全向量数据字的一元素集合，该元素集合应用于特定指令以便实现跨指令的不同向量尺寸。通常，对于每一个向量指令，掩码向量寄存器空间106中所保持的特定掩码图案(mask pattern)被该指令调出，从掩码寄存器空间中被取出，并且被提供给掩码逻辑104_1至 104_N/105_1至105_N中的任一者或两者，以“启用”针对该特定向量操作的正确的元素集合。

附图说明

本发明是作为示例说明的，而不仅限制于各个附图的图形，在附图中，类似的参考编号表示类似的元件，其中：

图1示出处理器流水线；

图2A和2B比较标量和向量操作；

图3A示出了在可执行VSMADD指令的执行单元之内的逻辑电路的实施例；

图3B示出了用于VSMADD指令的操作的方法；

图4示出了一种指令格式，包括在立即操作数字段中的标量操作数编码数据以及符号控制数据；

图5A示出了在可执行VFMMADD指令的执行单元之内的逻辑电路的实施例；

图5B示出了用于VFMMADD指令的操作的方法；

图6A-6B是示出了根据本发明的实施例的通用向量友好指令格式及其指令模板的框图；

图7A-7D是示出了根据本发明的实施例的示例性专用向量友好指令格式的框图；

图8是根据本发明的一个实施例的寄存器架构的框图；

图9A是示出了根据本发明的实施例的示例性有序流水线以及示例性寄存器重命名的无序发布/执行流水线这两者的框图；

图9B是示出了根据本发明的各实施例的要被包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的无序发布/执行架构核这两者的框图；

图10A-10B示出了更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块之一(包括相同类型和/或不同类型的其他核)；

图11是根据本发明的实施例的可具有一个以上的核、可具有集成存储器控制器、并且可具有集成图形的处理器的方框图；

图12是根据本发明的一个实施例的系统的框图；

图13是根据本发明的实施例的更具体的第一示例性系统的框图；

图14是根据本发明的实施例的更具体的第二示例性系统的框图；

图15是根据本发明的实施例的SoC的框图；以及

图16是根据本发明的实施例的对比使用软件指令变换器将源指令集中的二进制指令变换成目标指令集中的二进制指令的框图。

具体实施方式

图3A和3B示出了“超级”MADD指令VSMADD的描绘，该指令执行如下操作：V1[]＝((a*V2[])+(b*V3[])+V1[])，其中，V1[]是输入向量和结果向量，V2[]和V3[]是输入向量，并且a和b是标量。如图3A中所观察到的那样，执行该操作的执行单元采用了一种以VSMADD R1；R2；R3；R4/M为形式的指令格式技术。在这样做的过程中，指令格式单独地是指：i)寄存器的地址R1，输入操作数V1[]是从该地址提供的，并且该操作的结果被存储到该地址(该结果对应于具有更新的值的V1[])；ii)两个单独的输入操作数寄存器地址R2和R3，用于分别存储输入操作数V2[]和V3[]；以及iii)第四输入操作数地址R4或M，用于定义存在标量a和b的寄存器或存储器存储位置。

用于VSMADD指令的正式的格式可以是VSMADD R1；k；z；R2；R3； R4/M，其中，k对应于掩码向量，z对应于位选择以确定归零掩码操作或合并掩码操作是否适用。如果掩码位是零，则归零掩码操作将零写到该目的地，而合并掩码操作使该目的地保持不变。在又一个实施例中，仅仅写入掩码(图1 的掩码逻辑105_1至105_N)被用作该架构的一部分。为了简单，本说明书的其余部分将主要参照这种VSMADD R1；R2；R3；R4/M格式。

在一实施例中，标号R1、R2、R3和R4中的每一个对应于图1的向量寄存器空间107中的位置。相似的是，M对应于在存储器中存储了向量值的位置。在一实施例中，标量值a和b是从标准地被用于存储向量的存储空间R4/M中调用的。即，该VSMADD指令具有五个输入操作数(V1[],V2[],V3[],a和b)，但是仅仅消耗三个输入数据源(例如，三个寄存器或两个寄存器和一存储器位置)。

为了实现输入信息的压缩，正如图3A中所观察到的那样，标量a和b被“打包”到同一输入数据结构中，以有效地从单个源中提供了这两个标量。特别是，经“打包”的或类似向量的数据结构包含在R4/M中的标量值a和b，该数据结构并不必然地具有与该指令所调出的其它向量相同的向量尺寸。由此，不像典型的向量指令那样(其中，每一个输入操作数是相同尺寸的向量)， VSMADD指令的结构接受这样一种可能：一组输入操作数V1[],V2[],V3[] 将都是第一尺寸(由机器支持的任何向量尺寸)的向量，同时另一个输入操作数基本上是不同的第二尺寸(二)的向量。

如图3A中所观察到的那样，用于VSMADD指令的执行单元资源包括寄存器309,310,311和312，用于分别保持V1[],V2[],V3[]以及a和b标量。这些执行单元资源还包括融合的乘法器313。输出结果被从该乘法器313传递到结果寄存器309。在一实施例中，融合的乘法器313基本上包括两个“并排的”乘法器，每一个乘法器由其自己的各个选择逻辑314、316(以产生部分乘积项)及其自己的各个华莱士树(Wallace tree)315、317(或其它合适的加法器电路，用于将该部分乘积相加)构成。通过使用这种“并排的”方式，(a*V2[]) 和(b*V3[])这两项可以被基本上同时计算出。

参照图3A，“左半边的”乘法器是由选择逻辑314和华莱士树315构成的。选择逻辑314构造用于(a*V2[])乘法的部分乘积，并且华莱士树315对这些部分乘积求和以确定(a*V2[])最终乘积。相似的是，“右半边”乘法器是由选择逻辑316和华莱士树317构成的。选择逻辑316构造用于(b*V3[])乘法的部分乘积，并且华莱士树317对这些部分乘积求和以确定(b*V3[])最终乘积。然后，通过加法器318将(a*V2[])和(b*V3[])最终乘积与输入V1[]项相加，以产生最终结果V1[]。

如上所述的融合的乘法对应于在加法器318处的单次舍入。此处，至少对于浮点操作数，图3A中所观察到的V2[],V3[],a,b,c输入值对应于尾数值。指数加法以实现该乘法是通过图3A中未示出的加法电路来实现的。考虑到执行单元作为一个整体可对其进行操作的不同的输入值的动态范围，图3A的尾数值在考虑到其各自的指数值的情况下可能需要被移动以实现正确的对齐。在加法级(比如底部加法器318)中，这种移动可以产生舍入误差。

与通过同一乘法累加电路而“循环两次”由此使两个单独的舍入误差(例如，第一循环确定了(a*V2[])+V1[](所创建的第一舍入误差)，以及第二循环确定了(b*V3[])并将其与(a*V2[])+V1[]相加(所创建的第二舍入误差)) 级联起来的方法(例如，通过微代码操作)相比，如上所述的融合的乘法可以使加法舍入误差最小化至单次舍入误差。指出下列这一点是恰当的：尽管使舍入误差级联起来，但是通过同一乘法电路而循环两次的方法可能对于各种应用而言是足够的了，因此，该方法可以被视为本发明的一实施例。在一实施例中，两个不同的操作码被底层的指令集使用，以指定是否要使用融合的乘法或“循环两次”。

在图3A中，输入向量V1[]被提供到底部加法器318，但是可以两者择一地被输入到华莱士树315、317之一中(这取决于华莱士树的尺寸)。也可想像的是，某些另外的或备选的方法可以选择将来自左边和右边部分乘积的部分乘积混合到同一华莱士树结构中，使得左边和右边的华莱士树315、317之间的区别变模糊了(例如，具有预先对齐的尾数和额外的流水线级)。

在一实施例中，基于数据类型，有不同“味道”的VSMADD指令。例如，根据一个实施例，可应用的处理器的指令集架构被设计成支持用于向量操作的 VSMADDPS(向量单精度)和VSMADDPD(向量双精度)。

在又一实施例中，执行单元资源被设计成不仅支持向量指令还支持标量指令SMADD。即，这些执行资源也执行函数(a*A)+(b*B)+C，其中，A,B和C 是标量输入操作数。此处，向量寄存器的低阶位(图3A中未示出)可能与寄存器309,310,311和312中的每一个相关联，并且按与图3A中所观察到的相同方式被路由到执行单元逻辑。

通过使用符号控制，VSMADD和SMADD指令可以更一般地被表述为用于向量指令的V1[]＝+/-(a*V2[])+/-(b*V3[])+/-V1[]以及用于标量指令的 C＝+/-(a*A)+/-(b*B)+/-C。此处，另外的立即操作数(比如imm8)被包括在该指令格式中以指定每一项的符号。例如，在VSMADD的情况下，该指令格式采用VSMADD R1；k；R2；R3；R4/M；I的格式，其中，I是立即操作数。在一实施例中，该立即操作数的三个位被用于指定(a*V2[])、(b*V3[])和V1[]项中的每一项的正负符号。

将五个输入操作数打包到考虑到提供最多三个输入操作数而设计的指令格式中的问题是指定了“额外的”操作数的编码。具体地讲，该指令执行逻辑需要知道a和b标量中的每一个的尺寸和/或它们的边界在从R4/M中取出的数据结构内的何处。在一实施例中，如在图4中观察到的那样，该信息连同上述符号控制信息一起被呈现在立即操作数中(例如，x86或兼容指令格式中的 imm8)。立即操作数是一变量，该变量在运行时间以前是已知，因此，可以在编译/代码构建过程中被直接地嵌入该指令中。这样，在VSMADD指令的编译期间，用于定义在从R4/M中取出的打包数据结构中哪里可以单独找到a和b 标量的信息在立即操作数字段中被直接地嵌入到该指令中。

图5A和5B示出了另一个“超级”MADD指令VFMMADD的描绘，该指令执行如下操作：V1[]＝(a*V2[])+(b*V3[])，其中，V1[]是结果向量，V2[] 和V3[]是输入向量，并且a和b是标量。如图4中所观察到的那样，执行该操作的执行单元采用了一种以VFMMADD R1；R2；R3；R4/M为形式的指令格式技术。在这样做的过程中，指令格式单独地是指：i)寄存器的地址R1，该操作的结果被存储到该地址；ii)两个单独的输入操作数寄存器地址R2和R3，用于分别存储输入操作数V2[]和V3[]；以及iii)第四输入操作数地址R4或M，用于定义找到标量a和b的寄存器或存储器存储位置。

如图5A和5B中所观察到的那样，除了没有输入加数V1[]以外， VFMMADD指令可以与上述VSMADD指令基本上相同。

示例性指令格式

本文中所描述的指令的实施例可以不同的格式体现。另外，在下文中详述示例性系统、架构、以及流水线。指令的实施例可在这些系统、架构、以及流水线上执行，但是不限于详述的系统、架构、以及流水线。

通用向量友好指令格式

向量友好指令格式是适于向量指令(例如，存在专用于向量操作的某些字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量运算两者的实施例，但是替代实施例只通过向量友好指令格式使用向量运算。

图6A-6B是示出了根据本发明的实施例的通用向量友好指令格式及其指令模板的方框图。图6A是示出了根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图；而图6B是示出了根据本发明的实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式600定义A类和B类指令模板，两者包括无存储器访问605的指令模板和存储器访问620的指令模板。在向量友好指令格式的上下文中的通用术语是指不绑定到任何专用指令集的指令格式。

尽管将描述其中向量友好指令格式支持64字节向量操作数长度(或尺寸) 与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此， 64字节向量由16双字尺寸的元素或者替代地8双字尺寸的元素组成)、64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)、32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)、以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、 16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)的本发明的实施例，但是替代实施例可支持更大、更小、和/或不同的向量操作数尺寸(例如， 256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16 字节)数据元素宽度)。

图6A中的A类指令模板包括：1)在无存储器访问605的指令模板内，示出了无存储器访问的完全舍入控制型操作610的指令模板、以及无存储器访问的数据变换型操作615的指令模板；以及2)在存储器访问620的指令模板内，示出存储器访问的时效性625的指令模板和存储器访问的非时效性630的指令模板。图6B中的B类指令模板包括：1)在无存储器访问605的指令模板内，示出了无存储器访问的写掩码控制的部分舍入控制型操作612的指令模板以及无存储器访问的写掩码控制的vsize型操作617的指令模板；以及2)在存储器访问620的指令模板内，示出了存储器访问的写掩码控制627的指令模板。

通用向量友好指令格式600包括以下列出以在图6A-6B中示出顺序的如下字段。结合以上涉及VPLANE指令的讨论，在一实施例中，参考以下在图6A-6B 和7A-7D 中提供的格式细节，可利用无存储器访问605或存储器访问620。用于第一、第二和第三输入操作数R2R3 R4/M和目的地R1的地址可以是在下述寄存器索引字段644中指定的。在又一实施例中，第一源操作数V1[]的尺寸是在Reg字段744中被编码的；第二源操作数V2[]的尺寸是在VVVV字段720中被编码的，并且标量a,b,c的尺寸/位置是在imm8字段672中被编码的。在一实施例中，imm8的位[3]和[7:4]被用于按上文所述那样对a和b标量进行编码，并且imm8的位[2:0]被用于上述符号控制。

格式字段640-该字段中的特定值(指令格式标识符值)唯一地标识了向量友好指令格式，并且由此标识了指令在指令流中以向量友好指令格式的出现。由此，该字段在无需只有通用向量友好指令格式的指令集的意义上是任选的。

基础操作字段642-其内容区分了不同的基础操作。

寄存器索引字段644-其内容直接或者通过地址生成指定了源或目的地操作数在寄存器中或者在存储器中的位置。这些包括足够数量的位以从PxQ(例如，32x512、16x128、32x1024、64x1024)个寄存器组中选择N个寄存器。尽管在一个实施例中N可多达三个源和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持高达两个源，其中这些源中的一个源还用作目的地，可支持高达三个源，其中这些源中的一个源还用作目的地，可支持高达两个源和一个目的地)。

修饰符(modifier)字段646－其内容(无存储器访问646A和存储器访问 646B)将以指定存储器访问的通用向量指令格式出现的指令与不指定存储器访问的通用向量指令格式出现的指令区分开；即在无存储器访问605的指令模板与存储器访问620的指令模板之间。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地址)，而无存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。

扩充操作字段650－其内容区分了除基础操作以外要执行的各种不同操作中的哪一个操作。该字段是上下文专用的。在本发明的一个实施例中，该字段被分成类字段668、α字段652、以及β字段654。扩充操作字段650允许在单一指令而非2、3或4个指令中执行多组共同的操作。

比例字段660－其内容允许用于存储器地址生成(例如，用于使用2^比例* 索引+基址的地址生成)的索引字段的内容的按比例缩放。

位移字段662A－其内容被用作存储器地址生成的一部分(例如，用于使用2^比例*索引+基址+位移的地址生成)。

位移因数字段662B(注意，位移字段662A直接在位移因数字段662B上的并置指示了使用一个或另一个)－其内容被用作地址生成的一部分，它指定由存储器访问的尺寸(N)比例的位移因数，其中N是存储器访问中的字节的数量(例如，用于使用2^比例*索引+基址+比例的位移的地址生成)。忽略冗余的低阶位，并且因此位移因数字段的内容乘以存储器操作数总尺寸以生成在计算有效地址时所使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段674(稍候在本文中描述)和数据操纵字段654C确定。位移字段662A 和位移因数字段662B在它们不用于无存储器访问605的指令模板和/或不同的实施例可实现这两者中的仅一个或均未实现的意义上是任选的。

数据元素宽度字段664－其内容区分了将要使用多个数据元素宽度中的哪一个(在一些实施例中用于所有的指令，在其他实施例中只用于一些指令)。该字段在如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度则不需要的意义上是任选的。

写掩码字段670－其内容基于每一数据元素位置来控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码，而B类指令模板支持合并写掩码和归零写掩码两者。当合并的向量掩码允许在执行任何操作(由基础操作和扩充操作指定)期间保护目的地中的任何元素集免于更新时，在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零向量掩码允许在执行任何操作(由基础操作和扩充操作指定)期间使目的地中的任何元素集归零时，在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制执行的操作的向量长度的能力(即，从第一个到最后一个要修改的元素的跨度)，然而，被修改的元素不必是连续的。由此，写掩码字段670允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段670的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此写掩码字段670的内容间接地标识了要执行的掩码)的本发明的实施例，但是替代实施例相反或另外允许掩码写字段670的内容直接地指定要执行的掩码。

立即数字段672－其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在的意义上是任选的。

类字段668－其内容在指令的不同的类之间进行区分。参考图6A-6B，该字段的内容在A类和B类指令之间进行选择。在图6A-6B中，圆角方形用于指示专用值存在于字段中(例如，在图6A-6B中分别用于类字段668的A类 668A和B类668B)。

A类指令模板

在A类无存储器访问605的指令模板的情况下，α字段652被解释为其内容区分了要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的完全舍入控制型操作610和无存储器访问的数据变换型操作615的指令模板分别指定舍入652A.1和数据变换652A.2)的RS字段652A，而β字段654区分了要执行指定类型的操作中的哪一种。在无存储器访问605指令模板中，比例字段660、位移字段662A以及位移因数字段662B都不存在。

无存储器访问的指令模板－全部舍入控制型操作

在无存储器访问的完全舍入控制型操作610的指令模板中，β字段654被解释为其内容提供了静态舍入的舍入控制字段654A。尽管在本发明的所述实施例中舍入控制字段654A包括抑制所有浮点异常(SAE)字段656和舍入操作字段658，但是替代实施例可支持、可将这些概念两者都编码成相同的字段或者只有这些概念/字段中的一个或另一个(例如，可只有舍入操作字段658)。

SAE字段656－其内容区分了是否停用异常事件报告；当SAE字段656的内容指示启用抑制时，给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理器。

舍入操作字段658－其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作字段658允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作字段658的内容优先于该寄存器值。

无存储器访问的指令模板－数据变换型操作

在无存储器访问的数据变换型操作615的指令模板中，β字段654被解释为数据变换字段654B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)的。

在A类存储器访问620的指令模板的情况下，α字段652被解释为驱逐提示字段652B，其内容区分要使用驱逐提示中的哪一个(在图6A中，为存储器访问时效性625的指令模板和存储器访问非时效性630的指令模板分别指定时效性652B.1和非时效性652B.2)，而β字段654被解释为数据操纵字段654C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个 (例如，无操纵、广播、源的向上转换、以及目的地的向下转换)。存储器访问620的指令模板包括比例字段660、以及任选的位移字段662A或位移因数字段662B。

向量存储器指令使用转换支持来执行来自存储器的向量负载并将向量存储到存储器。如同有规律的向量指令，向量存储器指令以数据元素式的方式与存储器来回传输数据，其中实际传输的元素由选为写掩码的向量掩码的内容阐述。

存储器访问的指令模板－时效性

时效性数据是可能足够快地重新使用以从高速缓存受益的数据。然而，这是提示且不同的处理器可以不同的方式实现它，包括完全忽略该提示。

存储器访问的指令模板－非时效性

非时效性数据是不可能足够快地重新使用以从第一级高速缓存中的高速缓存受益且应当给予驱逐优先级的数据。然而，这是提示且不同的处理器可以不同的方式实现它，包括完全忽略该提示。

B类指令模板

在B类指令模板的情况下，α字段652被解释为写掩码控制(Z)字段652C，其内容区分由写掩码字段670控制的写掩码应当是合并还是归零。

在B类无存储器访问605的指令模板的情况下，β字段654的一部分被解释为RL字段657A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制的部分舍入控制型操作612的指令模板和无存储器访问的写掩码控制VSIZE型操作617的指令模板分别指定舍入657A.1和向量长度(VSIZE)657A.2)，而β字段654的其余部分区分要执行指定类型的操作中的哪一种。在无存储器访问605指令模板中，比例字段660、位移字段662A以及位移因数字段662B都不存在。

在无存储器访问的写掩码控制的部分舍入控制型操作612的指令模板中，β字段654的其余部分被解释为舍入操作字段659A，并且停用异常事件报告 (给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理器)。

舍入操作字段659A－只作为舍入操作字段658，其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作字段659A允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作字段659A的内容优先于该寄存器值。

在无存储器访问的写掩码控制VSIZE型操作617的指令模板中，β字段 654的其余部分被解释为向量长度字段659B，其内容区分了要执行多个数据向量长度中的哪一个(例如，128字节、256字节、或512字节)。

在B类存储器访问620的指令模板的情况下，β字段654的一部分被解释为广播字段657B，其内容区分是否要执行广播型数据操纵操作，而β字段654 的其余部分被解释为向量长度字段659B。存储器访问620的指令模板包括比例字段660、以及任选的位移字段662A或位移因数字段662B。

针对通用向量友好指令格式600，示出完整操作码字段674，包括格式字段640、基础操作字段642以及数据元素宽度字段664。尽管示出了其中完整操作码字段674包括所有这些字段的一个实施例，但是完整操作码字段674包括在不支持所有这些字段的实施例中的少于所有的这些字段。完整操作码字段 674提供该操作码(opcode)。

扩充操作字段650、数据元素宽度字段664以及写掩码字段670允许这些特征在每一指令的基础上以通用向量友好指令格式指定。

写掩码字段和数据元素宽度字段的组合创建各种类型的指令，其中这些指令允许基于不同的数据元素宽度应用该掩码。

在A类和B类内找到的各种指令模板在不同的情形下是有益的。在本发明的一些实施例中，不同处理器或者处理器内的不同核可只有支持仅A类、仅B 类、或者可支持两类。举例而言，期望用于通用计算的高性能通用无序核可只支持B类，期望主要用于图形和/或科学(吞吐量)计算的核可只支持A类，并且期望用于两者的核可支持两者(当然，具有来自两类的模板和指令的一些混合的核，但是并非来自两类的所有模板和指令都在本发明的范围内)。同样，单一处理器可包括多个核，所有核支持相同的类或者其中不同的核支持不同的类。举例而言，在具有分离的图形和通用核的处理器中，图形核中的期望主要用于图形和/或科学计算的一个核可只支持A类，而通用核中的一个或多个可以是和期望用于通用计算的支持B类的无序执行和寄存器重命名的高性能通用核。没有分离的图形核的另一处理器可包括支持A类和B类两者的一个或多个通用有序或无序核。当然，在本发明的不同实施例中，来自一类的特征还可在其他类中实现。以高级语言撰写的程序可被输入(例如，仅仅按时效性编译或者统计编译)到各种不同的可执行形式，包括：1)只有用于执行的目标处理器支持的类的指令的形式；或者2)具有使用所有类的指令的不同组合而撰写的替代例程且具有选择这些例程以基于由当前正在执行代码的处理器支持的指令而执行的控制流代码的形式。

示例性专用向量友好指令格式

图7A是示出根据本发明的实施例的示例性专用向量友好指令格式的框图。图7A示出在其指定位置、尺寸、解释和字段的次序、以及那些字段中的一些字段的值的意义上是专用的专用向量友好指令格式700。专用向量友好指令格式700可用于扩展x86指令集，并且由此一些字段类似于在现有x86指令集及其扩展(例如，AVX)中使用的那些字段或与之相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、 SIB字段、位移字段、以及立即数字段一致。示出了来自图6A的字段，来自图7A的字段映射到来自图6A的字段。

应当理解，虽然出于说明的目的在通用向量友好指令格式600的上下文中，本发明的实施例参考专用向量友好指令格式700进行了描述，但是本发明不限于专用向量友好指令格式700，声明的地方除外。例如，通用向量友好指令格式600构想各种字段的各种可能的尺寸，而专用向量友好指令格式700被示为具有专用尺寸的字段。作为具体示例，尽管在专用向量友好指令格式700中数据元素宽度字段664被示为一位字段，但是本发明不限于此(即，通用向量友好指令格式600构想数据元素宽度字段664的其他尺寸)。

通用向量友好指令格式600包括以下列出以在图7A中示出的顺序的如下字段。

EVEX前缀(字节0-3)702－以四字节形式进行编码。

格式字段640(EVEX字节0，位[7:0])－第一字节(EVEX字节0)是格式字段640，并且它包含0x62(在本发明的一个实施例中用于区分向量友好指令格式的唯一值)。

第二-第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。

REX字段705(EVEX字节1，位[7-5])－由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(657BEX 字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应VEX 位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码为 1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx、以及bbb)进行编码，由此Rrrr、Xxxx 以及Bbbb可通过增加EVEX.R、EVEX.X以及EVEX.B来形成。

REX’字段710－这是REX’字段710的第一部分，并且是用于对扩展的32 个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段 (EVEX字节1，位[4]–R’)。在本发明的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与其实操作码字节是62的BOUND指令进行区分，但是在MOD R/M字段(在下文中描述) 中不接受MOD字段中的值11；本发明的替代实施例不以反转的格式存储该指示的位以及其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R、以及来自其他字段的其他RRR来形成R’Rrrr。

操作码映射字段715(EVEX字节1，位[3:0]–mmmm)–其内容对隐含的领先操作码字节(0F、0F 38、或0F 3)进行编码。

数据元素宽度字段664(EVEX字节2，位[7]–W)－由记号EVEX.W表示。 EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。

EVEX.vvvv字段720(EVEX字节2，位[6:3]-vvvv)－EVEX.vvvv的作用可包括如下：1)EVEX.vvvv对以反转(1补码)的形式指定的第一源寄存器操作数进行编码且对具有两个或两个以上源操作数的指令有效；2)EVEX.vvvv针对特定向量位移对以1补码的形式指定的目的地寄存器操作数进行编码；或者 3)EVEX.vvvv不对任何操作数进行编码，保留该字段，并且应当包含1111b。由此，EVEX.vvvv字段720对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。

EVEX.U类字段668(EVEX字节2，位[2]-U)－如果EVEX.U＝0，则它指示A类或EVEX.U0，如果EVEX.U＝1，则它指示B类或EVEX.U1。

前缀编码字段725(EVEX字节2，位[1:0]-pp)－提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有的压缩SIMD前缀的益处(EVEX前缀只需要2位，而不是需要字节来表达 SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式的SIMD前缀(66H、F2H、F3H)的传统SSE指令，这些传统SIMD前缀被编码成SIMD前缀编码字段；并且在运行时在提供给解码器的PLA之前被扩展成传统SIMD前缀(因此PLA可执行传统和EVEX格式的这些传统指令，而无需修改)。虽然较新的指令可将EVEX前缀编码字段的内容直接作为操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统 SIMD前缀指定不同的含义。替代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。

α字段652(EVEX字节3，位[7]–EH；也称为EVEX.EH、EVEX.rs、EVEX.RL、 EVEX.写掩码控制、以及EVEX.N；还被示为具有α)－如先前所述的，该字段是上下文特定的。

β字段654(EVEX字节3，位[6:4]-SSS，也称为EVEX.s2-0、EVEX.r2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB；还被示为具有βββ)－如先前所述的，该字段是上下文特定的。

REX’字段710－这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16寄存器进行编码的EVEX.V’位字段(EVEX 字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。

写掩码字段670(EVEX字节3，位[2:0]-kkk)－其内容指定写掩码寄存器中的寄存器索引，如先前所述的。在本发明的一个实施例中，专用值 EVEX.kkk＝000具有隐含着没有写掩码用于特定指令(这可以各种方式(包括使用硬连线到所有的写掩码或者旁路掩码硬件的硬件)实现)的特别行为。

实操作码字段730(字节4)还被称为操作码字节。操作码的一部分在该字段中指定。

MOD R/M字段740(字节5)包括MOD字段742、Reg字段744、以及 R/M字段746。如先前所述的，MOD字段742的内容在存储器访问和无存储器访问的操作之间进行区分。Reg字段744的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展且不用于对任何指令操作数进行编码。R/M字段746的作用可包括如下：对参考存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。

比例索引基址(SIB)字节750(字节6)－如先前所述的，比例字段660 (SIB.ss752)的内容用于存储器地址生成。SIB.xxx 754和SIB.bbb 756－先前已经针对寄存器索引Xxxx和Bbbb参考了这些字段的内容。

位移字段662A(字节7-10)－当MOD字段742包含10时，字节7-10是位移字段662A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。

位移因数字段662B(字节7)－当MOD字段742包含01时，字节7是位移因数字段662B。该字段的位置与传统x86指令集8位位移(disp8)的位置相同，它以字节粒度工作。由于disp8是符号扩展的，因此它可只在-128和 127字节偏移量之间寻址，在64字节的高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段662B是disp8的重新解释；当使用位移因数字段662B时，实际位移通过位移因数字段的内容乘以存储器操作数访问的尺寸(N)确定。该类型的位移被称为disp8*N。这减小了平均指令长度(用于位移但具有大得多的范围的单一字节)。这种压缩位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移量的冗余低阶位不需要被编码。换句话说，位移因数字段 662B替代传统x86指令集8位位移。由此，位移因数字段662B以与x86指令集8位位移相同的方式(因此在ModRM/SIB编码规则中没有变化)进行编码，唯一的不同在于，disp8超载至disp8*N。换句话说，在编码规则或编码长度中没有变化，而是仅在通过硬件对位移值的解释中有变化(这需要按存储器操作数的尺寸来按比例缩放位移量以获得字节式地址偏移量)。

立即数字段672如先前所述地操作。

完整操作码字段

图7B是示出根据本发明的实施例的构成完整操作码字段674的具有专用向量友好指令格式700的字段的方框图。具体地，完整操作码字段674包括格式字段640、基础操作字段642、以及数据元素宽度(W)字段664。基础操作字段642包括前缀编码字段725、操作码映射字段715以及实操作码字段730。

寄存器索引字段

图7C是示出了根据本发明的一个实施例的构成寄存器索引字段644的具有专用向量友好指令格式700的字段的方框图。具体地，寄存器索引字段644 包括REX字段705、REX’字段710、Reg字段744、R/M字段746、VVVV字段720、xxx字段754以及bbb字段756。

扩充操作字段

图7D是示出了根据本发明的一个实施例的构成扩充操作字段650的具有专用向量友好指令格式700的字段的方框图。当类(U)字段668包含0时，它表达EVEX.U0(A类668A)；当它包含1时，它表达EVEX.U1(B类668B)。当U＝0且MOD字段742包含11(表达无存储器访问操作)时，α字段652(EVEX 字节3，位[7]–EH)被解释为rs字段652A。当rs字段652A包含1(舍入652A.1) 时，β字段654(EVEX字节3，位[6:4]–SSS)被解释为舍入控制字段654A。舍入控制字段654A包括一位SAE字段656和两位舍入操作字段658。当rs字段652A包含0(数据变换652A.2)时，β字段654(EVEX字节3，位[6:4]–SSS) 被解释为三位数据变换字段654B。当U＝0且MOD字段742包含00、01或10 (表达存储器访问操作)时，α字段652(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段652B且β字段654(EVEX字节3，位[6:4]-SSS)被解释为三位数据操纵字段654C。

当U＝1时，α字段652(EVEX字节3，位[7]–EH)被解释为写掩码控制 (Z)字段652C。当U＝1且MOD字段742包含11(表达无存储器访问操作) 时，β字段654的一部分(EVEX字节3，位[4]–S₀)被解释为RL字段657A；当它包含1(舍入657A.1)时，β字段654的其余部分(EVEX字节3，位 [6-5]–S_2-1)被解释为舍入操作字段659A，而当RL字段657A包含0(VSIZE 657.A2)时，β字段654的其余部分(EVEX字节3，位[6-5]-S_2-1)被解释为向量长度字段659B(EVEX字节3，位[6-5]–L_1-0)。当U＝1且MOD字段742包含00、01或10(表达存储器访问操作)时，β字段654(EVEX字节3，位[6:4]–SSS) 被解释为向量长度字段659B(EVEX字节3，位[6-5]–L_1-0)和广播字段657B (EVEX字节3，位[4]–B)。

示例性寄存器架构

图8是根据本发明的一个实施例的寄存器架构800的框图。在所示出的实施例中，有32个512位宽的向量寄存器810；这些寄存器被引用为zmm0到zmm31。较低的16zmm寄存器的较低阶256个位覆盖在寄存器ymm0-16上。较低的16zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式700对这些覆盖的寄存器组操作，如在以下表格中所示的。

换句话说，向量长度字段659B在最大长度与一个或多个其他较短长度之间进行选择，其中每一这种较短长度是前一长度的一半，并且没有向量长度字段659B的指令模板对最大向量长度操作。此外，在一个实施例中，专用向量友好指令格式700的B类指令模板对打包或标量单/双精度浮点数据以及打包或标量整数数据操作。标量操作是在zmm/ymm/xmm寄存器中的最低阶数据元素位置上执行的操作；取决于本实施例，较高阶数据元素位置保持与在指令之前相同或者归零。

写掩码寄存器815－在所示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器815的尺寸是16位。如先前所述的，在本发明的一个实施例中，向量掩码寄存器k0无法用作写掩码；当正常可指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地停用该指令的写掩码。

通用寄存器825——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式来寻址存储器操作数一起使用。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP，以及R8到R15来引用。

标量浮点堆栈寄存器组(x87堆栈)845，在其上面重叠MMX打包整数平坦寄存器组850——在所示出的实施例中，x87堆栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点运算的八元素堆栈；而使用MMX寄存器来对64位打包整数数据执行操作，以及为在MMX和XMM寄存器之间执行的某些操作保存操作数。

本发明的替代实施例可以使用较宽的或较窄的寄存器。另外，本发明的替代实施例可以使用多一些，少一些或不同的寄存器组和寄存器。

示例性核架构、处理器和计算机架构

处理器核可以用出于不同目的的不同方式在不同的处理器中实现。例如，这样的核的实现可以包括：1)旨在用于通用计算的通用有序核；2)预期用于通用计算的高性能通用无序核；3)主要预期用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)包括预期用于通用计算的一个或多个通用有序核和/或预期用于通用计算的一个或多个通用无序核的CPU；以及 2)包括主要预期用于图形和/或科学(吞吐量)的一个或多个专用核的协处理器。这样的不同处理器导致不同的计算机系统架构，其可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，这样的协处理器有时被称为诸如集成图形和/或科学(吞吐量)逻辑等专用逻辑，或被称为专用核)；以及4)可以将所描述的CPU(有时被称为应用核或应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上的片上系统。接着描述示例性核架构，随后描述示例性处理器和计算机架构。

示例性核架构

有序和无序核框图

图9A是示出根据本发明的实施例的示例性有序流水线以及示例性寄存器重命名的无序发布/执行流水线两者的方框图。图9B是示出根据本发明的实施例的有序架构核的示例性实施例以及包括在处理器中的示例性寄存器重命名的无序发布/执行架构核两者的方框图。图9A-9B中的实线框示出了有序流水线和有序核，而虚线框中的可选附加项示出了寄存器重命名的、无序发布/执行流水线和核。给定有序方面是无序方面的子集的情况下，将描述无序方面。

在图9A中，处理器流水线900包括取出级902、长度解码级904、解码级 906、分配级908、重命名级910、调度(也称为分派或发布)级912、寄存器读取/存储器读取级914、执行级916、写回/存储器写入级918、异常处理级922 和提交级924。

图9B示出了包括耦合到执行引擎单元950的前端单元930的处理器核 990，且执行引擎单元和前端单元两者都耦合到存储器单元970。核990可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW) 核或混合或替代核类型。作为又一选项，核990可以是专用核，诸如例如网络或通信核、压缩引擎、协处理器核、通用计算图形处理器单元(GPGPU)核、或图形核等等。

前端单元930包括耦合到指令高速缓存单元934的分支预测单元932，该指令高速缓存单元934被耦合到指令转换后备缓冲器(TLB)单元936，该指令转换后备缓冲器单元936被耦合到指令取出单元938，指令取出单元938被耦合到解码单元940。解码单元940(或解码器)可解码指令，并生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元940可使用各种不同的机制来实现。合适的机制的示例包括但不限于查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核990包括存储(例如，在解码单元940中或否则在前端单元930内的)某些宏指令的微代码的微代码ROM或其他介质。解码单元940 耦合至执行引擎单元950中的重命名/分配器单元952。

执行引擎单元950包括重命名/分配器单元952，该重命名/分配器单元952 耦合至引退单元954和一个或多个调度器单元956的集合。调度器单元956表示任何数目的不同调度器，包括预留站、中央指令窗等。调度器单元956被耦合到物理寄存器组单元958。每个物理寄存器组单元958表示一个或多个物理寄存器组，其中不同的物理寄存器组存储一种或多种不同的数据类型，诸如标量整数、标量浮点、打包整数、打包浮点、向量整数、向量浮点、状态(例如，作为要执行的下一指令的地址的指令指针)等。在一个实施例中，物理寄存器组单元958包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器、和通用寄存器。物理寄存器组单元958被引退单元954覆盖以示出可以用来实现寄存器重命名和无序执行的各种方式(例如，使用重新排序缓冲器和引退寄存器组；使用将来的文件、历史缓冲器和引退寄存器组；使用寄存器图和寄存器池等等)。引退单元954和物理寄存器组单元958被耦合到执行群集960。执行群集960包括一个或多个执行单元962的集合和一个或多个存储器访问单元964的集合。执行单元962可以执行各种操作(例如，移位、加法、减法、乘法)，以及对各种类型的数据(例如，标量浮点、打包整数、打包浮点、向量整型、向量浮点) 执行。尽管某些实施例可以包括专用于特定功能或功能集合的多个执行单元，但其他实施例可包括全部执行所有功能的仅一个执行单元或多个执行单元。调度器单元956、物理寄存器组单元958和执行群集960被示为可能有多个，因为某些实施例为某些类型的数据/操作(例如，标量整型流水线、标量浮点/打包整型/打包浮点/向量整型/向量浮点流水线，和/或各自具有其自己的调度器单元、物理寄存器组单元和/或执行群集的存储器访问流水线——以及在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行群集具有存储器访问单元964的某些实施例)创建分开的流水线。还应当理解，在分开的流水线被使用的情况下，这些流水线中的一个或多个可以为无序发布/执行，并且其余流水线可以为有序发布/执行。

存储器访问单元964的集合被耦合到存储器单元970，该存储器单元970 包括耦合到数据高速缓存单元974的数据TLB单元972，其中数据高速缓存单元974耦合到二级(L2)高速缓存单元976。在一个示例性实施例中，存储器访问单元964可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合至存储器单元970中的数据TLB单元972。指令高速缓存单元934还耦合到存储器单元970中的二级(L2)高速缓存单元976。L2高速缓存单元976被耦合到一个或多个其他级的高速缓存，并最终耦合到主存储器。

作为示例，示例性寄存器重命名的、无序发布/执行核架构可以如下实现流水线900：1)指令取出单元938执行取出级902和长度解码级904；2)解码单元940执行解码级906；3)重命名/分配器单元952执行分配级908和重命名级910；4)调度器单元956执行调度级912；5)物理寄存器组单元958和存储器单元970执行寄存器读取/存储器读取级914；执行群集960执行执行级916；6) 存储器单元970和物理寄存器组单元958执行写回/存储器写入级918；7)各单元可牵涉到异常处理级922；以及8)引退单元954和物理寄存器组单元958执行提交级924。

核990可支持一个或多个指令集(例如，x86指令集(具有与较新版本一起添加的某些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼州桑尼维尔市的ARM控股的ARM指令集(具有诸如NEON 等可选附加扩展))，其中包括本文中描述的各指令。在一个实施例中，核990 包括支持打包数据指令集扩展(例如，AVX1、AVX2和/或先前描述的一些形式的一般向量友好指令格式(U＝0和/或U＝1))的逻辑，从而允许很多多媒体应用使用的操作能够使用打包数据来执行。

应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，此各种方式包括时分多线程化、同步多线程化(其中单个物理核为物理核正同步多线程化的各线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后诸如用

超线程化技术来同步多线程化)。

尽管在无序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所示出的处理器的实施例还包括分开的指令和数据高速缓存单元934/974以及共享L2高速缓存单元976，但替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如一级(L1)内部高速缓存或多个级别的内部缓存。在某些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。

具体的示例性有序核架构

图10A-10B示出更具体的示例性有序核架构的方块图，该核可以是芯片中的若干逻辑块(包括具有相同类型和/或不同类型的其他核)中的一个。这些逻辑块通过高带宽的互连网络(例如，环形网络)与某些固定的功能逻辑、存储器I/O接口和其它必要的I/O逻辑通信，这依赖于应用。

图10A是根据本发明的各实施例的单个处理器核连同它与管芯上互连网络1002的连接以及其二级(L2)高速缓存的本地子集1004的框图。在一个实施例中，指令解码器1000支持具有打包数据指令集扩展的x86指令集。L1高速缓存1006允许对标量和向量单元中的高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元1008和向量单元1010使用分开的寄存器集合(分别为标量寄存器1012和向量寄存器1014)，并且在这些寄存器之间转移的数据被写入到存储器并随后从一级(L1)高速缓存1006读回，但是本发明的替代实施例可以使用不同的方法(例如使用单个寄存器集合或包括允许数据在这两个寄存器组之间传输而无需被写入和读回的通信路径)。

L2高速缓存的本地子集1004是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，即每个处理器核一个本地子集。每个处理器核具有到其自己的L2高速缓存的本地子集1004的直接访问路径。被处理器核读出的数据被存储在其L2高速缓存的本地子集1004中，并且可以被快速访问，该访问与其他处理器核访问其自己的本地L2高速缓存子集并行。被处理器核写入的数据被存储在其自己的L2高速缓存的本地子集1004中，并在必要的情况下从其它子集清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其它逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。

图10B是根据本发明的各实施例的图10A中的处理器核的一部分的展开图。图10B包括作为L1高速缓存1006的L1数据高速缓存1006A部分，以及关于向量单元1010和向量寄存器1014的更多细节。具体地说，向量单元1010 是16宽向量处理单元(VPU)(见16宽向量ALU 1028)，该单元执行整型、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元1020支持对寄存器输入的混合、通过数值转换单元1022A-B支持数值转换，并通过复制单元1024支持对存储器输入的复制。写掩码寄存器1026允许断言所得的向量写入。

具有集成存储器控制器和图形器件的处理器

图11是根据本发明的实施例的可具有一个以上核、可具有集成存储器控制器、并且可具有集成图形的处理器1100的方框图。图11的实线框示出了处理器1100，处理器1100具有单个核1102A、系统代理单元1110、一组一个或多个总线控制器单元1116，而可选附加的虚线框示出了替代的处理器1100，具有多个核1102A-N、系统代理单元1110中的一组一个或多个集成存储器控制器单元1114以及专用逻辑1108。

因此，处理器1100的不同实现可包括：1)CPU，其中专用逻辑1108是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1102A-N 是一个或多个通用核(例如，通用的有序核、通用的无序核、这两者的组合)； 2)协处理器，其中核1102A-N是主要预期用于图形和/或科学(吞吐量)的多个专用核；以及3)协处理器，其中核1102A-N是多个通用有序核。因此，处理器 1100可以是通用处理器、协处理器或专用处理器，诸如例如网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核 (MIC)协处理器(包括30个或更多核)、或嵌入式处理器等。该处理器可以被实现在一个或多个芯片上。处理器1100可以是一个或多个衬底的一部分，和/或可以使用诸如例如BiCMOS、CMOS或NMOS等的多个加工技术中的任何一个技术将其实现在一个或多个衬底上。

存储器层次结构包括在各核内的一个或多个级别的高速缓存、一个或多个共享高速缓存单元1106的集合、以及耦合至集成存储器控制器单元1114的集合的外部存储器(未示出)。该共享高速缓存单元1106的集合可以包括一个或多个中间级高速缓存，诸如二级(L2)、三级(L3)、四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)、和/或其组合。尽管在一个实施例中，基于环1112的互连单元将专用逻辑1108、共享高速缓存单元1106的集合以及系统代理单元1110/集成存储器控制器单元1114互连，但替代实施例可使用任何数量的公知技术来将这些单元互连。在一个实施例中，在一个或多个高速缓存单元1104A-N与核1102-A-N之间维持一致性。

在某些实施例中，核1102A-N中的一个或多个核能够多线程化。系统代理单元1110包括协调和操作核1102A-N的那些组件。系统代理单元1110可包括例如功率控制单元(PCU)和显示单元。PCU可以是或包括调整核1102A-N和专用逻辑1108的功率状态所需的逻辑和组件。显示单元用于驱动一个或多个外部连接的显示器。

核1102A-N在架构指令集方面可以是同构的或异构的；即，这些核 1102A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。

示例性计算机架构

图12-15是示例性计算机架构的方块图。本领域已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般来说，能够纳入本文中所公开的处理器和/或其它执行逻辑的多个系统和电子设备一般都是合适的。

现在参考图12，所示出的是根据本发明实施例的系统1200的框图。系统 1200可以包括一个或多个处理器1210、1215，这些处理器耦合到控制器中枢 1220。在一个实施例中，控制器中枢1220包括图形存储器控制器中枢(GMCH) 1290和输入/输出中枢(IOH)1250(其可以在分开的芯片上)；GMCH 1290 包括存储器1240和协处理器1245耦合到的存储器和图形控制器；IOH 1250将输入/输出(I/O)设备1260耦合到GMCH 1290。替代地，存储器和图形控制器中的一个或两个在处理器(如本文中所描述的)内集成，存储器1240和协处理器1245直接耦合到处理器1210、以及在单一芯片中具有IOH 1250的控制器中枢1220。

附加处理器1215的任选性质用虚线表示在图12中。每一处理器1210、1215 可包括本文中描述的处理核中的一个或多个，并且可以是处理器1100的某一版本。

存储器1240可以是例如动态随机访问存储器(DRAM)、相变存储器(PCM) 或这两者的组合。对于至少一个实施例，控制器中枢1220经由诸如前侧总线 (FSB)之类的多分支总线(multi-drop bus)、诸如快速通道互连(QPI)之类的点对点接口、或者类似的连接1295与处理器1210、1215进行通信。

在一个实施例中，协处理器1245是专用处理器，诸如例如高吞吐量MIC 处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。在一个实施例中，控制器中枢1220可以包括集成图形加速器。

在处理器1210、1215之间可以存在包括架构、微架构、热、和功耗特征等的一系列品质度量方面的各种差异。

在一个实施例中，处理器1210执行控制一般类型的数据处理操作的指令。嵌入在这些指令中的可以是协处理器指令。处理器1210识别如具有应当由附连的协处理器1245执行的类型的这些协处理器指令。因此，处理器1210在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器1245。协处理器1245接受并执行所接收的协处理器指令。

现在参考图13，示出了根据本发明的一个实施例的第一更专用的示例性系统1300的方框图。如图13所示，多处理器系统1300是点对点互连系统，并包括经由点对点互连1350耦合的第一处理器1370和第二处理器1380。处理器 1370和1380中的每一个都可以是处理器1100的某一版本。在本发明的一个实施例中，处理器1370和1380分别是处理器1210和1215，而协处理器1338是协处理器1245。在另一实施例中，处理器1370和1380分别是处理器1210和协处理器1245。

处理器1370和1380被示为分别包括集成存储器控制器(IMC)单元1372 和1382。处理器1370还包括作为其总线控制器单元的一部分的点对点电路 1376和1378；类似地，第二处理器1380包括点对点电路1386和1388。处理器1370、1380可以使用点对点电路1378、1388经由点对点互连1350来交换信息。如图13所示，IMC 1372和1382将各处理器耦合至相应的存储器，即存储器1332和存储器1334，这些存储器可以是本地附连至相应的处理器的主存储器的一部分。

处理器1370、1380可各自使用点对点电路1376、1394、1386、1398通过各个P-P接口1352、1354与芯片组1390交换信息。芯片组1390可以可选地使用接口1392经由高性能接口1339与协处理器1338交换信息。在一个实施例中，协处理器1338是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。

共享高速缓存(未示出)可以被包括在任一处理器之内或被包括两个处理器外部但仍经由P-P互连与这些处理器连接，从而如果将某处理器置于低功率模式时，可将任一处理器或两个处理器的本地高速缓存信息存储在该共享高速缓存中。

芯片组1390可经由接口1396耦合至第一总线1316。在一个实施例中，第一总线1316可以是外围部件互连(PCI)总线，或诸如PCI Express总线或其它第三代I/O互连总线之类的总线，但本发明的范围并不受此限制。

如图13所示，各种I/O设备1314可以连同总线桥1318耦合到第一总线 1316，总线桥1318将第一总线1316耦合至第二总线1320。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU的处理器、加速器(诸如例如图形加速器或数字信号处理器(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器1315被耦合到第一总线1316。在一个实施例中，第二总线1320可以是低引脚计数(LPC)总线。各种设备可以被耦合至第二总线1320，在一个实施例中这些设备包括例如键盘/鼠标1322、通信设备1327 以及诸如可包括指令或代码和数据1330的盘驱动器或其它大容量存储设备的存储单元1328。此外，音频I/O 1324可以被耦合至第二总线1320。注意，其它架构是可能的。例如，取代图13的点对点架构，系统可以实现多分支总线或其它这类架构。

现在参考图14，示出了根据本发明的一个实施例的更专用的第二示例性系统1400的方框图。图13和图14中的相同部件用相同附图标记表示，并从图 14中省去了图13中的某些方面，以避免使图14的其它方面变得难以理解。

图14示出了处理器1370、1380可分别包括集成存储器和I/O控制逻辑(CL) 1372和1382。因此，CL 1372、1382包括集成存储器控制器单元并包括I/O控制逻辑。图14不仅示出存储器1332、1334耦合至CL 1372、1382，而且还示出I/O设备1414也耦合至控制逻辑1372、1382。传统I/O设备1415被耦合至芯片组1390。

现在参考图15，示出了根据本发明的一个实施例的芯片上系统(SoC)1500 的方框图。在图11中，相似的部件具有同样的附图标记。另外，虚线框是更先进的SoC的可选特征。在图15中，互连单元1502被耦合至：应用处理器1510，该应用处理器包括一个或多个核1102A-N的集合以及共享高速缓存单元1106；系统代理单元1110；总线控制器单元1116；集成存储器控制器单元1114；一组或一个或多个协处理器1520，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元1530；直接存储器存取(DMA)单元1532；以及用于耦合至一个或多个外部显示器的显示单元1540。在一个实施例中，协处理器1520包括专用处理器，诸如例如网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器等等。

本文公开的机制的各实施例可以被实现在硬件、软件、固件或这些实现方法的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

可将程序代码(诸如图13中示出的代码和数据1330中的代码)应用于输入指令，以执行本文描述的各功能并生成输出信息。输出信息可以按已知方式被应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有诸如例如数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器之类的处理器的任何系统。

程序代码可以用高级程序化语言或面向对象的编程语言来实现，以便与处理系统通信。程序代码也可以在需要的情况下用汇编语言或机器语言来实现。事实上，本文中描述的机制不仅限于任何特定编程语言的范围。在任一情形下，语言可以是编译语言或解释语言。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表征性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制作用于执行本文所述的技术的逻辑。被称为“IP核”的这些表示可以被存储在有形的机器可读介质上，并被提供给多个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。

这样的机器可读存储介质可以包括但不限于通过机器或设备制造或形成的物品的非瞬态、有形安排，其包括存储介质，诸如硬盘；任何其它类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、紧致盘可重写(CD-RW)的以及磁光盘；半导体器件，例如只读存储器(ROM)、诸如动态随机存取存储器 (DRAM)和静态随机存取存储器(SRAM)的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其它类型的介质。

因此，本发明的各实施例还包括非瞬态、有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特性。这些实施例也被称为程序产品。

仿真(包括二进制变换、代码变形等)

在某些情况下，指令转换器可用来将指令从源指令集转换至目标指令集。例如，指令转换器可以变换(例如使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其它方式将指令转换成将由核来处理的一个或多个其它指令。指令转换器可以用软件、硬件、固件、或其组合实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上部分在处理器外。

图16是根据本发明的实施例的对比使用软件指令变换器将源指令集中的二进制指令变换成目标指令集中的二进制指令的框图。在所示的实施例中，指令转换器是软件指令转换器，但作为替代该指令转换器可以用软件、固件、硬件或其各种组合来实现。图16示出了用高级语言1602的程序可以使用x86编译器1604来编译，以生成可以由具有至少一个x86指令集核的处理器1616原生执行的x86二进制代码1606。具有至少一个x86指令集核的处理器1616表示任何处理器，这些处理器能通过兼容地执行或以其他方式处理以下内容来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能：1)英特尔x86 指令集核的指令集的本质部分，或2)被定向为在具有至少一个x86指令集核的英特尔处理器上运行的应用或其它程序的目标代码版本，以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果。x86编译器1604表示用于生成x86二进制代码1606(例如，目标代码)的编译器，该二进制代码1606 可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器1616 上执行。类似地，图16示出用高级语言1602的程序可以使用替代的指令集编译器1608来编译，以生成可以由不具有至少一个x86指令集核的处理器1614 (例如具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集，和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代指令集二进制代码1610。指令转换器1612被用来将x86 二进制代码1606转换成可以由不具有x86指令集核的处理器原生执行的代码。该转换后的代码不大可能与替代指令集二进制代码1610相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作并由来自替代指令集的指令构成。因此，指令转换器1612通过仿真、模拟或任何其它过程来表示允许不具有x86指令集处理器或核的处理器或其它电子设备执行x86二进制代码1606的软件、固件、硬件或其组合。

Claims (29)

1.一种处理器，包括：

第一寄存器，用于存储第一向量输入操作数；

第二寄存器，用于存储第二向量输入操作数；

第三寄存器，用于存储第三向量输入操作数；

第四寄存器，用于存储打包数据结构，所述打包数据结构包含第一标量输入操作数和第二标量输入操作数；

解码器，用于将单个指令解码为经解码的单个指令，所述单个指令具有指定所述第一寄存器的第一字段、指定所述第二寄存器的第二字段、指定所述第三寄存器的第三字段以及指定所述第四寄存器的第四字段；以及

执行单元，包括耦合到所述第一寄存器、所述第二寄存器、所述第三寄存器以及所述第四寄存器的乘法器，所述执行单元用于执行所述经解码的单个指令以对每个元素位置将所述第一标量输入操作数与所述第一向量输入操作数的元素相乘以产生第一值、将所述第二标量输入操作数与所述第二向量输入操作数的对应元素相乘以产生第二值，并且将所述第一值、所述第二值与所述第三向量输入操作数的对应元素相加以产生结果，并且将针对所述第一向量输入操作数、所述第二向量输入操作数和所述第三向量输入操作数的每个元素位置的结果存储在结果寄存器的对应元素位置中。

2.如权利要求1所述的处理器，其特征在于，所述乘法器具有用于接收所述第一向量输入操作数的第一输入、用于接收所述第一标量输入操作数的第二输入、用于接收所述第二向量输入操作数的第三输入以及用于接收所述第二标量输入操作数的第四输入，使得基本上同时计算所述第一值和所述第二值。

3.如权利要求1所述的处理器，其特征在于，所述执行单元包括用于循环通过所述乘法器两次的微代码，第一次循环计算所述第一值而第二次循环计算所述第二值。

4.如权利要求1所述的处理器，其特征在于，所述单个指令单独地标识所述第一值、所述第二值以及所述第三向量输入操作数的元素中的每一个的符号。

5.如权利要求4所述的处理器，其特征在于，所述符号被提供在所述单个指令的立即操作数中。

6.如权利要求1所述的处理器，其特征在于，在所述打包数据结构之内的所述第一标量输入操作数和所述第二标量输入操作数的各自的位置是根据所述单个指令的立即操作数中所放置的信息而确定的。

7.如权利要求1所述的处理器，其特征在于，所述执行单元用于执行所述经解码的单个指令以进一步将写掩码应用到所述结果寄存器，以及所述单个指令的指令格式包括用于指示所述写掩码的字段。

8.一种用于指令执行的方法，包括：

将第一向量输入操作数存储在第一寄存器中；

将第二向量输入操作数存储在第二寄存器中；

将第三向量输入操作数存储在第三寄存器中；

将包含第一标量输入操作数和第二标量输入操作数的打包数据结构存储在第四寄存器中；

利用处理器的解码器将单个指令解码为经解码的单个指令，所述单个指令具有指定所述第一寄存器的第一字段、指定所述第二寄存器的第二字段、指定所述第三寄存器的第三字段以及指定所述第四寄存器的第四字段；以及

利用所述处理器的执行单元执行所述经解码的单个指令，以对每个元素位置将所述第一标量输入操作数与所述第一向量输入操作数的元素相乘以产生第一值、将所述第二标量输入操作数与所述第二向量输入操作数的对应元素相乘以产生第二值，并且将所述第一值、所述第二值与所述第三向量输入操作数的对应元素相加以产生结果，并且将针对所述第一向量输入操作数、所述第二向量输入操作数和所述第三向量输入操作数的每个元素位置的结果存储在结果寄存器的对应元素位置中。

9.如权利要求8所述的方法，其特征在于，所述执行包括基本上同时计算所述第一值和所述第二值。

10.如权利要求8所述的方法，其特征在于，所述执行包括在第一次微代码循环中计算所述第一值，然后在第二次微代码循环中计算所述第二值。

11.如权利要求8所述的方法，其特征在于，所述执行包括将写掩码应用到所述结果寄存器，以及所述单个指令的指令格式包括用于指示所述写掩码的字段。

12.如权利要求8所述的方法，其特征在于，所述单个指令在立即值中提供足以从所述打包数据结构中单独地提取所述第一标量输入操作数和所述第二标量输入操作数中的每一个的信息。

13.如权利要求8所述的方法，其特征在于，所述单个指令包括具有指定所述结果寄存器的所述第三字段的指令格式。

14.如权利要求8所述的方法，其特征在于，所述执行单元用于在执行所述单个指令时不循环通过乘法器多次。

15.一种处理器，包括：

第一寄存器，用于存储第一向量输入操作数；

第二寄存器，用于存储第二向量输入操作数；

第三寄存器，用于存储打包数据结构，所述打包数据结构包含第一标量输入操作数和第二标量输入操作数；

解码器，用于将单个指令解码为经解码的单个指令，所述单个指令具有指定所述第一寄存器的第一字段、指定所述第二寄存器的第二字段以及指定所述第三寄存器的第三字段；以及

执行单元，包括耦合到所述第一寄存器、所述第二寄存器以及所述第三寄存器的乘法器，所述执行单元用于执行所述经解码的单个指令以对每个元素位置将所述第一标量输入操作数与所述第一向量输入操作数的元素相乘以产生第一值、将所述第二标量输入操作数与所述第二向量输入操作数的对应元素相乘以产生第二值，并且将所述第一值与所述第二值相加以产生结果，并且将针对所述第一向量输入操作数和所述第二向量输入操作数的每个元素位置的结果存储在结果寄存器的对应元素位置中。

16.如权利要求15所述的处理器，其特征在于，所述乘法器具有用于接收所述第一向量输入操作数的第一输入、用于接收所述第一标量输入操作数的第二输入、用于接收所述第二向量输入操作数的第三输入以及用于接收所述第二标量输入操作数的第四输入，使得基本上同时计算所述第一值和所述第二值。

17.如权利要求15所述的处理器，其特征在于，所述执行单元包括用于循环通过所述乘法器两次的微代码，第一次循环计算所述第一值而第二次循环计算所述第二值。

18.如权利要求15所述的处理器，其特征在于，在所述打包数据结构之内的所述第一标量输入操作数和所述第二标量输入操作数的各自的位置是根据所述单个指令的立即操作数中所放置的信息而确定的。

19.如权利要求18所述的处理器，其特征在于，所述第一值和所述第二值中的每一个的符号值在所述立即操作数中被指定。

20.如权利要求15所述的处理器，其特征在于，所述第一值和所述第二值中的每一个的符号值在所述单个指令的立即操作数中被指定。

21.如权利要求15所述的处理器，其特征在于，所述执行单元用于执行所述经解码的单个指令以进一步将写掩码应用到所述结果寄存器，以及所述单个指令的指令格式包括用于指示所述写掩码的字段。

22.一种机器可读介质，所述机器可读介质包括代码，所述代码在被执行时使机器执行如权利要求8-14中的任一项所述的方法。

23.一种计算机实现的系统，包括：

用于将第一向量输入操作数存储在第一寄存器中的装置；

用于将第二向量输入操作数存储在第二寄存器中的装置；

用于将第三向量输入操作数存储在第三寄存器中的装置；

用于将包含第一标量输入操作数和第二标量输入操作数的打包数据结构存储在第四寄存器中的装置；

用于利用处理器的解码器将单个指令解码为经解码的单个指令的装置，所述单个指令具有指定所述第一寄存器的第一字段、指定所述第二寄存器的第二字段、指定所述第三寄存器的第三字段以及指定所述第四寄存器的第四字段；以及

用于利用所述处理器的执行单元执行所述经解码的单个指令的装置，以对每个元素位置将所述第一标量输入操作数与所述第一向量输入操作数的元素相乘以产生第一值、将所述第二标量输入操作数与所述第二向量输入操作数的对应元素相乘以产生第二值，并且将所述第一值、所述第二值与所述第三向量输入操作数的对应元素相加以产生结果，并且将针对所述第一向量输入操作数、所述第二向量输入操作数和所述第三向量输入操作数的每个元素位置的结果存储在结果寄存器的对应元素位置中。

24.如权利要求23所述的计算机实现的系统，其特征在于，所述用于执行的装置包括用于基本上同时计算所述第一值和所述第二值的装置。

25.如权利要求23所述的计算机实现的系统，其特征在于，所述用于执行的装置包括：用于在第一次微代码循环中计算所述第一值、然后在第二次微代码循环中计算所述第二值的装置。

26.如权利要求23所述的计算机实现的系统，其特征在于，所述用于执行的装置包括用于将写掩码应用到所述结果寄存器的装置，以及所述单个指令的指令格式包括用于指示所述写掩码的字段。

27.如权利要求23所述的计算机实现的系统，其特征在于，所述单个指令在立即值中提供足以从所述打包数据结构中单独地提取所述第一标量输入操作数和所述第二标量输入操作数中的每一个的信息。

28.如权利要求23所述的计算机实现的系统，其特征在于，所述单个指令包括具有指定所述结果寄存器的所述第三字段的指令格式。

29.如权利要求23所述的计算机实现的系统，其特征在于，所述执行单元用于在执行所述单个指令时不循环通过乘法器多次。

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