JPS6327746B2

JPS6327746B2 -

Info

Publication number: JPS6327746B2
Application number: JP56128986A
Authority: JP
Inventors: Kazushi Sakamoto; Shigeaki Okuya
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1981-08-18
Filing date: 1981-08-18
Publication date: 1988-06-06
Also published as: JPS5831471A

Description

【発明の詳細な説明】本発明は、ベクトル命令を並列に処理可能な装
置において、前後の命令が同一のベクトル・レジ
スタ領域を指定したときのレジスタ・コンフリク
トにより生じる誤り処理を防止するための、コン
フリクト・チエツク回路に関し、特にデータ・エ
レメント数が変更された時点でのレジスタ・コン
フリクトのチエツクにおいて、従来、無条件でま
たはコンフリクトと判定されて並列処理を禁止さ
れたものの中に非コンフリクトの場合が多く含ま
れていたものを改善することのできる手段をそな
えたコンフリクト・チエツク回路に関する。

はじめに、本発明の技術的背景について述べ
る。

第１図は、本発明が適用される一般的なベクト
ル命令処理装置の概略構成を示す。高速計算機の
分野では、１つの命令で多数のデータを処理する
ことが行なわれる。この多数のデータの集合をベ
クトル・データと呼び、それぞれのデータをエレ
メントと呼ぶ。これらのベクトル・データは、演
算処理の高速化のために、主記憶装置から一旦ベ
クトル・レジスタに移し、そこで演算装置によつ
て処理される。ベクトル・レジスタと主記憶装置
との間のデータ転送は、主記憶制御装置、ロード
処理部、ストア処理部を介して行なわれる。演算
装置およびベクトル・レジスタは並列処理を可能
にするため、必要に応じて複数組設けられてい
る。ベクトル演算命令は、フエツチされ、デコー
ドされてから命令制御装置において制御のための
起動信号に変換される。本発明は、この命令制御
装置において連続した命令に対して並列処理動作
を可能にするためのチエツク手段に関連するもの
である。

次に、ベクトル演算命令の実行について概説
し、あわせて従来の方式の問題点について触れ
る。

ベクトル演算命令の例として、ベクトル加算命
令VADDおよびベクトル乗算命令VMLTについ
て下に説明する。

VADD VR₁，VR₂，VR₃ ベクトル・データVR₂の各エレメントの値に
VR₃の対応するエレメントの値を加え、結果を
VR₁に対応するエレメントに格納する（VR₂＋
VR₃→VR₁）。

VMLT VR₁，VR₂，VR₃ ベクトル・データVR₂の各エレメントの値に
VR₃の対応するエレメントの値を乗じ、結果を
VR₁の対応するエレメントに格納する（VR₂×
VR₃→VR₁）。

ベクトル・データは、前述したベクトル・レジ
スタに格納される。ベクトル・レジスタは複数の
レジスタで構成され、そしてそれら個々のレジス
タは、ベクトル・データの各エレメントを１対１
で対応ずけられるようにアドレスをもつている。
１つのベクトル・データの各エレメントは、連続
アドレスのレジスタに格納される。命令は、この
ベクトル・レジスタの中の先頭エレメントに対応
するレジスタのアドレスを指定することにより、
オペランドの格納場所を指定する。

指定された先頭エレメントのアドレスからどこ
までが１つのベクトル・データに属するエレメン
トのアドレスであるかを知るために、予め、ベク
トル・レングス（VL）を制御レジスタに格納し
ておく。このVLの値は、１つのベクトル・デー
タが占有する連続するアドレスの数、すなわちエ
レメント数を表わす。

ここで、VLの値とベクトル・レジスタ・アド
レス指定との間には、一定の規約が設けられる。
この規約は、VLの値をその大きさによつて複数
のランクに分け、各ランクに対してベクトル・レ
ジスタ内の指定可能なアドレスの位置を一定範囲
に制限するものである。VLの値ごとに、ベクト
ル・レジスタ内の領域は予めユニツトに分割され
る。それにより、異なるVLのベクトル・データ
が混在している場合のベクトル・レジスタの利用
効率の低下が防がれるとともに制御も容易とな
る。

第２図は、上記の規約の１具体例を示す表であ
る。ここでは、１つのベクトル・レジスタを構成
するレジスタの個数を256とし、またそのアドレ
スを８ビツトで指定する。上位ランクに行くほど
アドレスの下位桁は“０”で固定され、×マーク
で示す上位桁で指定可能なとびとびのアドレス位
置のみにアドレス指定が制限されることがげか
る。この場合の規約は、任意のVLをもつベクト
ル・データについて先頭アドレスとして指定可能
なアドレスは、そのVLが含まれるランクの最大
VL値の整数倍に制限するというものである。

命令の実行は、パイプライン方式で行なわれ
る。第３図は、加算命令VADDについての処理
過程を図式的に示したものである。

一般に、高速計算機では、複数の演算器を用い
て命令の並列処理が行なわれる。しかし、たとえ
ばVADDとVMLLとが連続している場合であつ
て、しかもVADDとVMLTとがそれぞれ使用す
るベクトル・レジスタに同じものが含されていた
ときには、命令の順序を保証するために並列処理
の程度を制限することが行なわれている。第４図
ａ，ｂは、その事例を示したもので、以下に簡単
に説明する。

第４図ａは、先行命令VADDの演算結果格納
用ベクトル・レジスタVR₁と、並列処理しようと
する次の命令VMLTの演算結果格納用ベクト
ル・レジスタVR₁とが同じアドレスを指定してい
た場合を示す。VADDの１サイクル（1τ）以上
後にVMLTを実行し、図のように並列処理を行
なうことにより、VADDの第１エレメントの加
算結果のVR₁への格納後1τを経て、VMLTの第
１エレメントの乗算結果のVR₁への格納が行なわ
れる。したがつて、VADDのVR₁領域がVMLT
のVR₁領域に重複している部分に書き込まれた
VADDの加算結果は、VMLTの乗算結果によつ
て書き直され、正しい値が得られる。

第４図ｂは、VADDのVR₁とVMLTのVR₂、
あるいはVR₃とが等しいけれども並列処理が可能
な事例を示している。この場合には、VADDの
第１エレメントの加算結果がVR₁に格納された次
のサイクル（1τ後）、で、VMLTの実行を開始す
る。このとき、VMLTは、VADDの加算結果
（VR₁）をオペランドの１つ（VR₂またはVR₃）
として使用して乗算を行なうが、並列処理によつ
てもVADDからVMLTへのエレメントの受け渡
しのレベルでは正しい順序関係が維持されている
ため、データの破壊や誤り処理を生じることはな
い。このような条件にある場合をリンクと呼んで
いる。

このように、連続する命令を並列処理するため
には、前後の命令のオペランドがコンフリクトし
ないよう、そのレジスタ・アドレスが一致してい
るか否かを検出することが必要となる。ところ
で、VLの値は、プログラムによつて動的に変更
される。そこで、たとえばVADDからVMLTに
移るときにVLの値が変えられた場合、前後の命
令でオペランドのレジスタ・アドレス（先頭エレ
メント・アドレス）が相違していても、一方の命
令のオオペランドの一部または全部のエレメント
のアドレスが他方の命令のオペランドのアドレス
領域に含まれていることが起こり得る。これは、
第２図の表の例で伝えば、ランクが変わつた場合
にその可能性が生じる。

たとえば、先行命令ではVL＝８、VR₁＝
00001000とし、後続命令ではVL＝４、VR₂＝
00001100とすると、VR₁とVR₂との先頭エレメン
ト・アドレスは異なつていても、VR₁の８ケのエ
レメントのアドレス00001000〜00001111には、
VR₂の４ケのエレメントのアドレス00001100〜
00001111が含まれ、実際にはオペランドのコンフ
リクトが生じていることになる。

このため、従来はVLが変更されたときに限つ
て、先行命令の終了まで後続命令の実行を禁止す
る処置をとつていた。しかし、これでは、前後の
命令のオペランド・アドレスが全く相違してコン
フリクトがない場合にも、VLが変化したという
だけで並列処理をすることができないという問題
があつた。

本発明は、連続する命令間でオペランドのエレ
メント数VLが変更された際、無条件に並列処理
を禁止することをせず、前後の命令の各オペラン
ド・アドレスの上位ビツトを比較して、その結果
に応じて後続命令に対する並列処理への起動を制
御するようにし、上述した問題点の解決を図つた
ものである。

そのため、本発明は、ベクトル・データを処理
する並列動作可能な複数の演算処理部と複数のデ
ータ・エレメントからなるベクトル・データを保
持するベクトル・レジスタとを備えたベクトル命
令処理装置において、先行命令のベクトル・レジ
スタ・アドレスおよび後続命令のベクトル・レジ
スタ・アドレスを比較して、一致したときにコン
フリクトしたことを示す信号を出力する比較回路
と、前記比較回路においてベクトル・レジスタ・
アドレスの比較ビツト桁を、データ・エレメント
数の変更指示に基づいて一定の上位桁に制限する
回路と、からなることを特徴とするコンフリク
ト・チエツク回路を提供するものである。

本発明はまた、上記したベクトル・レジスタ・
アドレスの比較ビツト桁を上位桁に制限する回路
が、現在のデータ・エレメント数と変更指示され
たデータ・エレメント数とのいずれか大きい方の
値に基づいて比較ビツト桁を制限することを特徴
とするコンフリクト・チエツク回路を提供するも
のである。

本発明は更にまた、ベクトル・データを処理す
る並列動作可能な複数の演算処理部と複数のデー
タ・エレメントからなるベクトル・データを保持
するベクトル・レジスタとを備えたベクトル命令
処理装置において、先行命令のベクトル・レジス
タ・アドレスおよび後続命令のベクトル・レジス
タ・アドレスを比較して、一致したときにコンフ
リクトしたことを示す信号を出力する比較回路
と、前記比較回路におけるベクトル・レジスタ・
アドレスの比較ビツト桁を、現在のデータ・エレ
メント数と変更指示されたデータ・エレメント数
とのいずれか大きい方の値に基づいて一定の上位
桁に制限する回路と、データ・エレメント数の変
更の方向が小から大へかまたは大から小へかを検
出する回路と、先行命令のベクトル・レジスタ・
アドレスに対する後続命令のベクトル・レジス
タ・アドレスのエレメント距離を検出する回路
と、からなることを特徴とするコンフリクト・チ
エツク回路を提供するものである。

以下に、本発明を実施例にしたがつて説明す
る。

第５図は、本発明にしたがつて構成されたコン
フリクト・チエツク回路の１実施例を示す。この
回路は、第２図に示したランク付けの表に基づい
て構成されている。この表ではVLの値が32以下
に制限されているため、アドレスの上位３ビツト
が異なるならばコンフリクトは起こらず、他方上
位３ビツトが一致しているならばコンフリクトが
起きている可能性があるということがコンフリク
トの検出原理とされている。

第５図において、１は８ビツトの一致回路であ
り、２は10個のORゲートからなるOR回路、３
は８個の排他的NORゲートからなる排他的NOR
回路、４はAND回路である。一致回路１は先行
命令のVL（OLD VL）と後続命令のVL（NEW
VL）とを比較し、不一致のときに“１”出力を
生じる。排他的NOR回路３とAND回路４とは、
先行命令のベクトル・レジスタ・アドレスX₀〜
X₇と、後続命令のベクトル・レジスタ・アドレ
スY₀〜Y₇とを比較して、一致したときに“１”
を出力する一致回路である。OR回路２は、“１”
を出力する一致回路である。OR回路２は、排他
的NOR回路３に入力される２組のアドレスのう
ち下位５桁のX₃〜X₇、Y₃〜Y₇を、一致回路１の
不一致出力が“１”のとき比較の対象から外すた
め、下位５桁に対応する排他的NOR回路の全入
力を強制的“１”にするように作用する。

したがつて、第５図に示すコンフリクト・チエ
ツク回路は、OLD VLとNEW VLとが一致して
いるとき、すなわち前後の命令でVL値に変更が
ないときには、第２図に示されたアドレスの全ア
ドレス・ビツトについて比較を行ない、結果的に
はそれぞれのランクにより異なるビツト長さのア
ドレス部分同士の比較結果を出力する。他方、
OLD VLとNEW VLとが不一致のときには、排
他的NOR回路３における下位５桁の比較機能は
不能にされるから、ランクに無関係に上位３ビツ
トのアドレス部分同士、すなわちX₀〜X₂とY₀〜
Y₂との比較結果を出力する。前者は従来技術に
したがう動作機能であつて、後者が本発明に基づ
いて新らしく付加された動作機能に係るものであ
る。

第６図は、コンフリクト・チエツク回路の他の
実施例を示す。第５図の実施例回路の場合には、
前後の命令間でVLが変化したときに、どのラン
クであつても上位３ビツトしか見ないので、コン
フリクト出力信号を生じた中にも、本来コンフリ
クトしていない、たとえば下位５ビツトにおいて
全く重複していない場合が含まれている可能性が
残る。そこで、OLD VLのランクとNEW VLの
ランクとを比較して、高い方のランクに対応する
アドレス・ビツト長（第２図参照）に合わせて両
命令のアドレス比較を行ない、コンフリクト・チ
エツクすれば、更に改善を図ることができる。第
６図はそのための回路機能をそなえたコンフリク
ト・チエツク回路を示しており、第５図の回路を
部分的に変更した形で構成したものである。

第６図において、第５図と共通の回路要素に対
しては同一の参照番号が用いられている。第６図
に特有の要素を説明すると、５は６ビツトの
OLD VLから000001を減算する一１回路、６は
同様に６ビツトのNEW VLから000001を減算す
る−１回路であり、７および８はそれぞれOR回
路である。

−１回路５，６は、第２図に示すランクとVL
値との対応表を使用したとき、６ビツトの入力
VL値から000001を減算して下位５ビツトを出力
することによつて、上位から見て最初に“１”が
現われたビツト位置がランクを表わすようなラン
ク信号の発生回路として働く。

OR回路７は、５個の２入力ORゲートからな
り、OLD VLまたはNEW VLのいずれか高い方
のランクを表わす信号をつくる。各ORゲート
は、−１回路５，６からの５ビツト出力の各ビツ
ト数を、上位桁が図の上方にあるようにして同一
桁同士を受け入れる。したがつて、OLD VLま
たはNEW VLのいずれか大きいVL値をもつ方
の−１回路出力が、OR回路７において最上方の
ORゲートを支配して、OR回路８にランク５乃
至１の出力信号を与える。

OR回路８は、２入力ORゲート、３入力ORゲ
ート、４入力ORゲート、５入力ORゲートで構
成され、OR回路７からの最大ランク信号に応じ
て排他的NOR回路３の不能にすべき下位ゲート
の数を制御するデコーダの働きをもつている。た
とえば、OR回路７からのランク５信号が最大の
ときには、排他的NOR回路３の下位５ビツトの
全ゲート入力が強制的に“１”となつて比較不能
化され、第５図の回路機能と同一となつて、アド
レスの上位３ビツトX₀〜X₂，Y₀〜Y₂の比較のみ
が行なわれる。またランク３信号が最大のときに
は、下位３個の排他的NORゲートが比較不能と
なつて、アドレスの上位５桁X₀〜X₄、Y₀〜Y₄の
比較のみが行なわれる。

このようにして、OLD VLまたはNEW VLの
いずれかランクの高い方に合わせて、コンフリク
トを検出するためのビツト数を変えることができ
る。

以上、第５図および第６図に示したコンフリク
ト・チエツク回路を用いることによつて、前後の
命令でVL値が変化したときのコンフリクト検出
精度を向上させ並列処理の機会を増やすことがで
きる。

第７図は、上述したコンフリクト・チエツク回
路を用いた命令制御装置のブロツク回路図であ
る。

第７図において、９は命令デコーダ、１０は命
令発信制御部、１１，１２は命令情報保持部でレ
ジスタからなり、並列処理される命令の多重度に
応じた個数だけ設けられて、命令コード、VR₁，
VR₂，VR₃などが格納される。図では、簡単化の
ため２個だけが示されている。１３は現在のオペ
ランドのVLを保持するレジスタ、１４，１５は
本発明によるコンフリクト・チエツク回路、１６
はORゲートである。

コンフリクト・チエツク回路は、１つの命令情
報保持部にある先行命令のオペランドのベクト
ル・レジスタ・アドレスVR₁，VR₂，VR₃に対し
て後続命令のオペランドのベクトル・レジスタ・
アドレスVR₁，VR₂，VR₃をそれぞれ比較するた
めに、３×３の９個必要とされ、その９個の組が
命令情報保持部ごとに用意される。図では、簡単
化のために各命令情報保持部に対して１個のコン
フリクト・チエツク回路だけが示されている。

VLレジスタ１３は先行命令のVL値（OLD
VL）を保持し、後続命令においてVL値が変更さ
れたとき、その値（NEW VL）とともにコンフ
リクト・チエツク回路１４，１５に供給する。コ
ンフリクト・チエツク回路１４、または１５が、
第４図または第５図の回路について説明したよう
に、先行命令および後続命令のオペランドのレジ
スタ・アドレスを比較し、コンフリクトを検出し
たとき、コンフリクト信号を出力し、ORゲート
１６を経て命令発信制御部１０に命令発信禁止信
号を送る。その結果、命令発信制御部１０は、そ
の後続命令を並列処理で実行するための命令発信
を禁止し、ベクトル命令処理装置に対する起動信
号を発生しない。

以上詳述したように、本発明によりベクトル命
令の処理効率は著るしく向上し、演算の高速化を
図ることができる。

【図面の簡単な説明】

第１図は一般的なベクトル命令処理装置の概略
構成を示す図、第２図はVLとランクおよびアド
レス指定規約の例を示す説明図、第３図は加算命
令の処理過程の説明図、第４図ａ，ｂは連続する
命令の並列処理の説明図、第５図は本発明による
コンフリクト・チエツク回路の１実施例を示す
図、第６図は他の実施例を示す図、第７図は本発
明のコンフリクト・チエツク回路を用いた命令制
御装置のブロツク回路図、である。１はVLの変更を検出する一致回路、２はアド
レスの下位ビツト比較を不能化するためのOR回
路、３はアドレス比較のための排他的NOR回路、
４はアドレス全ビツトの一致をとるAND回路、
５，６はVLをランク信号に変換する−１回路、
７は最大ランクを検出するOR回路、８はランク
信号により不能化すべき比較ビツトを決定する
OR回路、を表わす。

Claims

【特許請求の範囲】１ベクトル・データを処理する並列動作可能な
複数の演算処理部と複数のデータ・エレメントか
らなるベクトル・データを保持するベクトル・レ
ジスタとを備えたベクトル命令処理装置におい
て、先行命令のベクトル・レジスタ・アドレスお
よび後続命令のベクトル・レジスタ・アドレスを
比較して、一致したときにコンフリクトしたこと
を示す信号を出力する比較回路と、前記比較回路
におけるベクトル・レジスタ・アドレスの比較ビ
ツト桁を、データ・エレメント数の変更指示に基
づいて一定の上位桁に制限する回路と、からなる
ことを特徴とするコンフリクト・チエツク回路。２前記第１項記載のベクトル・レジスタ・アド
レスの比較ビツト桁を上位桁に制限する回路が、
現在のデータ・エレメント数と変更指示されたデ
ータ・エレメント数とのいずれか大きい方の値に
基づいて比較ビツト桁を制限することを特徴とす
るコンフリクト・チエツク回路。