JPS63263536A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置、特に複数のプログラムレベルと
複数の割込レベルを有するレベルマシンの高速化に好適
なパイプライン処理を行なう情報処理装置に関する。

〔従来の技術〕

通信用情報処理装置２　（ＣＣＰ）に用いられるプロセ
ッサのアーキテクチャ（ソフトとハード間の構成）は、
割込み処理の効率化に適したレベルマシンを採用するこ
とが多い。

このレベルマシンとは、複数の割込レベルと、複数のプ
ログラムレベルと、割込発生時に割込レベルで次のプロ
グラム走行レベルを決定する機能とを有し、走行レベル
毎に独立の汎用レジスタや状態コードを有する命令プロ
セッサのことであり。

例えば、日立製作所ＨＩＴＡＣ８６２２−２／３形通信
制御処理装置のマニュアル（マニュアル番号８０８０−
２−０４３−１０）の第３１〜３５頁にその機能が示さ
れている。

このようなレベルマシンの主な特徴は次の通りである。

（１）割込原因をグループ分けし、特定の割込原因に特
定の割込レベルを対応させ、かつ割込優先順位に基づき
、現在のプログラム走行レベルよりも優先順位の高い割
込みが発生した場合には直ちに割込み及びプログラム走
行レベルの切換えを行なう。

（２）各プログラムレベルに固有の汎用レジスタや状態
コードを持たせることにより、プログラム□ 走行レベルの遷移の度に上記レジスタの内容等を退避回
復する必要を無くしている。

一般に、プロセッサの高速化の手段としては、マシンサ
イクル時間の短縮、平均命令実行サイクル数の短縮、パ
イプライン方式による処理並列化等が考えられるが、方
式的な工夫で大きな効果があるのはパイプライン方式に
よる処理並列化である。

なお、上記のパイプライン処理に関しては１例えば１日
経エレクトロニクス・ブックス「汎用大型コンピュータ
Ｊ”ＬＳＩ技術の助けを借りてパイプライン方式を強化
した最高速の商用汎用コンピュータ”第２６５〜２８１
頁に記載されている。

上記のごとき一般命令のパイプライン処理は、従来の超
大型汎用計算機においても広く行なわれているが１割込
や入出力命令においては逐次処理となっており、一般命
令と同様のパイプライン処理は超大型汎用機でも行なわ
れていない。

その理由は、汎用機では割込みや入出力命令の実行頻度
が少ない反面、制御が複雑化するため、それらをパイプ
ライン化するメリットが小さいためである。

これに対して通信処理装置用プロセッサでは、汎用機の
入出力命令に相当するＩＮＰＵＴ１０ＵＴＰＵＴ命令の
出現頻度が高く、これらの、命令を従来技術のように逐
次処理していたのでは、処理の高速化が達成できない・ 〔発明が解決しようとする問題点〕 すなわち、従来の通信処理用プロセッサは、命令を逐次
処理するプロセッサであり、パイプライン化された計算
機に比べて処理速度が遅く、方式的に高速化しにくいと
いう問題があった。

そこで、通信制御用のプロセッサを高速化するため、汎
用機と同様にパイプライン方式を導入することが考えら
れるが１通信制御用のプロセッサでは、使用頻度の高い
ＩＮＰＵＴ１０ＵＴＰＵＴ命令が使用される特定の状態
では、パイプライン方式を導入するとアドレスコンフリ
クト（詳細後述）が発生することが判明した。

そして上記の特定の場合にプロセッサが論理的不良を発
生するのを避けるため、使用頻度の高いＩＮＰＵＴ１０
ＵＴＰＵＴ命令と後続の命令とをオーバラップさせない
ように制御すると、処理能力が低下し、パイプライン方
式導入の効果が減少するという問題が生じる。

本発明は、レベルマシンにおける命令処理、特にＩＮＰ
ＵＴ１０ＵＴＰＵＴ命令のパイプライン化における上記
のごとき問題点を解決し、処理高速化が可能な情報処理
装置を提供することを目的とする。

なお、上記のＩＮＰＵＴ１０ＵＴＰＵＴ命令とは、命令
プロセッサのプログラム走行レベルの汎用レジスタ群と
、プログラムとハードウニ、ア（工１０装置等）の連絡
用インタフェースレジスタ群との間で情報の転送（ロー
ド、ストア）を行なう　　　　゛命令であり、汎用機の
入出力命令に相当する命令である。上記のインタフェー
スレジスタ群には複数のプログラムレベルに対応する複
数の汎用レジスタ群や状態コード等も含まれる。また、
ＩＮＦＵＴ１０ＵＴＰＵＴ命令には、指定した汎用レジ
スタの内容を指定したインタフェースレジスタにストア
する０ＵＴＰＵＴ命令および逆に指定したインタフェー
スレジスタの内容を指定した汎用レジスタにロードする
ＩＮＰＵＴ命令がある。

以下、ＩＮＰＵＴ１０ＵＴＰＵＴ命令のパイプライン化
に対する前記のごとき問題点を詳細に説明するが、まず
、パイプライン処理における問題の１つであるアドレス
コンフリクトについて説明する。

第４図に示す様に１例えば命令の実行を命令の解読及び
アドレス算出に用いるレジスタの読出しくＤステージ）
、オペランドフェッチアドレスの算出（Ａステージ）、
オペランドのメモリからの読出しくＬステージ）、演算
（Ｅステージ）、演算結果の格納（Ｐステージ）に分解
して行なうパイプライン計算機では、アドレスの算出に
用いるレジスタの内容を、先行する命令が時間的には後
のタイミングで変更することがある。これをアドレスコ
ンフリクトと言い、アドレスコンフリクトが検出される
と対応するレジスタへの書込みが終了するまで命令のＤ
ステージを遅らせる。

この様に、上述のアドレスコンフリクトに限らず、先行
する命令の結果の反映が後続命令で用いる情報の参照よ
りも時間的に遅れる場合又はそのような可能性がある場
合は、論理的不良が発生するのを避けるため、後続命令
の実行を遅らせることが必要である。　　　　　゛ 、なお、このような情報としては、汎用レジスタや状態
コードやプログラムキー等がある。

ＩＮＰＵＴ１０ＵＴＰＵＴ命令はインタフェースレジス
タとして全処理レベルの汎用レジスタや状態コードやプ
ログラムキー等を含み、ＯＵＴ　ＰＵＴ命令を用いると
、これらインタフェースレジスタに汎用レジスタの内容
をストアすることができる。

第５図に示す様に、インタフェースレジスタの指す内容
が別の処理レベルである場合は問題ないが、現処理レベ
ルと一致している場合にはアドレスコンフリクト等の発
生の可能性が出てくる。

従ってこの様なＩＮＰＵＴ１０ＵＴＰＵＴ命令のパイプ
ライン処理のためには、インタフェースレジスタの所属
の情報の処理レベルを効率的に検出し、後続命令の処理
を止めるか否かの判定を行なうことが必要である。

〔問題点を解決するための手段〕

上記目的を達成するため、本発明においては、特許請求
の範囲に記載するように構成している。

要約すれば、ＩＮＰＵＴ１０ＵＴＰＵＴ命令：１−ドの
中のインタフェースレジスタ番号を示すフィールド中に
、処理レベルを示すフィールドを割付け、また、処理レ
ベルフィールドとプロセッサの現処理レベルを比較する
比較手段と、該比較手段の結果においてレベルが一致し
た場合にアドレスコンフリクト等の検出論理を起動する
判定手段とを設けている。

〔作用〕 上記のごとき本発明の構成においては、処理レベルフィ
ールドはプロセッサ内の現処理レベルと比較され、不一
致の場合は後続命令の実行に影響を与えないので、後続
命令をパイプラインで時間的にオーバラップ処理を実行
することができる。

また、一致している場合はアドレスコンフリクト等を生
じる可能性があるため、チェック論理を起動し、コンフ
リクトが生じていない場合はパイプラインでオーバラッ
プさせることができる。

これらの判定論理の働きにより、後続命令はコンフリク
トが生じる場合に限ってパイプラインで処理することを
禁止されるので、不必要に後続命令の開始が遅らされる
ことがなく、シたがって処理の高速化を実現することが
可能となる。

〔実施例〕

第１図は、本発明の全体の構成を示す一実施例のブロッ
ク図である。

第１図において、命令バッファレジスタ群１０は、先行
フェッチされた命令バッファであり、命令処理が次に移
ると、次命令を命令レジスタ１００へ転送する。

命令レジスタ１００のビットパターンは、デコード回路
２００でデコードされ、制御情報が作られる。

また、命令レジスタ１００のビットパターンは。

汎用レジスタ２０の番号を示すフィールドを持ち。

信号１１８及び１２０は汎用レジスタ２０のワード位置
を示す。

また、汎用レジスタ２０から読み出されたデータと命令
レジスタ１００の情報１１６とがアドレス加算器３０に
与えられ、その結果はメモリアドレスとして図示しない
バッファ制御ユニットに送られる。

また、演算結果で汎用レジスタ２０に書き込む必要のあ
るデータは、図示しない演算ユニットから送られ、それ
によって汎用レジスタ２０の内容を更新する。

また、アドレスコンフリクト検出回路５０は、現レベル
保持レジスタ１０２の信号、命令レジスタ１００のビッ
トバタン信号１１４，１１６，１１８．１２０及びデコ
ード回路２００の出力信号２２０の各信号を入力として
アドレスコンフリクトを検出し、デコード抑止信号３３
４を出力する。なお、アドレスコンフリクト検出回路５
０についての詳細は後述する。

上記のデコード抑止信号３３４によって命令バッファレ
ジスタ群１０及び命令レジスタ１００の働きを止め、次
命令のデコードを抑止する。

次に、第２図は本発明のＩＮＰＵＴ１０ＵＴＰＵＴ命令
の命令フォーマットの一実施例図である。

このフォーマットにおいては、従来のインタフェースレ
ジスタ番号を指定する領域が処理レベル領域と処理種別
領域に分割されており、これによりインタフェースレジ
スタ番号は第２図に示す様に上位ビットが処理レベルを
示し、下位ビットは種別を示す様に割当てられる。

なお、Ｒ２フィールドはインタフェースレジスタが汎用
レジスタを示す場合に汎用レジスタ番号を示す、また、
Ｒ１フィールドは現処理レベルの汎用レジスタを示し、
例えば０ＵＴＰＵＴ命令の場合Ｒ１フィールドで示す現
処理レベルの汎用レジスタにインタフェースレジスタの
内容がロードされる。

次に、後続命令とのアドレスコンフリクトを説明する為
に、ここでロード命令の命令フォーマットを説明してお
く。

第２図に示すロード命令フォーマットにおいて、Ｘフィ
ールドとＢフィールドで指定された汎用レジスタの内容
とＤフィールドの値が加算されてメモリアドレスが求め
られる。そのメモリアドレスの内容がＲ１フィールドで
指定される汎用レジスタにロードされる。

次に、第３図は前記のアドレスコンフリクト検出回路５
０の一実施例のブロック図である。

第３図において、命令レジスタ１００、現レベル保持回
路１０２及びデコード回路２００は、前記第１図の同符
号を付したものを示す。

命令レジスタ１００に、実行される命令がセットされる
と、命令のデコード等を行なうＤステージが開始される
。ここではアドレスコンフリクト検出回路に限って説明
する。

命令レジスタ１００の命令コード領域（○Ｐ）はデコー
ド回路２００でデコードされ、命令制御に必要な信号や
マイクロプログラムの先頭アドレス等を出力する。ここ
ではアドレスコンフリクトの検出に必要な信号のみ示し
た。すなわち、汎用レジスタ書替命令信号２２０は○Ｕ
ＴＰＵＴ命令を除く命令で汎用レジスタ２０を書替える
命令をデコードした際に出力される。′また、０ＵＴＰ
ＵＴ命令信号２２２は０ＵＴＰＵＴ命令をデコードした
際に出力される。

また、命令レジスタ１００のＲ１フィールドは命令実行
結果の格納レジスタの番号を示し、この内容は信号１１
４によって命令のＡステージの開始時点でラッチＡ　３
００−ｂへ転送される。

ラッチＡ３００−ａは有効フラグであり、ラッチＡ３０
０−ｂで示されるレジスタ番号が命令で書替えられる場
合に“１”が格納され、ラッチＡ　３００−ｂの内容が
有効であることを示す。

上記ラッチＡ　３００の内容は、それぞれ命令のＬステ
ージ、Ｅステージの開始時点でラッチＬ　３０２　。

ラッチＥ３０４へ転送される。

また、命令のＸフィールド、Ｂフィールドは命令アドレ
スの計算に用いられるレジスタ番号を示し、それぞれ信
号１１８．１２０によって比較器３１０゜３１２、３１
４．比較器３２０．３２２．３２４に入力される。

また、ラッチ３００−ｂ、３０２−ｂ、３０４−ｂの内
容は、それぞれの信号３４０．３４２．３４４によって
比較器３１０゜３２０、比較器３１２．３２２．比較器
３１４．３２４に入力される。

比較器３１０．３１２．３１４．３２０．３２２．３２
４は、上記の２つの入力が一致していた場合に“′１”
を出力し、それが信号群３３０．３３２としてアドレス
コンフリクト判定回路４００に入力される。

なお、比較器３１０．３１２．３１４．３２０．３２２
．３２４は、ラッチＡ３００−ａ、ラッチＬ　３０２−
ａ　、ラッチＥ　３０４−ａが１”でない場合は＋ｇ　
１　＃＃を出力しない。

また、デコード回路２００は、命令レジスタ１００の命
令がＸフィールド、Ｂフィールドをアドレス計算に使用
することを示す信号２３２．２３４を出力し、それをア
ドレスコンフリクト判定回路４００に入力する。

次に、アドレスコンフリクト判定回路４００は。

上記の信号２３２が“１”であって信号群３３０のいず
れかが“１”の場合、又は信号２３４が“１″であって
信号群３３２のシ１ずれかが“１″の場合に、デ１　　
　　　　　コード抑止信号３３４を出力する。この信号
が“１″の間はアドレスコンフリクトが解消されないと
して、デコードが抑止される。

以上がアドレスコンフリクト検出回路５０の概略の働き
である。

次に１本発明のポイントである有効フラグの信号２２８
の生成について詳細に説明する。

第３図において、信号２２８はラッチＡ　３００−ａ　
、ラッチＬ　３０２−ａ　、ラッチＥ　３０４−ａに格
納される有効フラグである。

この信号２２８は、汎用レジスタ書替命令信号２２０と
０ＵＴＰＵＴ命令汎用レ命令汎用レジスタ書替上の論理
和を０Ｒ２０６で求めた信号であり、汎用レジスタ２０
を書替える場合“１”となる。

すなわち、命令レジスタ１００に０ＵＴＰＵＴ命令がラ
ッチされると、０ＵＴＰＵＴ命令の処理レベル領域が信
号１１６によって比較器２０２に送られ、プロセッサの
現処理レベルを示す信号（現レベル保持レジスタ１０２
の信号）と比較される。この結果、レベルが一致すると
信号２２４に１′１”が立つ。

一方、命令レジスタ１００のＸフィールドはインタフェ
ースレジスタの処理対象レジスタの種別を示す領域でも
あり、この情報が信号１１ｇに、よって種別デコード回
路２０８に入力される。この結果、処理対象レジスタの
種別が汎用レジスタである場合に、信号２３０に“１”
が立つ、また、０ＵＴＰＵＴ命令汎用レ命令汎用レジス
タ書替上、０ＵＴＰＵＴ命令信号２２２と命令が０ＵＴ
ＰＵＴ命令であると仮定した場合の汎用レジスタ書替信
号２３０とレベル一致信号２２４との論理積をＡ　Ｎ　
Ｄ　２０４で求めた信号である。そして上記の０ＵＴＰ
ＵＴ命令汎用レ命令汎用レジスタ書替上“１”になると
、０Ｒ２０６の出力、すなわち信号２２８が“１”とな
る。

上記の構成により、０ＵＴＰＵＴ命令によって書替えら
れるインタフェースレジスタがプロセッサの現処理レベ
ルの汎用レジスタを指す場合にアドレスコンフリクト検
出論理を働かせることが可能となり、オーバラップを抑
止する必要のない時には後続命令をオーバラップさせる
ことが可能となる。

以上説明したアドレスコンフリクト検出論理と同様の構
成により、アドレスコンフリクト以外でオーバラップさ
せると論理的に不都合が生じる場合においても、後続命
令の実行を遅らせることができる。

例えば、０ｔＪＴＰＵＴ命令で処理対象レジスタの種別
を表わす領域が状態コードの場合は、処理レベルが一致
し、かつ後続命令が状態コードを用いる命令（条件分岐
等）の場合には、該後続命令のオーバラップを止めるこ
とが必要となる。

この場合には、信号２２２と比較器２０２からのレベル
−数信号２２４と種別デコード回路２０８からの状態コ
ード出力との論理積をとり、この結果の信号をＡステー
ジに対応するラッチ３００に送る。ラッチ３００の内容
はり、Ｅステージに対応してラッチ３０２゜３０４に転
送される。このラッチ３００．３０２．３０４の内容と
後続命令がデコードされたデコード回路２００からの状
態コード使用信号とを比較器で比較し、この比較信号の
内１１１１１が立つ信号があれば後続命令のデコードを
止めるように構成すればよい。

同様に、０ＵＴＰＵＴ命令で処理対象レジスタの種別を
表わす領域がプログラムキーの場合は、処理レベルが一
致し、かつ後続命令がメモリアクセスを行なう場合には
、更新されたプログラムキーとメモリのストレジキーが
比較される必要があるので、プログラムキーがセットさ
れるまで該後続命令のオーバラップを止める必要がある
。

この場合には、上記の状態コードの場合とほぼ同様の方
法で種別デコード２０８の出力信号をプログラムキー出
力とし、デコード回路２００からの比較すべき後続命令
の信号を状態コード利用信号とすることで実現される。

上記の構成により、オーバラップさせると論理的に不都
合が生じる場合に限り、デコード抑止信号を出し、後続
命令の実行を遅らせることができる。そして不都合を生
じない場合には後続命令の実行が不必要に遅らされるこ
とはない。

なお、本発明による命令フォーマットの一実施例として
第２図のフォーマットを示したが、そのフィールドの順
番を換えてもよいことは自明であ１　　　　　る。

〔発明の効果〕

以上説明したごとく、本発明によれば、処理レベルフィ
ールドはプロセッサ内の現処理レベルと比較され、不一
致の場合は後続命令の実行に影響を与えないので、後続
命令をパイプラインで時間的にオーバラップ処理を実行
することができる。

また、一致している場合はアドレスコンフリクト等を生
じる可能性があるため、チェック論理を起動し、コンフ
リクトが生じていない場合はパイプラインでオーバラッ
プさせることができる。

これらの判定論理の働きにより、レベルマシンのインタ
フェースレジスタの書替え命令に続く後続命令も、イン
タフェースレジスタが現処理レベルのプロセッサ内部情
報を変更するように指定されていない場合は、パイプラ
インで処理することが出来、後続命令はコンフリクトが
生じる場合に限ってパイプラインで処理することを禁止
されるので、不必要にインタフェースレジスタへの書替
命令の後続命令の開始が遅らされることがなく、したが
って処理の高速化を実現することが可能になる、という
優れた効果が得られる。

【図面の簡単な説明】

第１図は本発明の全体の構成を示す一実施例のブロック
図、第２図は本発明の０ＵＴＰＵＴ命令とロード命令の
命令フォーマットの一実施例図、第３図は本発明のアド
レスコンフリクト検出回路の一実施例図、第４図はパイ
プライン計算機の各ステージの流れとアドレスコンフリ
クトの説明図、第５図は０ＵＴＰＵＴ命令の後に続くロ
ード命令がアドレスコンフリクトを起こす状況の説明図
である。 〈符号の説明〉 １００・・・命令レジスタ　　２００・・・デコード回
路１０２・・・現レベル保持レジスタ ２０２・・・比較器　　　２０８・・・処理種別デコー
ド回路３００、３０２．３０４・・・ストアレジスタ番
号ラッチ３１０、３１２．３１４．３２０．３２２．３
２４・・・比較器４００・・・アドレスコンフリクト判
定回路３３４・・・−デコード抑止信号 代理人弁理士　　中　村　純之助 ５！Ｉ’１　　図 ’ＩＰ２・図 ＯυＴＰυ丁４−４７オーマ１．ト 第３図 第４図 処理レベル２ ｏｕ’ｒｐｔｒｒ命令 ＬＯＡＤ命令 ０ＵＴＰＵＴ　　ＲＩ　　　ＩｎｔｆＲｅｇ（℃α番地
）ＬＯ。 ＰＲ５

Claims (1)

【特許請求の範囲】
1. １、複数のプログラムレベルと、該プログラムレベルに
   対応した複数の汎用レジスタ群や状態コードと、プログ
   ラムとハードウェア連絡用のインタフェースレジスタ群
   とを備え、上記複数の汎用レジスタ群や状態コードは同
   時に上記インタフェースレジスタ群の一部としてアクセ
   スされ、また、上記プログラムと上記インタフェースレ
   ジスタ群との連絡用の命令として上記汎用レジスタ群か
   ら上記インタフェースレジスタ群へのストア命令を備え
   、少なくともオペランドアドレスの計算と演算結果のレ
   ジスタストアとをパイプラインで行なう情報処理装置に
   おいて、上記ストア命令中の命令コードの一部として、
   命令で指定される上記インタフェースレジスタ群中の上
   記汎用レジスタ群や状態コードのプログラムレベルを判
   定するビットパターンを備え、かつ、上記のプログラム
   レベルを判定するビットパターンと現在実行中のプログ
   ラムレベルとを比較する比較手段と、該比較手段の比較
   結果の信号によって後続命令を上記ストア命令にオーバ
   ラップさせてパイプラインで処理させるか否かを判定す
   る判定手段とを設けたことを特徴とする情報処理装置。