JPH0557616B2

JPH0557616B2 -

Info

Publication number: JPH0557616B2
Application number: JP58159903A
Authority: JP
Inventors: Susumu Shonai; Shunichi Torii
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-08-31
Filing date: 1983-08-31
Publication date: 1993-08-24
Also published as: JPS6051948A; US4725947A; EP0135844A2; DE3479251D1; EP0135844A3; EP0135844B1

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、複数のターゲツト命令の１つに分岐
する場合でも、分岐先バツフア記憶装置から正し
くターゲツト命令列を出力できる情報処理装置に
関するものである。

〔発明の背景〕パイプライン計算機では、命令の処理を部分処
理に分解し、個々の部分処理を実行する専用の独
立なユニツトを用意し、連続した複数の命令を工
場の組立てラインのようにオーバーラツプして処
理することにより高速処理を行つている。しか
し、分岐命令が出現すると、パイプラインの流れ
に乱れが生じるため、処理性能が低下する。した
がつて、高速処理を行う計算機の処理性能の向上
のためには、分岐命令の高速処理が必要不可欠で
ある。

分岐命令の出現によつてパイプラインの流れが
乱れる原因は、分岐が立成した場合、ターゲツト
命令語（分岐先命令語）が得られるまでに時間が
かかり、これが得られるまではターゲツト命令語
のデコードを開始できないことである。したがつ
て、分岐命令を高速処理するためには、ターゲツ
ト・フエツチの高速化が必要である。

従来、ターゲツト・フエツチの高速化を実現す
るものとして、ルート・メモリが提案されている
（特公昭54−9456号公報『情報処理装置』参照）。
第１図に示すように、ルート・メモリ１は、命令
デコード時に命令アドレス（IA）をキーとして、
次の２つを出力する連想記憶メモリである。

すなわち、(i)命令アドレスの指す命令が成立す
る分岐命令であるか否かの予測（BA？）、およ
び(ii)成立する分岐命令である場合には、そのター
ゲツト命令語（TI）である。しかし、上記ルー
ト・メモリ１には、次のような問題がある。

すなわち、命令アドレス（IA）のみをキーと
してルート・メモリ１を参照しているため、１つ
の分岐命令が複数のターゲツト命令のうち、どれ
か１つに分岐する場合を扱うことができないこと
である。つまり第２図に示すように、メイン・ル
ーチン３のＡ点からサブルーチン（SUBRT）の
先願アドレスに分岐し、これを終了してからター
ゲツト・アドレス４に戻り、その後Ｂ点で再び同
一サブルーチン（SUBRT）に分岐して、これを
終了してから戻る場合、ルート・メモリ１にはタ
ーゲツト・アドレス４の命令語が格納されている
ため、正しいターゲツト・アドレス５の命令語に
戻ることができない。

〔発明の目的〕

本発明の第１の目的は、同じ分岐命令が指定す
る分岐先命令のアドレスがその分岐命令の実行ご
とに変化し得る場合においても、分岐先命令を連
想記憶手段に登録可能にし、かつ再利用可能にし
た情報処理装置を提供することにある。

また、本発明の第２の目的は、分岐命令の分岐
先命令を連想記憶手段に登録した後、その分岐命
令の再実行時に、その分岐命令の分岐先命令を高
速に読み出すことが可能な情報処理装置を提供す
ることにある。

〔発明の概要〕

本願第１の発明の特徴は、分岐命令のある実行
時に分岐が成功したとき（例えば、第２図のＡ点
での分岐、あるいはサブルーチンの終り（RTN）
での分岐）、分岐命令のアドレス情報（例えば、
第２図のＡ点アドレス、あるいはサブルーチンの
終り（RTN）のアドレス）からなる第１の連想
キーと、その分岐先命令のアドレス（例えば、第
２図のサブルーチンの先頭アドレス、あるいＡ点
のアドレス４ないしＢ点のアドレス５）を生成す
るための情報からなる第２の連想キーとの組を連
想キーとして、その分岐先命令とともに連想記憶
手段１０２に記憶させる手段（IC、IR等および
１４）と、ある分岐先命令が実行さたときに、そ
の分岐命令のアドレス情報からなる第１の連想キ
ーとその命令が指定する分岐先命令のアドレスを
生成するための情報からなる第２の連想キーとの
組を連想キーとして上記連想記憶手段１０２に供
給する手段（IC、IR等および１４）と、供給さ
れた連想キーと一致する連想キーを有する分岐先
命令が連想記憶手段１０２から読み出されたと
き、その分岐命令の分岐が成功と予測して、その
分岐命令を実行する手段２２とを有することであ
る。

また、上記第１の発明のより望ましい実施態様
は、上記第１の連想キーを第１のタイミングで連
想記憶手段１０２に供給する手段（１４、IC等）
と、第２の連想キーをその第１のタイミングより
後の第２のタイミングで連想記憶手段１０２に供
給する手段（GRB、GRX等）とを有し、上記連
想記憶手段１０２は、分岐命令のアドレス情報か
らなる第１の連想キーが供給されたときに、これ
に一致する第１の連想キーを有する分岐先命令を
検出する手段（第５図の２４８，２５０）と、読
み出すべき分岐命令のアドレスを生成するための
情報からなる第２の連想キーがその後に供給され
たときに、その検出された複数の分岐先命令のう
ち、この供給された第２の連想キー一致する第２
の連想キーを有する一つの分岐先命令を選択して
供給する手段（第４図の３２，３４）からなる。

ここで、第１のタイミングは、例えば分岐命令
の実行開始前であり、第２のタイミングを、例え
ば分岐命令の実行開始後である。あるいは、第１
のタイミングは、分岐命令の解読前であり、第２
のタイミングは、分岐命令の解読後と言つてもよ
い。あるいは第１のタイミングは、遅くとも分岐
命令の読み出しのときであり、第２のタイミング
は、分岐命令の読み出し後と言つてもよい。

本願の第２の発明の特徴は、分岐先命令を記憶
する連想記憶手段１０２に対して、連想キーとし
て、分岐先命令のアドレスを算出するのに使用す
る、分岐先命令が指定するアドレス情報を使用
し、この分岐命令が再実行されたときには、分岐
先命令を連想記憶手段１０２から読み出すための
連想キーとして、分岐先命令のアドレスを算出す
るのに使用する、分岐命令が指定するアドレス情
報を使用することである。

なお、この第２の発明では、分岐命令のアドレ
ス情報を連想キーとして使用するか否かには言及
していない。その意味で、第１の発明とは独立し
た発明である。しかし、いずれの発明も、分岐先
命令のアドレスに関連する情報を連想キーとして
使用し、かつ分岐先命令が連想記憶手段１０２に
登録されているときには、分岐命令の分岐が成功
したものとして実行するところに共通の特徴があ
る。

〔発明の実施例〕

第３図は、本発明による分岐先バツフア記憶装
置と命令処理装置とのインターフエースを示す図
である。

命令処理装置１００と分岐先バツフア記憶装置
１０２とは、IC信号線１０４、DISP信号線１０
６、BRN信号線１０８、GRB信号線１１０、
GRX信号線１１２、TKNP信号線１１４、PTI
信号線１１８、TI信号線１２０、およびTKN信
号線１２２の合計９本の信号線で結合されてい
る。

本発明の分岐先バツフア記憶装置１０２は、分
岐命令の命令アドレス、変位情報、分岐命令語の
ターゲツト・アドレスを決定するパラメータ、す
なわち分岐命令中のレジスタ指定情報の指示する
レジスタ値を連想キー（例えば、第２図のサブル
ーチンの終りのアドレスRTNの情報を第１の連
想キー、Ａ点のアドレス４を生成する情報または
Ｂ点のアドレス５を生成する情報を第２の連想キ
ーとする）として、その分岐命令のターゲツト命
令語を含む命令語を出力するものである。

なお、特定のコンピユータ（例えば、IBM
System／370）では、分岐命令の指示するベー
ス・レジスタ値とインデツクス・レジスタ値と変
位情報により、ターゲツト・アドレスが決定され
るが、本実施例ではこの場合に対応しており、上
記パラメータとしてベース・レジスタ値とインデ
ツクス・レジスタ値を用いている。

また、ベース・レジスタ値とインデツクス・レ
ジスタ値と分岐命令語中の変位情報との和ではな
く、分岐命令の指示する汎用レジスタの値をター
ゲツト命令のアドレスとする分岐命令に対して、
本実施例を適用する場合には、連想キー（第２の
連想キー）となるベース・レジスタまたはインデ
ツクス・レジスタの値の片方の値をゼロとし、他
方の値を汎用レジスタの値として分岐先バツフア
記憶装置１０２をアクセスする。

分岐先バツフア記憶装置１０２では、分岐命令
の指すベース・レジスタとインデツクス・レジス
タの値（汎用レジスタの値をターゲツト・アドレ
スとする分岐命令に対しては、汎用レジスタの
値）を連想キー（すなわち、第１の連想キー）と
して用いているので、サブルーチン・リターンの
ように、１つの分岐命令が複数のターゲツト命令
の中のいずれか１つに分岐する場合にも、上記連
想キーが異なるため、これを扱うことができる。

分岐先バツフア記憶装置１０２を用いると、タ
ーゲツト・フエツチの高速化が達成されるので、
分岐命令が高速に処理できる。そして、分岐命令
の分岐が成功したものとして、つまり分岐命令の
分岐判定の結果を待たないで、分岐先命令を実行
することができる。

分岐先バツフア記録装置１０２には、ある分岐
命令の実行時に分岐が成功したときに記憶する。
例えば、第２図の場合には、RTNでＡ点の４、
またはＢ点の５へ分岐が成功したときに、分岐命
令アドレスであるサブルーチンSUBRTの終りの
アドレス（RTN）の情報からなる第１の連想キ
ーを記憶し、次に分岐先命令のアドレス４を生成
するための情報からなる第２の連想キー、あるい
は分岐先命令のアドレス５を生成するための情報
からなる第２の連想キーを記憶することになる。

そして、その分岐命令が再度実行されたとき
に、その第１の連想キーと第２の連想キーの組を
連想キーとして分岐先バツフア記憶装置１０２に
供給し、供給した連想キーと一致する連想キーを
有する分岐先命令が読み出されたとき、その分岐
命令は成功と予測し、読み出した分岐命令を実行
する。第４図は、第３図における命令処理装置の
詳細ブロツク図である。

第４図には、分岐先バツフア１０２を含む命令
処理装置が記載されている。命令処理装置は、分
岐先バツフア記憶装置１０２、命令プリフエツチ
回路１０、メモリ１２、プリフエツチした命令群
をバツフアリングする命令バツフア１４、命令レ
ジスタ１５、セレクタ１１，１３、命令レジスタ
１５中の命令が分岐命令であるか否かを調べる分
岐命令検出回路３０、セレクタ切換回路３２、デ
コード切換回路３４、汎用レジスタ１７、セレク
タ１８，１９、アドレス加算器２０、メモリ２
１、実行ユニツト（演算器）２２等から構成され
る。

次に、全体の動作を説明する。

命令群を読み出す際の命令プリフエツチ・アド
レスを、あらかじめ命令フエツチ・アドレス・ユ
ニツト１０に格納しておき、セレクタ１１でアド
レス加算器２０の出力または命令フエツチ・アド
レス・ユニツト１０の上記命令でプリフエツチ・
アドレス出力の一方を選択してメモリ１２にアク
セスし、１命令群を命令バツフア１４に読み出し
て格納する。命令バツフア１４から１命令ずつ命
令レジスタ１５に読み出し、命令内の変位情報を
アドレス加算器２０の一方の入力として用いるた
め転送する。命令バツフア１４から命令レジスタ
１５に読み出された命令のアドレスは、IC信号
線１０４を介して分岐先バツフア記憶装置１０２
に送出される。同時に、分岐命令語中の変位情報
をDISP信号線１０６を介して分岐先バツフア記
憶装置１０２に送出する。なお、TI、IR、
BRN、GRN、GRX、GRB、TKNは、第３図に
示すように、命令処理装置から分岐先バツフア記
憶装置１０２に情報を転送する回路である。分岐
命令検出回路３０は、命令をデコードし、分岐命
令のときにはBRN信号線１０８に、‘1'を出力
して分岐先バツフア記憶装置１０２を起動する。
また、汎用レジスタ１７のベース・レジスタとイ
ンデツクス・レジスタの各値が、命令レジスタ１
５の中のベース・フイールドとインデツクス・フ
イールドによりセレクタ１８，１９で選択され、
さらにアドレス加算器２０で上記変位情報ととも
に加算されて、その結果が命令フエツチ・アドレ
ス・ユニツト１０およびセレクタ１１に転送さ
れ、次のターゲツト命令のアドレスとなる。セレ
クタ１１に転送されたこのターゲツト命令のアド
レスは、ターゲツト命令語を含む命令群をフエツ
チするために、命令ストレージ・ユニツト１２に
入力される。

ベース・レジスタとインデツクス・レジスタの
値は、GRB信号線１１０とGRX信号線１１２に
それぞれ出力され、分岐先バツフア記憶装置１０
２に送出される。分岐でない普通の命令のときに
は、アドレス加算器２０の出力でオペランド・ス
トレージ２１をアクセスし、オペランドを読み出
して実行ユニツト２２にこれを与えることにより
実行させる。

分岐先バツフア記憶装置１０２は、信号線１０
４，１０６，１１０，１１２を介して転送された
データを連想キーとして、対応するターゲツト命
令語を含む命令群が分岐先バツフア記憶装置１０
２内に登録されているか否かを調べる。登録され
ているときには、分岐先バツフア記憶装置１０２
はTKNP信号線１１４に‘1'を出力し、さらに
ターゲツト命令語を含む命令群をRTI信号線１１
８に出力する。セレクタ切換回路３２は、信号線
１１４から‘1'を受け取つたとき、点線で示す制
御線を介してセレクタ１３に右側入力を選択さ
せ、命令バツフア１４にターゲツト命令語を含む
命令群を格納する。

なお、分岐先バツフア記憶装置１０２にターゲ
ツト命令語を含む命令群が登録されていないとき
には、分岐先バツフア記憶装置１０２は、
TKNPS信号線１１４に‘0'を出力する。

デコード切換回路３４は、信号線１１４を介し
て‘0'が転送されてきたときには、分岐命令が分
岐不成立と予測して信号線４０を‘0'にして、命
令バツフア１４内の分岐命令の次の命令を命令レ
ジスタ１５に切り出し、そのデコードを開始す
る。

これに対して、信号線１１４を介して‘1'が転
送されてきたときには、信号線４０を‘1'にして
分岐命令が分岐成立と予測し、信号線１１８を介
して命令バツフア１４に格納されたターゲツト命
令を含む命令群の中のターゲツト命令語を命令レ
ジスタ１５に切り出し、そのデコードを開始す
る。

実行ユニツト２２は、上記デコードと並行して
分岐命令を実行する。分岐命令のデコード開始か
ら一定時間後に分岐命令の実行が完了し、分岐命
令の判定結果が得られる。また、それと同時に、
アドレス加算器２０からセレクタ１１を介して命
令ストレージ・ユニツト１２に入力されたターゲ
ツト・アドレスに基づいて、ターゲツト命令語を
含む命令群のフエツチを行う。

実行ユニツト２２は、分岐不成立のときには
TKN信号線１２２に‘0'を出力する。また、分
岐成立のときには、TKN信号線１２２に‘1'を
出力して、分岐先バツフア記憶装置１０２に転送
する。

そして、命令ストレージ・ユニツト１２から読
み出されたターゲツト命令語を含む命令群を信号
線１２０を介して分岐先バツフア記憶装置１０２
に送出する。

分岐先バツフア記憶装置１０２は、信号線１２
０，１２２を介して転送されたデータに基づい
て、書き込みサイクル動作を行う。

本発明における第１番目の重要な機能は、同じ
分岐命令の分岐先命令のアドレスが、その分岐命
令の実行毎に変化する場合でも、分岐先命令を連
想記憶手段に登録可能にしたことである。そし
て、これを再利用可能にすることである。すなわ
ち、分岐先命令のアドレスを生成するための情報
からなる第２の連想キーを連想キーの一部に使用
して、分岐先命令を連想記憶手段に登録すること
により、同じ分岐命令の分岐先命令が複数あり得
る場合でも、現在必要な分岐先命令を正しく連想
記憶装置から読み出せるようにしている。さら
に、分岐命令の分岐が成功した場合に、その分岐
先命令を登録し、分岐命令の再度の実行時に、連
想記憶手段に分岐先命令が登録されている場合
に、その分岐命令の分岐が今回も成功と予測し
て、つまりこの分岐命令の実行により、分岐が成
功したか否かの判定結果が出るのを待たないで、
分岐先命令の実行開始を行う。これにより、分岐
先命令の実行を高速に開始することができる。こ
のように、分岐が成功と予測して分岐先命令を実
行するからには、分岐先命令がいずれの分岐命令
の分岐が成功したものであるかを区別する必要が
ある。このために、実行例では、連想記憶手段に
分岐命令のアドレス情報からなる第１の連想キー
をも登録するようにしている。単に、分岐命令の
アドレスを生成するための情報からなる第２の連
想キーを使用しただけでは、どの分岐命令が成功
したときに実行すべき分岐先命令であるかが判断
できない。

本発明では、このように２つの連想キーを使用
して、以上の問題がないようにしている。

さらに、本実施例では、第１のタイミングで予
め複数の分岐先命令を読み出すことができるの
で、それだけ連想記憶手段を早くアクセスするこ
とができ、その結果、最終的に分岐先命令を読み
出すタイミングが早くなり、分岐先命令の実行開
始を早めることが可能である。

次に、本発明における第２番目に重要な機能を
説明する。

ある分岐命令の分岐先命令を連想記憶手段に登
録する場合に、分岐先命令のアドレスを連想キー
として登録すると、その分岐命令が再実行された
ときには、その分岐命令が指定する情報に基づい
て、分岐先命令を算出した後で、算出後の分岐命
令アドレスを連想キーとして連想記憶手段に供給
する必要がある。

本発明の場合には、アドレス算出の基となる情
報を連想キーとして供給すればよいため、それだ
け早く連想記憶手段をアクセスすることができ
る。

さらに、本発明では、連想記憶手段に再実行さ
れた分岐命令の分岐先命令が登録されているとき
には、その分岐命令の分岐が成功と予測して分岐
先命令を実行するので、分岐先命令が早く読み出
された分だけ、より早期にその分岐先命令を実行
することができる。

第５図は、本発明の実施例を示す分岐先バツフ
ア記憶装置の構成図である。

分岐先バツフア記憶装置１０２は、過去に分岐
成立となつた分岐先命令の命令語群を、連想キー
である分岐命令語のアドレス、分岐命令語中の変
位情報、ベース・レジスタとインデツクス・レジ
スタの値とともに記憶している。分岐先バツフア
記憶装置１０２では、各分岐命令は、その分岐命
令が前回実行されたときと同じ成立／不成立判定
をすると予測し、かつ前回の実行が成立判定のと
きには、そのときのターゲツト命令語と同じもの
が実行されると予測する。従つて、ある分岐命令
の連想キーに対応するターゲツト命令語を含む命
令群が分岐先バツフア記憶装置に記憶されている
ときには、その連想キーの基になつた分岐命令は
成立すると予測され、そうでないときには不成立
と予測される。

ある分岐命令に対し、分岐先バツフア記憶装置
が不成立と予測して、実際にその分岐命令が分岐
不成立となつた場合には、分岐先バツフア記憶装
置の内容は変化しない。また、あるい分岐命令に
対し、分岐先バツフア記憶装置が不成立と予測し
たにもかかわらず、実際にはその分岐命令が分岐
成立となつた場合には、その分岐命令のターゲツ
ト命令語を含む命令群と連想キーは、対応した分
岐先バツフア記憶装置に新しく記憶される。ある
分岐命令に対し、分岐先バツフア記憶装置が成立
と予測したにもかかわらず、実際にはその分岐命
令が分岐不成立となつた場合には、その分岐命令
のターゲツト命令語を含む命令群および対応する
連想キーは、分岐先バツフア記憶装置から削除さ
れる。さらに、ある分岐命令に対し、分岐先バツ
フア記憶装置が成立と予測して、実際にその分岐
命令が分岐成立となつた場合には、その分岐命令
のターゲツト命令語を含む命令群は、予測時に用
いたターゲツト命令語を含む命令群の上に重ね書
きされる。

第５図に示すように、分岐先バツフア記憶装置
は、RAM４１２，２３６、セレクタ２０８，２
５４，４００，４４２，４３８、レジスタ２０
２，２１６，２１８，２２０，２２２，２３８，
２６２，２６４、制御回路４１４およびその他の
組合わせ論理回路から構成される。

RAM４１２には、過去に分岐成立となつた分
岐命令の命令アドレスの上位16ビツト、分岐命令
語の変位情報、ベース・レジスタとインデツク
ス・レジスタの値、およびターゲツト命令語を含
む命令群が記憶されている。RAM４１２は、TI
フイールド、GRBフイールド、GRXフイール
ド、IRフイールド、ICUフイールド、Validフイ
ールドから構成されている。TIフイールドには
上記ターゲツト命令語を含む命令群が、GRBフ
イールドには上記ベース・レジスタの値が、
GRXフイールドには上記インデツクス・レジス
タの値が、IRフイールドには上記分岐命令語中
の変位情報が、ICUフイールドには上記命令アド
レスの上位16ビツトが、それぞれ記憶されてい
る。

RAM４１２の各フイールドは、２ロー・
65536（２の16乗）カラム構成となつている。

RAM４１２は、読み出し時には、信号線２１
０で指定されたカラム全ローが同時に読み出さ
れ、書き込み起動時には、信号線２１０で指定さ
れたカラムの中で、信号線２１２で指定されたロ
ーに対して書き込みが行われる。

なお、本実施例では、２ロー、65536カラム構
成であるが、任意のロー数、任意のカラム数で構
成できることは勿論である。また、本実施例で
は、分岐命令アドレスの下位16ビツトをカラム・
アドレの決定に用いているが、分岐命令アドレ
ス、分岐命令語中の変位情報、ベース・レジスタ
の値の中のビツトの任意のビツトの組合わせを、
カラム・アドレスの決定に使用することができる
のは明らかである。

次に、分岐先バツフア記憶装置の動作の詳細を
説明する。

分岐先バツフア記憶装置の動作は、読み出しサ
イクルと書き込みサイクルからなる。

(a) 読み出しサイクル分岐先バツフア記憶装置の読み出しサイクル
の動作は、BRN信号線１０８を介して‘1'が
制御回路４１４に転送された時点から開始され
る。制御回路４１４は、RAM４１２，２３６
の読み出しを起動し、セレクタ２０８に左選択
信号を出す。また、レジスタ２０２，２１６，
２１８，２２０，２２２の書き込みを起動す
る。

書き込みが起動されたICLIレジスタ２０２
には、信号線２００を介してIC信号線１０４
の下位16ビツトが書き込まれ、ICUIレジスタ
２２２には、IC信号線１０４上の分岐命令ア
ドレスの上位16ビツトが書き込まれる。また、
レジスタ２１６、レジスタ２１８、レジスタ２
２０には、それぞれGRB信号線１１０上のベ
ース・レジスタの値、GRX信号線１１２の上
のインデツクス・レジスタの値、IR信号線１
０６上の命令語が書き込まれる。

また、RAM４１２から信号線２０４、セレ
クタ２０８、信号線２１０を介して伝達された
IC信号線１０４上の命令アドレスの下位16ビ
ツトで指定されたカラムのデータを、信号線２
４０，２６８，２７０，２７２，２７４，２７
６，２７８，２８０，２８２，２８４，２８
６，２９２，２９４に出力する。

比較器２４８，２５０の左側には、信号線１
１０，１１２，１０６，４２６，４３４のデー
タガ入力される。また、比較器２４８を右側に
は、信号線２８４，２８０，２７６，２７２，
２６８のデータが入力される。比較器５２０右
側には、信号線２８６，２８２，２７８，２７
４，２７０のデータが入力される。比較器２４
８，２５０は、右側入力データと左側データと
が等しいときにロー０一致信号線３０６、ロー
１一致信号３０８にそれぞれ‘1'を出力し、等
しくないときには‘0'を出力する。すなわち、
解読された分岐命令アドレスの上位16ビツトベ
ース・レジスタとインデツクス・レジスタの
値、および分岐命令語と、ロー０／ロー１から
読み出したICUフイールド、GRBフイールド、
GRXフイールド、IRフイールドのデータがそ
れぞれが等しく、かつValidフイールドの値が
‘1'に等しければ、比較器２４８／２５０は‘
1'を出力し、それ以外では‘0'を出力する。

ロー０かロー１のいずれかのデータが上記の
ように等しい場合、つまり分岐先バツフア記憶
装置に連想キーに対応するターゲツト命令語を
含む命令群が登録されている場合には、ロー０
一致信号線３０６またはロー１一致信号線３０
８が‘1'になり、OR回路２５６はTKNP信号
線１１４に‘1'を出力し、汎用コピユータ１０
０に転送する。

また、エンコーダ２５８は、連想キーに対応
するターゲツト命令語を含む命令群が登録され
ているロー番号の２進数をロー番号信号線３５
８に出力する。例えば、ロー１に連想キーに対
応するターゲツト命令語が登録されているなら
ば、比較器２４８，２５０によりロー１一致信
号３０８にだけ‘1'が出力され、エンコーダ２
５８はロー番号信号線３５８に‘1'を出力す
る。ロー番号信号線のデータはセレクタ２５４
に入力され、信号線２９２，２９４の中で、登
録されていたローから出ている信号線のデータ
を、PTI信号線１１８に出力する。例えば、信
号線３５８に‘1'が出力されているならば、信
号線２９４のデータがRTI信号線１１８に出力
される。

ロー０およびロー１のいずれにも、連想キー
に対応するターゲツト命令語を含む命令群が登
録されていない場合には、信号線３０６，３０
８は両方とも‘0'となり、OR回路２５６は‘
0'をTKNP信号線１１４に出力し、汎用コン
ピユータ１００に転送する。

BRN信号線１０８を介して‘1'が制御回路
４１４に入力してから、このようにして読み出
しサイクルの動作が行われ、信号線２４０，４
２２，４２４，１１４、ロー番号信号線３５８
にデータが出力される時刻に、制御回路４１４
はRPLOレジスタ２６２、ROW＃SVレジスタ
２６４の書き込みを起動する。書き込み起動さ
れたRPLOレジスタ２３８、レジスタ４１８，
４２０、HITSVレジスタ２６２、ROW＃SV
レジスタ２６４には、信号線１１４、およびロ
ー０番号信号線３５８上のデータがそれぞれ書
き込まれる。上記各レジスタに書き込まれたデ
ータは、次に説明する書き込みサイクルで使用
される。

(b) 書き込みサイクル RPLOレジスタ２３８に記憶された再配置制
御データは、信号線２４２を介して書き込みロ
ー選択回路２２４に入力される。書み込みロー
選択回路２２４は、FIFO方式、LRU方式等の
周知の再配置方式を用いて構成されるものであ
り、書き込まれるローを選択し、そのロー番号
を信号線４０２を介してセレクタ４００に入力
する。

レジスタ４１８に記憶されていたデータは、
信号線４０８を介してセレクタ４００に入力さ
れる。

レジスタ４２０のデータは、信号線４１０を
介してセレクタ４００に入力される。信号線４
１０を介して‘1'が入力されるときには、セレ
クタ４００は信号線４０２のデータを信号線４
３６に出力する。信号線４１０を介して‘0'が
入力されるときには、セレクタ４００は信号線
４０８のデータを信号線４３６に出力する。

信号線４３６のデータは、分岐先バツフア記
憶装置にターゲツト命令語を含む命令群と連想
キー（第１の連想キーおよび第２の連想キー）
を新しく記憶するローの番号であり、セレクタ
４３８に入力される。

ROW＃SVレジスタ２６４のデータは、信号
線３５６を介してセレクタ４３８に入力され
る。

HITSVレジスタ２６２のデータは、信号線
３５４を介してセレクタ３４８に入力される。

信号線３５４を介して‘1'が入力されるとき
には、セレクタ４３８は信号線３５６のデータ
を信号線２１２に出力する。信号線３５４を介
して‘0'が入力されるときには、セレクタ４３
８は、信号線４３６のデータを信号線２１２に
出力する。信号線２１２のデータは、再配置制
御データ更新論理回路２４６とRAM４１２に
入力される。信号線２１２のデータは、書き込
みのサイクルでRAM４１２に書き込まれるロ
ーの番号である。再配置制御データ更新論理回
路２４６には、さらにRPLOレジスタ２３８の
データが信号線２４２を介して入力される。再
配置制御データ更新論理回路２４６は、FIFO
方式、LRU方式等の周知の再配置方式を用い
て構成されるものであり、信号線２１２上の書
き込みロー番号に基づいて信号線２４２上の再
配置制御データを更新する。更新された再配置
制御データは、信号線２３４を介してRAM２
３６に入力される。

さらにGRBI信号線２２４上のベース・レジ
スタの値、GRXI信号線２２６上のインデツク
ス・レジスタの値、IRI信号線２２８上の命令
語、ICUI信号線２３０上の分岐命令アドレス
の上位16ビツトは、それぞれRAM４１２の
GRBフイールド、GRXフイールド、IRIフイ
ールド、ICUIフイールドに入力される。

演算器２２では、最終サイクルで分岐命令の
判定を行い、TKN信号線１２２を介して判定
結果が分岐先バツフア記憶装置に転送され、分
岐成立のときにはさらにTI信号線１２０を介
してターゲツト命令語が転送される。

上記事象に同期して、HITSVレジスタ２６
６が‘1'、またはTKN信号線１２２が‘1'の
ときのみ、セレクタ２０８に右選択信号が出さ
れ、RAM４１２の書き込みが起動される。さ
らに、信号線１２２が‘1'のときにセレクタ４
４２に右選択信号が出され、TKN信号線１２
２が‘0'のときに左選択信号が出される。

ICLI信号線２０６上の命令アドレスの下位
16ビツトは、セレクタ２０８、信号線２１０を
介してRAM４１２に入力される。

書き込みが起動されたRAM４１２のGRBフ
イールド、GRXフイールド、IRフイールド、
ICUフイールドには、それぞれGRBI信号線上
のベース・レジスタ値、IR信号線上の命令語、
およびICU信号線上の分岐命令アドレスの上位
16ビツトが、レジスタ２６２が‘1'のときに、
レジスタ２６４が示すロー番号のローに書き込
まれる。レジスタ２６２が‘0'のときには、
LRU方式またはFIFO方式等の公知の再配置方
法の１つを用いて選択されたローに書き込まれ
る。この再配置方法は、本発明には直接の関係
がないため、これ以上の説明は省略する。

HITSVレジスタ２６２が‘1'であり、かつ
TKN信号線１２２‘1'のときには、さらに
RAM４１２のTIフイールドにTI信号線１２０
のデータが書き込まれる。これにより、読み出
しサイクルで読み出されたターゲツト命令語を
含む命令群の上に、TI信号線１２０を介して
転送されたターゲツト命令語を含む命令群が重
ね書きされる。

また、HITSVレジスタ２６２が‘1'であり、
かつTKN信号線１２２が‘0'のときには、さ
らにValidフイールドに‘0'が書き込まれる。
これにより、読み出しサイクルで読み出された
ターゲツト命令語を含む命令群と、それに対応
する連想キー（第１の連想キーおよび第２の連
想キー）が分岐先バツフア記憶装置から削除さ
れる。

また、HITSVレジスタ２６２が‘0'であり、
かつTKN信号線１２２が‘1'のときには、さ
らにTIフイールドにTI信号線１２０のデータ
が書き込まれ、Validフイールドには‘1'が書
き込まれる。これにより、ターゲツト命令語
と、それに対応する連想キー（第１の連想キー
およびこの後の第２の連想キー）が分岐先バツ
フア記憶装置に新しく記憶される。

HITSVレジスタ２６２とTKN信号線１２
２が、ともに‘0'のときには何も行われない。

以上のように、本願の第１の発明では、分岐
命令のある実行時に分岐が成功したとき、その
分岐命令のアドレス情報からなる第１の連想キ
ーと、その分岐先命令のアドレスを生成するた
めの情報からなる第２の連想キーとの組を連想
キーとして、その分岐先命令とともに連想記憶
手段に登録し、次にある分岐先命令が実行され
たとき、その分岐命令のアドレス情報からなる
第１の連想キーとその命令が指定する分岐先命
令のアドレスを生成するための情報からなる第
２の連想キーとの組を連想キーとして、連想記
憶手段に供給する。そして、供給された連想キ
ーと一致する連想キーを有する分岐先命令が連
想記憶手段から読み出されたとき、その分岐命
令の分岐が成功と予測し、その分岐先命令を実
行する。

また、第１の発明の実施態様では、第１のタ
イミングで、第１の連想キーを連想記憶手段に
供給し、第１のタイミングより後の第２のタイ
ミングで、第２の連想キーを連想記憶手段に供
給する。連想記憶手段は、分岐命令のアドレス
情報からなる第１の連想キーが供給されたと
き、これに一致する第１の連想キーを有する分
岐先命令が複数存在するときには、それらの複
数の分岐先命令を検出する。また、読み出すべ
き分岐先命令のアドレスを生成するため情報か
らなる第２の連想キーがその後に供給されたと
きに、検出された複数の分岐先命令のうち、こ
の供給された第２の連想キーに一致する第２の
連想キーを有する１つの分岐先命令を選択して
供給する。なお、第１の連想キーを連想記憶手
段に供給する第１のタイミングとしては、分岐
命令の実行開始前、あるいは分岐命令の解読
前、あるいは分岐命令の読み出し時であり、一
方、第２の連想キーを連想記憶手段に供給する
第２のタイミングとしては、分岐命令の実行開
始後、あるいは分岐命令の解読後、あるいは分
岐命令の読み出し後である。

また、本願の第２の発明では、分岐先命令を
記憶する連想記憶手段に対して、連想キーとし
て分岐先命令のアドレスを算出するのに使用す
る情報、つまり分岐命令が指定するアドレス情
報を使用して、この分岐命令が再実行されたと
きには、分岐先命令を連想記憶手段から読み出
すための連想キーとして、分岐先命令のアドレ
スを算出するために使用する情報、つまり分岐
命令が指定するアドレス情報を使用する。

第１および第２の発明のいずれも、分岐先命
令のアドレスを生成するための情報からなる連
想キーを用いており、かつ分岐先命令が連想記
憶手段に登録されているときには、分岐命令の
分岐が成功と予測して実行する点で共通してい
る。

〔発明の効果〕

以上説明したように、本発明によれば、同じ分
岐命令が指定する分岐先命令のアドレスがその分
岐命令の実行毎に変化する場合でも、分岐先命令
を連想記憶手段に登録することができ、かつ再利
用が可能である。また、分岐命令の分岐先命令を
連想記憶手段に登録した後、その分岐命令の再実
行時に、その分岐命令の分岐先命令を高速に読み
出し、実行することができる。

【図面の簡単な説明】

第１図および第２図は従来のルート・メモリの
機能を説明する図、第３図は本発明の一実施例を
示す分岐先バツフア記憶装置と命令処理装置との
インターフエースの図、第４図は第３図の詳細ブ
ロツク図、第５図は本発明の一実施例を示す分岐
先バツフア記憶装置のブロツク図である。１０：命令フエツチ・アドレス・ユニツト、１
１，１３：セレクタ、１２：命令ストレージ、１
４：命令バツフア、１５：命令レジスタ、１７：
汎用レジスタ、１８，１９：セレクタ、２０：ア
ドレス加算器、２１：オペランド・ストレージ、
２２：実行ユニツト、３０：分岐命令検出回路、
３２：セレクタ切換回路、３４：デコード切換回
路、１００：命令処理装置、１０２：分岐先バツ
フア記憶装置、１０４：IC信号線、１０６：
DISP信号線、１０８：BRN信号線、１１０：
GRB信号線、１１２：GRX信号線、１１４：
TKNP信号線、１１６：PTI信号線、１２０：
TI信号線：１２２：TKN信号線、４１２，２３
６：RAM、４１４：制御回路、２４８，２５
０：比較器、２０８，２５４，４００，４４２，
４３８：セレクタ。

Claims

【特許請求の範囲】１連想記憶手段と、ある分岐命令の実行時に分
岐が成功したとき、該分岐命令のアドレス情報か
らなる第１の連想キーと、その分岐先命令のアド
レスを生成するための情報からなる第２の連想キ
ーとの組を連想キーとして、該分岐先命令ととも
に該連想記憶手段に記憶させる手段と、該分岐命
令が再度実行されたときに、該分岐命令のアドレ
ス情報からなる第１の連想キーと該分岐命令が指
定する分岐先命令のアドレスを生成するための情
報からなる第２の連想キーとの組を連想キーとし
て該連想記憶手段に供給する手段と、供給された
連想キーと一致する連想キーを有する分岐先命令
が連想記憶手段から読み出されたとき、該分岐命
令の分岐が成功と予測して、読み出された分岐先
命令を実行する手段とを有することを特徴とする
情報処理装置。２前記供給手段は、命令が記憶されているメモ
リから前記再実行された分岐命令を読み出すため
の命令アドレスの一部を該分岐命令の第１の連想
キーとして供給する第１の供給手段と、該分岐命
令が指定する分岐先命令のアドレス情報に基づい
て、オペランド記憶装置から読み出された複数の
オペランドを該分岐命令の第２の連想キーとして
供給する第２の供給手段を有することを特徴とす
る特許請求の範囲第１項記載の情報処理装置。３前記分岐命令が指定する分岐先命令のアドレ
ス情報は、ベースレジスタの番号とインデツクス
レジスタの番号と変位からなり、複数の上記アド
レス情報は、オペランド記憶装置として情報処理
装置に設けられた複数のレジスタのうち、該ベー
スレジスタの番号を有する第１のレジスタの内容
と、該インデツクスレジスタの番号を有する第２
のレジスタの内容とからなり、前記第２の供給手
段は、該第１、第２のレジスタの内容を第２の連
想キーとして供給する手段からなることを特徴と
する特許請求の範囲第２項記載の情報処理装置。４前記一組の連想キーを供給する手段は、前記
第１の連想キーを第１のタイミングで連想記憶手
段に供給する手段と、前記第２の連想キーを前記
第１のタイミングより後の第２のタイミングで該
連想記憶手段に供給する手段とを有し、該連想記
憶手段は、該第１の連想キーが供給されたとき
に、該第１の連想キーに一致する第１の連想キー
を有する分岐先命令が複数記憶されているときに
は、該複数の分岐先命令を検出する手段と、該第
２の連想キーがその後に供給されたときに、該検
出された複数の分岐先命令のうち、該第２の連想
キーに一致する第２の連想キーを有する一つの分
岐先命令を選択して供給する手段からなることを
特徴とする特許請求の範囲第１項記載の情報処理
装置。５前記第１のタイミングは、再実行された分岐
命令の実行開始前であり、前記第２のタイミング
は、該分岐命令の実行開始後であることを特徴と
する特許請求の範囲第４項記載の情報処理装置。６前記第１のタイミングは、再実行された分岐
命令の解読前であり、前記第２のタイミングは、
該分岐命令の解読後であることを特徴とする特許
請求の範囲第４項記載の情報処理装置。７前記第１のタイミングは、遅くとも再実行さ
れた分岐命令を命令記憶装置から読み出すときで
あり、前記第２のタイミングは、その読み出しの
後であることを特徴とする特許請求の範囲第４項
記載の情報処理装置。８前記第２の供給手段は、オペランド記憶装置
として情報処理装置に設けられた複数のレジスタ
のうち、分岐命令が指定するベースレジスタの番
号を有する第１のレジスタの内容と、同じくイン
デツクスレジスタの番号を有する第２のレジスタ
の内容と、該分岐命令に含まれる変位とを供給す
る手段とからなり、前記供給されたオペランドに
基づいて、分岐先命令のアドレスを算出する手段
は、該第１、第２のレジスタの内容と変位とを加
算する手段からなり、前記連想記憶手段に記憶さ
せる手段は、前記第２の供給手段により供給され
た該第１、第２のレジスタの内容の少なくとも一
方を連想キーとして記憶する手段を有し、また再
実行された分岐命令に関して、連想キーを供給す
る手段は、その再実行された分岐命令に対して該
第２の供給手段から供給された、該第１、第２の
レジスタの内容の少なくとも一方を該連想記憶手
段に供給する手段からなることを特徴とする特許
請求の範囲第２項または第３項に記載の情報処理
装置。