JP2876791B2 - 例外処理装置および例外処理方法 - Google Patents
例外処理装置および例外処理方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、並列同時実行可能な複
数の演算処理ユニットを有するプロセッサにおける例外
処理および例外ハンドラからの復帰を制御する例外処理
装置および例外処理方法に関する。
数の演算処理ユニットを有するプロセッサにおける例外
処理および例外ハンドラからの復帰を制御する例外処理
装置および例外処理方法に関する。
【０００２】
【従来の技術】従来の例外処理装置の例としては、MOTO
ROLA社「MC88100 RISC MICROPROCESSOR USER'S MANUAL
second editon」１．４ 「EXECUTION MODEL」およびSEC
TION ６ 「EXCEPTIONS」に示されている。図９はこの従
来の例外処理装置を備えたモトローラ社のマイクロプロ
セッサＭＣ８８１００の実行ユニットの構成図を示すも
のである。２００は、２つのパイプラインステージから
なり、同時に処理可能な命令をフェッチし解読する命令
ユニットである。２０１は、整数演算、論理演算、およ
びビットフィールドを処理する整数ユニットである。２
０２は、アドレス計算をするステージと２段のメモリア
クセスをするステージからなるデータユニットである。
２０３は、５段のパイプラインステージからなる浮動小
数点加減算，比較，変換を行なう浮動小数点ユニットで
ある。２０４は、４つのステージで整数乗算機能を有
し、６段のパイプラインステージで浮動小数点乗算を演
算する浮動小数点ユニットである。
ROLA社「MC88100 RISC MICROPROCESSOR USER'S MANUAL
second editon」１．４ 「EXECUTION MODEL」およびSEC
TION ６ 「EXCEPTIONS」に示されている。図９はこの従
来の例外処理装置を備えたモトローラ社のマイクロプロ
セッサＭＣ８８１００の実行ユニットの構成図を示すも
のである。２００は、２つのパイプラインステージから
なり、同時に処理可能な命令をフェッチし解読する命令
ユニットである。２０１は、整数演算、論理演算、およ
びビットフィールドを処理する整数ユニットである。２
０２は、アドレス計算をするステージと２段のメモリア
クセスをするステージからなるデータユニットである。
２０３は、５段のパイプラインステージからなる浮動小
数点加減算，比較，変換を行なう浮動小数点ユニットで
ある。２０４は、４つのステージで整数乗算機能を有
し、６段のパイプラインステージで浮動小数点乗算を演
算する浮動小数点ユニットである。
【０００３】以上のような構成要素よりなる従来の例外
処理装置を持つマイクロプロセッサにおいては、データ
等の干渉が無い場合には、命令ユニット２００で解読し
た命令を最大４個各ユニットにおいて同時に並列処理で
きる。処理は各ユニットでパイプライン処理されるた
め、通常は整数ユニット２０１，データユニット２０
２，浮動小数点ユニット２０３，浮動小数点ユニット２
０４の順に終了していく。たとえば、データユニット２
０２で例外が発生した場合には、２組の浮動小数点ユニ
ット２０３，２０４については直ちに処理を中断させ、
ユニット内部を凍結させる。整数ユニット２０１につい
ては既に処理は完了しているため、続いて例外処理を行
なう。例外ハンドラによってデータアクセス例外に関す
る例外原因を除去した後、例外からの復帰命令により元
の処理シーケンスに戻り後続する命令を実行する。同時
に復帰命令によって、浮動小数点ユニット２０３，２０
４の凍結は解除になり、中断したところから継続実行す
る。また、整数ユニット２０１で例外が発生した場合に
は、２組の浮動小数点ユニット２０３，２０４について
は直ちに処理を中断させ、ユニット内部を凍結させる。
外部バスアクセスを伴うデータユニット２０２について
は処理完了を待ち、その後例外処理を行なう。データユ
ニット２０２での例外と同様、例外ハンドラによって整
数処理例外に関する例外原因を除去した後、例外からの
復帰命令により元の処理シーケンスに戻り後続する命令
を実行する。復帰命令によって、浮動小数点ユニット２
０３，２０４の凍結は解除になり、中断したところから
継続実行する。
処理装置を持つマイクロプロセッサにおいては、データ
等の干渉が無い場合には、命令ユニット２００で解読し
た命令を最大４個各ユニットにおいて同時に並列処理で
きる。処理は各ユニットでパイプライン処理されるた
め、通常は整数ユニット２０１，データユニット２０
２，浮動小数点ユニット２０３，浮動小数点ユニット２
０４の順に終了していく。たとえば、データユニット２
０２で例外が発生した場合には、２組の浮動小数点ユニ
ット２０３，２０４については直ちに処理を中断させ、
ユニット内部を凍結させる。整数ユニット２０１につい
ては既に処理は完了しているため、続いて例外処理を行
なう。例外ハンドラによってデータアクセス例外に関す
る例外原因を除去した後、例外からの復帰命令により元
の処理シーケンスに戻り後続する命令を実行する。同時
に復帰命令によって、浮動小数点ユニット２０３，２０
４の凍結は解除になり、中断したところから継続実行す
る。また、整数ユニット２０１で例外が発生した場合に
は、２組の浮動小数点ユニット２０３，２０４について
は直ちに処理を中断させ、ユニット内部を凍結させる。
外部バスアクセスを伴うデータユニット２０２について
は処理完了を待ち、その後例外処理を行なう。データユ
ニット２０２での例外と同様、例外ハンドラによって整
数処理例外に関する例外原因を除去した後、例外からの
復帰命令により元の処理シーケンスに戻り後続する命令
を実行する。復帰命令によって、浮動小数点ユニット２
０３，２０４の凍結は解除になり、中断したところから
継続実行する。
【０００４】この例外発生時における浮動小数点処理の
即時中断によって、並列同時実行する４命令のうちの先
行する命令での例外発生時において、後続命令の例外発
生による多重例外を避けることができる。そして、中断
後の状態凍結および復帰後の継続実行によって、浮動小
数点ユニット２０３，２０４内部の資源の外部への退
避、復元を削減することができる。
即時中断によって、並列同時実行する４命令のうちの先
行する命令での例外発生時において、後続命令の例外発
生による多重例外を避けることができる。そして、中断
後の状態凍結および復帰後の継続実行によって、浮動小
数点ユニット２０３，２０４内部の資源の外部への退
避、復元を削減することができる。
【０００５】また、このマイクロプロセッサＭＣ８８１
００は、命令終了ごとに内部状態をシャドーレジスタと
呼ばれる制御レジスタにコピーする。例外発生時にはシ
ャドーレジスタの更新を凍結し、例外処理ハンドラは、
シャドーレジスタの内容より例外要因の除去を行う。な
お、プロセッサは、例外発生時、自動的にシャドーレジ
スタの内容をスタックに退避しない。
００は、命令終了ごとに内部状態をシャドーレジスタと
呼ばれる制御レジスタにコピーする。例外発生時にはシ
ャドーレジスタの更新を凍結し、例外処理ハンドラは、
シャドーレジスタの内容より例外要因の除去を行う。な
お、プロセッサは、例外発生時、自動的にシャドーレジ
スタの内容をスタックに退避しない。
【０００６】ところで、上述したように、整数ユニット
２０１で最初に例外が発生した場合には、継続実行する
データユニット２０２での例外発生により多重例外の可
能性があるが、データアクセス例外発生を示すフラグを
独立に設けることにより、例外ハンドラに多重例外を伝
え例外処理を任せることが可能になる。
２０１で最初に例外が発生した場合には、継続実行する
データユニット２０２での例外発生により多重例外の可
能性があるが、データアクセス例外発生を示すフラグを
独立に設けることにより、例外ハンドラに多重例外を伝
え例外処理を任せることが可能になる。
【０００７】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、以下のような問題点を有している。 （１）例外発生時における浮動小数点処理の即時中断お
よび中断後の状態凍結によって、多重例外発生を避け、
ユニット内部の資源の外部への退避、復元によるオーバ
ーヘッドを削減することができるが、例外要因を除去す
る例外ハンドラ内では浮動小数点ユニット203,204を使
用できない。今後、処理ユニットやユニットのパイプラ
イン構成の多重化、多様化を考えると、ハンドラ内での
使用禁止の制限は大きな障害となる。たとえば、マイク
ロプロセッサＭＣ８８１００の整数ユニット２０１が複
数の専用ユニット（整数演算ユニット，論理演算ユニッ
ト，ビット操作ユニットなど）に細分化された場合に
は、各専用ユニットをハンドラ内で使用禁止にできない
ことは明かである。 （２）（１）の制限を解消するために、処理を中断した
ユニットの内部状態をシャドーレジスタに退避する方法
もあるが、途中段のパイプラインステージにおける管理
すべき内部資源は多く、ハードウェア量の増加を招く。
また、内部資源を外部に退避する方法もあるが、上述の
ように内部資源は多く、バスアクセスによるオーバーヘ
ッドの増大を引き起こす。 （３）（２）の問題を解決するために、処理を中断した
ユニットについては、例外から通常シーケンスへの復帰
時に、再度実行する方法がある。ＭＣ８８１００では、
通常のシーケンスに復帰するために、再実行する命令の
先頭アドレスをシャドーレジスタに退避しているので、
このアドレスを利用する方法もあるが、連続する命令の
うち一部の命令だけ再実行する場合には適用できない。
たとえば、命令NまでとＮ＋３は既に実行を完了、Ｎ＋
１とＮ＋２は処理が中断、復帰後はＮ＋１とＮ＋２を処
理し、続いてＮ＋４以降を処理する場合である。 （４）シャドーレジスタに内部資源を退避するために、
同時に例外が発生する多重例外への対応が困難である。
また、例外ハンドラ内での例外発生（例外のネスティン
グ）に対応するためには、ハンドラ自身が例外発生より
以前にシャドーレジスタをスタックに退避する必要があ
る。ハンドラによる例外要因除去において内部資源を高
速アクセスできるようシャドーレジスタを設けたにも関
わらず、例外のネスティングをサポートするためには結
局スタックを生成しなければならない。
うな構成では、以下のような問題点を有している。 （１）例外発生時における浮動小数点処理の即時中断お
よび中断後の状態凍結によって、多重例外発生を避け、
ユニット内部の資源の外部への退避、復元によるオーバ
ーヘッドを削減することができるが、例外要因を除去す
る例外ハンドラ内では浮動小数点ユニット203,204を使
用できない。今後、処理ユニットやユニットのパイプラ
イン構成の多重化、多様化を考えると、ハンドラ内での
使用禁止の制限は大きな障害となる。たとえば、マイク
ロプロセッサＭＣ８８１００の整数ユニット２０１が複
数の専用ユニット（整数演算ユニット，論理演算ユニッ
ト，ビット操作ユニットなど）に細分化された場合に
は、各専用ユニットをハンドラ内で使用禁止にできない
ことは明かである。 （２）（１）の制限を解消するために、処理を中断した
ユニットの内部状態をシャドーレジスタに退避する方法
もあるが、途中段のパイプラインステージにおける管理
すべき内部資源は多く、ハードウェア量の増加を招く。
また、内部資源を外部に退避する方法もあるが、上述の
ように内部資源は多く、バスアクセスによるオーバーヘ
ッドの増大を引き起こす。 （３）（２）の問題を解決するために、処理を中断した
ユニットについては、例外から通常シーケンスへの復帰
時に、再度実行する方法がある。ＭＣ８８１００では、
通常のシーケンスに復帰するために、再実行する命令の
先頭アドレスをシャドーレジスタに退避しているので、
このアドレスを利用する方法もあるが、連続する命令の
うち一部の命令だけ再実行する場合には適用できない。
たとえば、命令NまでとＮ＋３は既に実行を完了、Ｎ＋
１とＮ＋２は処理が中断、復帰後はＮ＋１とＮ＋２を処
理し、続いてＮ＋４以降を処理する場合である。 （４）シャドーレジスタに内部資源を退避するために、
同時に例外が発生する多重例外への対応が困難である。
また、例外ハンドラ内での例外発生（例外のネスティン
グ）に対応するためには、ハンドラ自身が例外発生より
以前にシャドーレジスタをスタックに退避する必要があ
る。ハンドラによる例外要因除去において内部資源を高
速アクセスできるようシャドーレジスタを設けたにも関
わらず、例外のネスティングをサポートするためには結
局スタックを生成しなければならない。
【０００８】本発明はこのような点を改善するために、
並列同時実行可能な複数の実行ユニットを有するプロセ
ッサにおいて、ある実行ユニットで例外が発生した場合
に、その他の実行ユニットにおける処理を中断し、すべ
ての中断した命令のアドレスをスタックに格納する。そ
して例外ハンドラによる例外要因除去後には、スタック
上の未終了命令のアドレスより未終了命令をフェッチ
し、順次、未終了命令を再実行する。未終了命令を再実
行するときに例外が発生した場合には、最初に生成した
スタックに続いて、新たに発生した例外情報をスタック
に格納する例外処理装置および例外処理方法を提供する
ことを目的とする。
並列同時実行可能な複数の実行ユニットを有するプロセ
ッサにおいて、ある実行ユニットで例外が発生した場合
に、その他の実行ユニットにおける処理を中断し、すべ
ての中断した命令のアドレスをスタックに格納する。そ
して例外ハンドラによる例外要因除去後には、スタック
上の未終了命令のアドレスより未終了命令をフェッチ
し、順次、未終了命令を再実行する。未終了命令を再実
行するときに例外が発生した場合には、最初に生成した
スタックに続いて、新たに発生した例外情報をスタック
に格納する例外処理装置および例外処理方法を提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、請求項１〜６記載の本発明の例外処理装置および
例外処理方法は、並列実行可能な演算ユニットで実行さ
れる命令のアドレスを格納する複数の命令アドレスレジ
スタと、例外発生を検出する例外発生認識回路と、演算
ユニットに対しての命令の実行を起動しまたは中断する
ことを指令し、そして命令の実行終了を検出する実行制
御回路と、例外ハンドラが必要とする例外に関する情報
を生成する例外情報生成回路と、演算ユニットでの実行
終了後に実行される命令を格納する次命令アドレスレジ
スタと、例外ハンドラと例外ハンドラから例外発生前シ
ーケンスへの復帰に必要な情報をスタックに格納する例
外制御回路とを備えた構成となっている。
めに、請求項１〜６記載の本発明の例外処理装置および
例外処理方法は、並列実行可能な演算ユニットで実行さ
れる命令のアドレスを格納する複数の命令アドレスレジ
スタと、例外発生を検出する例外発生認識回路と、演算
ユニットに対しての命令の実行を起動しまたは中断する
ことを指令し、そして命令の実行終了を検出する実行制
御回路と、例外ハンドラが必要とする例外に関する情報
を生成する例外情報生成回路と、演算ユニットでの実行
終了後に実行される命令を格納する次命令アドレスレジ
スタと、例外ハンドラと例外ハンドラから例外発生前シ
ーケンスへの復帰に必要な情報をスタックに格納する例
外制御回路とを備えた構成となっている。
【００１０】また請求項７および８記載の本発明の例外
処理装置は、並列実行可能な演算ユニットで実行される
命令のアドレスを格納する複数の命令アドレスレジスタ
と、例外発生を検出する例外発生認識回路と、演算ユニ
ットに対して実行する命令を最適に割り付けかつ命令の
実行を起動することを指令し、そして実行終了を検出す
る実行制御回路と、再実行すべき命令の個数を格納する
カウンタと、命令をフェッチする命令フェッチ回路と、
例外ハンドラからの復帰を制御するリターン制御回路と
を備えた構成となっている。
処理装置は、並列実行可能な演算ユニットで実行される
命令のアドレスを格納する複数の命令アドレスレジスタ
と、例外発生を検出する例外発生認識回路と、演算ユニ
ットに対して実行する命令を最適に割り付けかつ命令の
実行を起動することを指令し、そして実行終了を検出す
る実行制御回路と、再実行すべき命令の個数を格納する
カウンタと、命令をフェッチする命令フェッチ回路と、
例外ハンドラからの復帰を制御するリターン制御回路と
を備えた構成となっている。
【００１１】さらに請求項９および１０記載の本発明の
例外処理装置および例外処理方法は、並列実行可能な演
算ユニットで実行される命令のアドレスを格納する複数
の命令アドレスレジスタと、例外発生を検出する例外発
生認識回路と、演算ユニットに対して命令を最適に割り
付けかつ命令の実行を起動させ、または中断を指令し、
そして命令の実行終了を検出する実行制御回路と、例外
ハンドラが必要とする例外に関する情報を生成する例外
情報生成回路と、例外ハンドラと例外ハンドラからの復
帰に必要な情報をスタックに格納する例外制御回路と、
再実行すべき命令の個数を格納するカウンタと、命令を
フェッチする命令フェッチ回路と、例外発生前シーケン
スへの復帰を制御するリターン制御回路とを備えた構成
となっている。
例外処理装置および例外処理方法は、並列実行可能な演
算ユニットで実行される命令のアドレスを格納する複数
の命令アドレスレジスタと、例外発生を検出する例外発
生認識回路と、演算ユニットに対して命令を最適に割り
付けかつ命令の実行を起動させ、または中断を指令し、
そして命令の実行終了を検出する実行制御回路と、例外
ハンドラが必要とする例外に関する情報を生成する例外
情報生成回路と、例外ハンドラと例外ハンドラからの復
帰に必要な情報をスタックに格納する例外制御回路と、
再実行すべき命令の個数を格納するカウンタと、命令を
フェッチする命令フェッチ回路と、例外発生前シーケン
スへの復帰を制御するリターン制御回路とを備えた構成
となっている。
【００１２】
【作用】本発明は上記の構成により、並列同時実行可能
な複数の実行ユニットを有するプロセッサにおいて、あ
る実行ユニットで例外が発生した場合に、その他の実行
ユニットにおける処理を中断し、すべての中断した命令
のアドレスをスタックに格納することにより、多重例外
の発生を禁止でき設計の複雑さおよびハードウェア量を
抑えることができる。また、例外発生時に処理を中断す
ることより、例外時の高速なレスポンスを得ることがで
きる。
な複数の実行ユニットを有するプロセッサにおいて、あ
る実行ユニットで例外が発生した場合に、その他の実行
ユニットにおける処理を中断し、すべての中断した命令
のアドレスをスタックに格納することにより、多重例外
の発生を禁止でき設計の複雑さおよびハードウェア量を
抑えることができる。また、例外発生時に処理を中断す
ることより、例外時の高速なレスポンスを得ることがで
きる。
【００１３】そして例外ハンドラによる例外要因除去後
には、スタック上の未終了命令のアドレスより未終了命
令をフェッチし、順次、未終了命令を再実行することよ
り、並列同時実行可能な演算ユニットを持つプロセッサ
においても、例外発生に対して整合性を保証できる例外
処理が行え、システム全体としての信頼性も向上でき
る。また、例外処理後、中断された命令を命令の先頭か
ら再実行するため、プロセッサ内の資源をすべて例外処
理ハンドラに解放でき、バスアクセスによるオーバーヘ
ッドの増化を抑えることができる。
には、スタック上の未終了命令のアドレスより未終了命
令をフェッチし、順次、未終了命令を再実行することよ
り、並列同時実行可能な演算ユニットを持つプロセッサ
においても、例外発生に対して整合性を保証できる例外
処理が行え、システム全体としての信頼性も向上でき
る。また、例外処理後、中断された命令を命令の先頭か
ら再実行するため、プロセッサ内の資源をすべて例外処
理ハンドラに解放でき、バスアクセスによるオーバーヘ
ッドの増化を抑えることができる。
【００１４】未終了命令を再実行するときに例外が発生
した場合、最初に生成したスタックに続いて、新たに発
生した例外情報をプッシュすることにより、例外処理の
整合性が保証できる。また、例外処理ハンドラや例外処
理からのリターンを行なう命令に対して、最初発生した
例外が生成するスタックと全く同じインタフェースを実
現できる。そして、最初の例外によって生成されたスタ
ックを使用することによって、新たにスタックに積む回
数を抑えることができる。
した場合、最初に生成したスタックに続いて、新たに発
生した例外情報をプッシュすることにより、例外処理の
整合性が保証できる。また、例外処理ハンドラや例外処
理からのリターンを行なう命令に対して、最初発生した
例外が生成するスタックと全く同じインタフェースを実
現できる。そして、最初の例外によって生成されたスタ
ックを使用することによって、新たにスタックに積む回
数を抑えることができる。
【００１５】
【実施例】図１は本発明の例外処理装置の構成図であ
る。図１において、１は４つの命令を同時に解読し実行
ユニットに使用されるマイクロ命令を生成する解読ユニ
ットである。２は解読ユニット１が生成した４つのマイ
クロ命令のうち４つの実行ユニット３０〜３３で同時に
実行可能なマイクロ命令のみを取り出し、それぞれ最適
な実行ユニットに発行する実行制御ユニット（実行制御
回路）である。同時に、実行ユニット30〜33内での処理
が終了したか否かの管理も行なう。４は例外発生時に例
外処理を行なう例外処理ユニットである。５は、例外ハ
ンドラから通常シーケンスに戻る命令（以後、RFE:Retu
rn From Exceptionと略）を制御するRFE制御回路であ
る。６は例外処理ユニット４やＲＦＥ制御回路５からの
要求によりメモリとのアクセスを行なうバス・インタフ
ェース・ユニット（以後、ＢＩＵと略）である。１０〜
１３は解読ユニット１で解読中の４つの命令に対応する
アドレスを格納するＰＣＤ＿Ａ，ＰＣＤ＿Ｂ，ＰＣＤ＿
Ｃ，ＰＣＤ＿Ｄである。次命令アドレスレジスタとして
ＰＣＤ＿Ａには一番に実行する命令のアドレスを格納す
る（通常、最も小さいアドレスになる）。２０〜２３は
実行ユニット＿Ａ３０〜＿Ｄ３３で実行中の命令のアド
レスを格納する命令アドレスレジスタであるＰＣＸ＿
Ａ，ＰＣＸ＿Ｂ，ＰＣＸ＿Ｃ，ＰＣＸ＿Ｄである。２４
はプロセッサの状態を格納したプロセッサ・ステータス
・レジスタ（以後、PSR:Processor StatusRegisterと
略）である。３０〜３３は実行制御ユニット２で割り当
てられたマイクロ命令を実行する実行ユニット（演算ユ
ニット）＿Ａ〜＿Ｄである。４０は実行ユニット＿Ａ３
０〜＿Ｄ３３の状態を監視し例外発生を検出する例外発
生認識回路である。４１は例外発生認識回路４０より発
生した例外に関する情報を受け取り、発生した例外を特
定する例外解析回路である。４２は例外解析回路４１で
特定した例外の種類に応じて、ソフトウエアである例外
処理ハンドラに伝える例外情報を生成する例外情報生成
回路である。４３は例外発生時に作成するスタックの管
理を行なう例外制御回路である。５０はスタック上の値
を格納し、かつ０検出の可能なカウンタである。図２は
本発明である例外処理装置を中心として例外発生時に動
作する例外処理フロー図である。図３はＲＦＥ命令の処
理フロー図である。図４はＲＦＥ命令で例外が発生した
ときの処理フロー図である。
る。図１において、１は４つの命令を同時に解読し実行
ユニットに使用されるマイクロ命令を生成する解読ユニ
ットである。２は解読ユニット１が生成した４つのマイ
クロ命令のうち４つの実行ユニット３０〜３３で同時に
実行可能なマイクロ命令のみを取り出し、それぞれ最適
な実行ユニットに発行する実行制御ユニット（実行制御
回路）である。同時に、実行ユニット30〜33内での処理
が終了したか否かの管理も行なう。４は例外発生時に例
外処理を行なう例外処理ユニットである。５は、例外ハ
ンドラから通常シーケンスに戻る命令（以後、RFE:Retu
rn From Exceptionと略）を制御するRFE制御回路であ
る。６は例外処理ユニット４やＲＦＥ制御回路５からの
要求によりメモリとのアクセスを行なうバス・インタフ
ェース・ユニット（以後、ＢＩＵと略）である。１０〜
１３は解読ユニット１で解読中の４つの命令に対応する
アドレスを格納するＰＣＤ＿Ａ，ＰＣＤ＿Ｂ，ＰＣＤ＿
Ｃ，ＰＣＤ＿Ｄである。次命令アドレスレジスタとして
ＰＣＤ＿Ａには一番に実行する命令のアドレスを格納す
る（通常、最も小さいアドレスになる）。２０〜２３は
実行ユニット＿Ａ３０〜＿Ｄ３３で実行中の命令のアド
レスを格納する命令アドレスレジスタであるＰＣＸ＿
Ａ，ＰＣＸ＿Ｂ，ＰＣＸ＿Ｃ，ＰＣＸ＿Ｄである。２４
はプロセッサの状態を格納したプロセッサ・ステータス
・レジスタ（以後、PSR:Processor StatusRegisterと
略）である。３０〜３３は実行制御ユニット２で割り当
てられたマイクロ命令を実行する実行ユニット（演算ユ
ニット）＿Ａ〜＿Ｄである。４０は実行ユニット＿Ａ３
０〜＿Ｄ３３の状態を監視し例外発生を検出する例外発
生認識回路である。４１は例外発生認識回路４０より発
生した例外に関する情報を受け取り、発生した例外を特
定する例外解析回路である。４２は例外解析回路４１で
特定した例外の種類に応じて、ソフトウエアである例外
処理ハンドラに伝える例外情報を生成する例外情報生成
回路である。４３は例外発生時に作成するスタックの管
理を行なう例外制御回路である。５０はスタック上の値
を格納し、かつ０検出の可能なカウンタである。図２は
本発明である例外処理装置を中心として例外発生時に動
作する例外処理フロー図である。図３はＲＦＥ命令の処
理フロー図である。図４はＲＦＥ命令で例外が発生した
ときの処理フロー図である。
【００１６】以上のように構成された本実施例の例外処
理装置および例外処理方法について、以下図５に示すプ
ログラムの説明図と、図６に示す実行制御ユニット２と
実行ユニット_Ａ３０〜＿Ｄ３３の詳細な構成図と、図
７および図８に示すメモリ上のスタックの説明図とを併
用して本実施例の動作を説明する。図５は図１に示した
例外処理装置上で処理させるプログラムの一部で左から
命令のアドレス、命令、コメントの順に記述してある。
実施例の動作を理解しやすくするために命令は１バイト
単位にしてある。命令の動作については簡単にコメント
を示している。図６は図５のプログラムを図１の例外処
理装置上で処理させた時点での実行制御ユニット２と実
行ユニット＿Ａ３０〜＿Ｄ３３の動作を示している。Ｐ
ＣＸ＿Ａ２０〜ＰＣＸ＿Ｄ２３にはそれぞれ対応する実
行ユニット＿Ａ３０〜実行ユニット＿Ｄ３３で実行中の
命令アドレス１０３，１００，１０１，１０２が格納さ
れている。実施例の動作を理解し易くするため、図６に
示したように、実行ユニットについては処理する演算の
種類とパイプラインのステージ数を変えてある（非均質
型）。実行ユニット＿Ａ３０はパイプラインステージ１
段で構成され、整数・論理演算を処理する。実行ユニッ
ト＿Ａ３１はパイプラインステージ３段で構成され、ロ
ード・ストアを処理する。実行ユニット＿Ａ３２はパイ
プラインステージ５段で構成され、乗算を処理する。実
行ユニット＿Ａ３３はパイプラインステージ５段で構成
され、除算を処理する。図７は図５のプログラムを実行
中、アドレス１００の命令で例外が発生した場合に例外
処理で生成されるスタックを示している。このスタック
は図２に示された例外処理フローに基づき作成される。
図８は例外ハンドラの最後で通常シーケンスに制御を戻
すためのＲＦＥ命令の途中で例外が発生した後に生成さ
れるスタックである。この例外は図７に示すスタックに
おいて上方から５段目までポップした状態で発生し、図
４に示す例外処理フローによって図８に示すスタックが
生成される。
理装置および例外処理方法について、以下図５に示すプ
ログラムの説明図と、図６に示す実行制御ユニット２と
実行ユニット_Ａ３０〜＿Ｄ３３の詳細な構成図と、図
７および図８に示すメモリ上のスタックの説明図とを併
用して本実施例の動作を説明する。図５は図１に示した
例外処理装置上で処理させるプログラムの一部で左から
命令のアドレス、命令、コメントの順に記述してある。
実施例の動作を理解しやすくするために命令は１バイト
単位にしてある。命令の動作については簡単にコメント
を示している。図６は図５のプログラムを図１の例外処
理装置上で処理させた時点での実行制御ユニット２と実
行ユニット＿Ａ３０〜＿Ｄ３３の動作を示している。Ｐ
ＣＸ＿Ａ２０〜ＰＣＸ＿Ｄ２３にはそれぞれ対応する実
行ユニット＿Ａ３０〜実行ユニット＿Ｄ３３で実行中の
命令アドレス１０３，１００，１０１，１０２が格納さ
れている。実施例の動作を理解し易くするため、図６に
示したように、実行ユニットについては処理する演算の
種類とパイプラインのステージ数を変えてある（非均質
型）。実行ユニット＿Ａ３０はパイプラインステージ１
段で構成され、整数・論理演算を処理する。実行ユニッ
ト＿Ａ３１はパイプラインステージ３段で構成され、ロ
ード・ストアを処理する。実行ユニット＿Ａ３２はパイ
プラインステージ５段で構成され、乗算を処理する。実
行ユニット＿Ａ３３はパイプラインステージ５段で構成
され、除算を処理する。図７は図５のプログラムを実行
中、アドレス１００の命令で例外が発生した場合に例外
処理で生成されるスタックを示している。このスタック
は図２に示された例外処理フローに基づき作成される。
図８は例外ハンドラの最後で通常シーケンスに制御を戻
すためのＲＦＥ命令の途中で例外が発生した後に生成さ
れるスタックである。この例外は図７に示すスタックに
おいて上方から５段目までポップした状態で発生し、図
４に示す例外処理フローによって図８に示すスタックが
生成される。
【００１７】最初に、例外発生から例外ハンドラへ制御
を移すまでを、図５のプログラムを実行中に命令１００
がデータアクセス例外を発生する例を用いて説明する。
例外発生認識から例外ハンドラへの分岐に関しては図２
の処理フローに示し、生成されるスタックについては図
７に示している。 （１）解読ユニット１でプログラムの一部である図５の
４命令（アドレスが１００〜１０３）を解読し、実行ユ
ニットで使用されるマイクロ命令を生成する。同時に対
応する解読中の命令アドレスを格納するＰＣＤ＿Ａ１０
〜ＰＣＤ＿Ｄ１３には以下のようにアドレスが格納され
る。
を移すまでを、図５のプログラムを実行中に命令１００
がデータアクセス例外を発生する例を用いて説明する。
例外発生認識から例外ハンドラへの分岐に関しては図２
の処理フローに示し、生成されるスタックについては図
７に示している。 （１）解読ユニット１でプログラムの一部である図５の
４命令（アドレスが１００〜１０３）を解読し、実行ユ
ニットで使用されるマイクロ命令を生成する。同時に対
応する解読中の命令アドレスを格納するＰＣＤ＿Ａ１０
〜ＰＣＤ＿Ｄ１３には以下のようにアドレスが格納され
る。
【００１８】ＰＣＤ＿Ａ１０＝１００，ＰＣＤ＿Ｂ１１
＝１０１，ＰＣＤ＿Ｃ１２＝１０２，ＰＣＤ＿Ｄ１３＝
１０３ （２）実行制御ユニット２は命令間のデータ依存関係の
有無、および実行ユニットへの割り付けが可能か否かを
調べる。１００〜１０３の命令間には依存関係がなく同
時並列実行できることから解読ユニット１から４つのマ
イクロ命令を取り出し、それぞれ対応する実行ユニット
３０〜３３に割り付ける。ＰＳＲ２４は命令実行の結
果、およびプロセッサの状態・モードなどを反映する。 （３）実行ユニット３０〜３３の構成、および命令の割
り付け状態は図６に示されている。本実施例では説明の
都合上４つの実行ユニット３０〜３３は非均質型にして
ある。実行ユニット＿Ａ３０には整数演算命令１０３、
実行ユニット＿Ｂ３１にはロード命令１００、実行ユニ
ット＿Ｃ３２には乗算命令１０１、実行ユニット＿Ｄ３
３には除算命令１０２を割り付ける。実行制御ユニット
２内のＰＣＸ＿Ａ２０〜ＰＣＸ＿Ｄ２３には実行ユニッ
トで実行中の命令がそれぞれ格納される。
＝１０１，ＰＣＤ＿Ｃ１２＝１０２，ＰＣＤ＿Ｄ１３＝
１０３ （２）実行制御ユニット２は命令間のデータ依存関係の
有無、および実行ユニットへの割り付けが可能か否かを
調べる。１００〜１０３の命令間には依存関係がなく同
時並列実行できることから解読ユニット１から４つのマ
イクロ命令を取り出し、それぞれ対応する実行ユニット
３０〜３３に割り付ける。ＰＳＲ２４は命令実行の結
果、およびプロセッサの状態・モードなどを反映する。 （３）実行ユニット３０〜３３の構成、および命令の割
り付け状態は図６に示されている。本実施例では説明の
都合上４つの実行ユニット３０〜３３は非均質型にして
ある。実行ユニット＿Ａ３０には整数演算命令１０３、
実行ユニット＿Ｂ３１にはロード命令１００、実行ユニ
ット＿Ｃ３２には乗算命令１０１、実行ユニット＿Ｄ３
３には除算命令１０２を割り付ける。実行制御ユニット
２内のＰＣＸ＿Ａ２０〜ＰＣＸ＿Ｄ２３には実行ユニッ
トで実行中の命令がそれぞれ格納される。
【００１９】ＰＣＸ＿Ａ２０＝１０３，ＰＣＸ＿Ｂ２１
＝１００，ＰＣＸ＿Ｃ２２＝１０１，ＰＣＸ＿Ｄ２３＝
１０２ （４）実行ユニット＿Ｂ３１で実行中のロード命令１０
０でデータアクセス例外が発生したとする。 （５）例外発生認識回路40は常時実行ユニット＿Ａ３０
〜実行ユニット＿Ｄ３３を監視しており、例外発生を検
出する。例外発生認識回路４０は、例外発生を実行制御
ユニット２に伝え、まだ処理が未終了である実行ユニッ
ト＿Ｃ３２，実行ユニット＿Ｄ３３を中断させる。（未
終了命令のアドレスは１０１と１０２である）同時に、
例外の原因となった命令のアドレスや命令解読状態など
を保持するために解読ユニット１内のＰＣＤ＿Ａ１０〜
ＰＣＤ＿Ｄ１３および実行制御ユニット２内のＰＣＸ＿
Ａ２０〜ＰＣＸ＿Ｄ２３，ＰＳＲ２４を凍結させる。 （６）例外解析回路４１は、例外発生認識回路４０の結
果より例外の種類などを解析し、例外情報生成回路４２
に伝える。 （７）例外情報生成回路４２は、スタックに格納して例
外ハンドラに通知するための情報（例外の種類など）お
よび例外ハンドラの先頭アドレスを生成する。 （８）例外制御回路４３は、実行制御ユニット２より中
断により未終了となった命令とその命令数を確認する。 （９）例外制御回路４３は、例外ハンドラから通常シー
ケンスに制御を戻すために、リターンアドレスとしてＰ
ＣＤ＿Ａ１０をスタックにプッシュする。スタックへの
プッシュ、ポップ動作には、スタックポインタの操作や
ＢＩＵ（バス・インタフェース・ユニット）６の制御が
含まれるが、本実施例では特に関係しないため詳細な説
明は加えない。図７のスタックにおいて、アドレス１０
４が積まれたところである。 （１０）例外制御回路４３は、例外ハンドラから通常シ
ーケンスに制御を戻すためのＲＦＥ命令で、未終了であ
る命令を処理するために、未終了命令アドレスとしてＰ
ＣＸ＿Ｄ２３（１０２），ＰＣＸ＿Ｃ２２（１０１）を
スタックにプッシュする。図７のスタックにおいて、ア
ドレス１０２、１０１が積まれたところである。 （１１）例外制御回路４３は、例外ハンドラから通常シ
ーケンスに制御を戻すためのＲＦＥ命令に未終了である
命令の数を通知するために、未終了の命令数として
“２”をスタックにプッシュする。図７のスタックにお
いて、命令数“２”が積まれたところである。 （１２）例外制御回路４３は、例外ハンドラに例外除去
または例外の後処理に対する情報として例外起因命令の
アドレス１００をスタックにプッシュする。図７のスタ
ックにおいて、アドレス１００が積まれたところであ
る。 （１３）例外制御回路４３は、例外ハンドラに例外除去
または例外の後処理に対する情報として、例外情報生成
回路４２で生成した例外に関する情報（例外の種類等：
データアクセス例外）をスタックにプッシュする。図７
のスタックにおいて、例外の種類が積まれたところであ
る。 （１４）例外ハンドラから通常シーケンスに制御を戻す
ために内部資源を例外処理前に復元する必要があり、例
外制御回路４３は、プロセッサ・ステータス・レジスタ
ＰＳＲ２４をスタックにプッシュする。生成すべきスタ
ックは完成し、図７に示したスタックの図のようにな
る。 （１５）例外処理ユニット４は、例外除去などを行なう
例外ハンドラへ制御を移すために、例外情報生成回路４
２で作成された例外ハンドラの先頭アドレスへ分岐す
る。実際の分岐動作はアドレスを基に分岐先命令のフェ
ッチ動作などを含むが、本実施例では本発明のポイント
ではないので詳細な説明、図は用意しない。
＝１００，ＰＣＸ＿Ｃ２２＝１０１，ＰＣＸ＿Ｄ２３＝
１０２ （４）実行ユニット＿Ｂ３１で実行中のロード命令１０
０でデータアクセス例外が発生したとする。 （５）例外発生認識回路40は常時実行ユニット＿Ａ３０
〜実行ユニット＿Ｄ３３を監視しており、例外発生を検
出する。例外発生認識回路４０は、例外発生を実行制御
ユニット２に伝え、まだ処理が未終了である実行ユニッ
ト＿Ｃ３２，実行ユニット＿Ｄ３３を中断させる。（未
終了命令のアドレスは１０１と１０２である）同時に、
例外の原因となった命令のアドレスや命令解読状態など
を保持するために解読ユニット１内のＰＣＤ＿Ａ１０〜
ＰＣＤ＿Ｄ１３および実行制御ユニット２内のＰＣＸ＿
Ａ２０〜ＰＣＸ＿Ｄ２３，ＰＳＲ２４を凍結させる。 （６）例外解析回路４１は、例外発生認識回路４０の結
果より例外の種類などを解析し、例外情報生成回路４２
に伝える。 （７）例外情報生成回路４２は、スタックに格納して例
外ハンドラに通知するための情報（例外の種類など）お
よび例外ハンドラの先頭アドレスを生成する。 （８）例外制御回路４３は、実行制御ユニット２より中
断により未終了となった命令とその命令数を確認する。 （９）例外制御回路４３は、例外ハンドラから通常シー
ケンスに制御を戻すために、リターンアドレスとしてＰ
ＣＤ＿Ａ１０をスタックにプッシュする。スタックへの
プッシュ、ポップ動作には、スタックポインタの操作や
ＢＩＵ（バス・インタフェース・ユニット）６の制御が
含まれるが、本実施例では特に関係しないため詳細な説
明は加えない。図７のスタックにおいて、アドレス１０
４が積まれたところである。 （１０）例外制御回路４３は、例外ハンドラから通常シ
ーケンスに制御を戻すためのＲＦＥ命令で、未終了であ
る命令を処理するために、未終了命令アドレスとしてＰ
ＣＸ＿Ｄ２３（１０２），ＰＣＸ＿Ｃ２２（１０１）を
スタックにプッシュする。図７のスタックにおいて、ア
ドレス１０２、１０１が積まれたところである。 （１１）例外制御回路４３は、例外ハンドラから通常シ
ーケンスに制御を戻すためのＲＦＥ命令に未終了である
命令の数を通知するために、未終了の命令数として
“２”をスタックにプッシュする。図７のスタックにお
いて、命令数“２”が積まれたところである。 （１２）例外制御回路４３は、例外ハンドラに例外除去
または例外の後処理に対する情報として例外起因命令の
アドレス１００をスタックにプッシュする。図７のスタ
ックにおいて、アドレス１００が積まれたところであ
る。 （１３）例外制御回路４３は、例外ハンドラに例外除去
または例外の後処理に対する情報として、例外情報生成
回路４２で生成した例外に関する情報（例外の種類等：
データアクセス例外）をスタックにプッシュする。図７
のスタックにおいて、例外の種類が積まれたところであ
る。 （１４）例外ハンドラから通常シーケンスに制御を戻す
ために内部資源を例外処理前に復元する必要があり、例
外制御回路４３は、プロセッサ・ステータス・レジスタ
ＰＳＲ２４をスタックにプッシュする。生成すべきスタ
ックは完成し、図７に示したスタックの図のようにな
る。 （１５）例外処理ユニット４は、例外除去などを行なう
例外ハンドラへ制御を移すために、例外情報生成回路４
２で作成された例外ハンドラの先頭アドレスへ分岐す
る。実際の分岐動作はアドレスを基に分岐先命令のフェ
ッチ動作などを含むが、本実施例では本発明のポイント
ではないので詳細な説明、図は用意しない。
【００２０】つぎに、例外ハンドラから通常シーケンス
へ制御を戻すＲＦＥ命令について説明する。ＲＦＥ命令
の主な機能は、１）資源を例外処理前の状態に復元す
る、２）スタックの解放、３）未終了命令の実行、４）
通常シーケンスへのリターンである。例外ハンドラから
通常シーケンスへのリターン動作に関しては図３の処理
フローに示し、解放するスタックの初期状態は図７にな
る。 （２１）ＲＦＥ制御回路５は、プロセッサの内部資源を
例外処理前に復元するため、スタック・トップの内容を
ポップしプロセッサ・ステータス・レジスタＰＳＲ２４
に格納する。図７に示したスタックについては、例外情
報（データアクセス例外）を格納したところがスタック
・トップになる。 （２２）例外ハンドラから通常シーケンスへのリターン
時には、例外情報や例外起因命令などは不要のため、ス
タックよりポップのみ行う。 （２３）ＲＦＥ制御回路５は、未終了である命令の数を
認識するために、スタックから未終了の命令数として
“２”をポップし、カウンタ５０に値“２”をセットす
る。図７に示したスタックについては、未終了の命令ア
ドレス１０１を格納したところがスタック・トップにな
る。 （２４）ＲＦＥ制御回路５は、カウンタの内容を“０”
と比較することにより、未終了命令の有無を判断する。
未終了命令が無い場合には即座に通常シーケンスへ制御
を戻す。（（３０）以降の動作を続いて行なう）本実施
例では、２つの未終了命令が存在するので、スタック上
の未終了命令がなくなるまで以下の動作を行なう。カウ
ンタの内容との“０”比較については本発明のポイント
ではないので詳細な説明は省略する。 （２５）ＲＦＥ制御回路５は、未終了命令を再実行する
ために、まずスタック上の未終了命令のアドレスをポッ
プする。図７に示したスタックについては、未終了の命
令アドレス１０２を格納したところがスタック・トップ
になる。 （２６）ＲＦＥ制御回路５は、次に読み込んだ未終了命
令のアドレスを用いて命令をフェッチする。そして、フ
ェッチした命令と、アドレスを解読ユニット１に転送す
る。 （２７）解読ユニット１は転送された命令を解読し、マ
イクロ命令を生成する。実行制御ユニット２は、マイク
ロ命令を適当な実行処理ユニットに割り付け、処理を行
なう。この場合、再実行する命令は乗算命令なので実行
ユニット＿Ｃ３２に割り付けられる。命令の実行につい
ては本発明のポイントではないので詳細な説明は省略す
る。 （２８）１つ命令を再実行したのでカウンタから１を引
く。 （２９）乗算命令が正常終了した場合には、続いて未終
了命令（１０２）についても（２４）〜（２８）の動作
を行なう。 （３０）RFE制御回路５は、カウンタの内容が“０”す
なわち終了命令をすべて正常に再実行させたので、通常
シーケンスへ制御を戻す。 （３１）ＲＦＥ制御回路５は、例外ハンドラから通常シ
ーケンスに制御を移すため、スタック上のリターン命令
のアドレスをポップする。そしてこのアドレスに分岐し
て制御を戻す。以上で図７に示したスタックについて
は、すべて解放される。分岐動作については本発明のポ
イントではないので詳細な説明は省略する。
へ制御を戻すＲＦＥ命令について説明する。ＲＦＥ命令
の主な機能は、１）資源を例外処理前の状態に復元す
る、２）スタックの解放、３）未終了命令の実行、４）
通常シーケンスへのリターンである。例外ハンドラから
通常シーケンスへのリターン動作に関しては図３の処理
フローに示し、解放するスタックの初期状態は図７にな
る。 （２１）ＲＦＥ制御回路５は、プロセッサの内部資源を
例外処理前に復元するため、スタック・トップの内容を
ポップしプロセッサ・ステータス・レジスタＰＳＲ２４
に格納する。図７に示したスタックについては、例外情
報（データアクセス例外）を格納したところがスタック
・トップになる。 （２２）例外ハンドラから通常シーケンスへのリターン
時には、例外情報や例外起因命令などは不要のため、ス
タックよりポップのみ行う。 （２３）ＲＦＥ制御回路５は、未終了である命令の数を
認識するために、スタックから未終了の命令数として
“２”をポップし、カウンタ５０に値“２”をセットす
る。図７に示したスタックについては、未終了の命令ア
ドレス１０１を格納したところがスタック・トップにな
る。 （２４）ＲＦＥ制御回路５は、カウンタの内容を“０”
と比較することにより、未終了命令の有無を判断する。
未終了命令が無い場合には即座に通常シーケンスへ制御
を戻す。（（３０）以降の動作を続いて行なう）本実施
例では、２つの未終了命令が存在するので、スタック上
の未終了命令がなくなるまで以下の動作を行なう。カウ
ンタの内容との“０”比較については本発明のポイント
ではないので詳細な説明は省略する。 （２５）ＲＦＥ制御回路５は、未終了命令を再実行する
ために、まずスタック上の未終了命令のアドレスをポッ
プする。図７に示したスタックについては、未終了の命
令アドレス１０２を格納したところがスタック・トップ
になる。 （２６）ＲＦＥ制御回路５は、次に読み込んだ未終了命
令のアドレスを用いて命令をフェッチする。そして、フ
ェッチした命令と、アドレスを解読ユニット１に転送す
る。 （２７）解読ユニット１は転送された命令を解読し、マ
イクロ命令を生成する。実行制御ユニット２は、マイク
ロ命令を適当な実行処理ユニットに割り付け、処理を行
なう。この場合、再実行する命令は乗算命令なので実行
ユニット＿Ｃ３２に割り付けられる。命令の実行につい
ては本発明のポイントではないので詳細な説明は省略す
る。 （２８）１つ命令を再実行したのでカウンタから１を引
く。 （２９）乗算命令が正常終了した場合には、続いて未終
了命令（１０２）についても（２４）〜（２８）の動作
を行なう。 （３０）RFE制御回路５は、カウンタの内容が“０”す
なわち終了命令をすべて正常に再実行させたので、通常
シーケンスへ制御を戻す。 （３１）ＲＦＥ制御回路５は、例外ハンドラから通常シ
ーケンスに制御を移すため、スタック上のリターン命令
のアドレスをポップする。そしてこのアドレスに分岐し
て制御を戻す。以上で図７に示したスタックについて
は、すべて解放される。分岐動作については本発明のポ
イントではないので詳細な説明は省略する。
【００２１】最後に、例外ハンドラから通常シーケンス
へ制御を戻すＲＦＥ命令について、未終了の命令で再度
例外が発生した場合を説明する。例外が発生した場合に
は、ＲＦＥ命令によって途中まで解放されたスタックを
もう一度生成し、例外ハンドラに制御を移す。再度例外
発生した場合の例外処理動作に関しては図４の処理フロ
ーに示し、生成するスタックは図８に示す。
へ制御を戻すＲＦＥ命令について、未終了の命令で再度
例外が発生した場合を説明する。例外が発生した場合に
は、ＲＦＥ命令によって途中まで解放されたスタックを
もう一度生成し、例外ハンドラに制御を移す。再度例外
発生した場合の例外処理動作に関しては図４の処理フロ
ーに示し、生成するスタックは図８に示す。
【００２２】ＲＦＥ命令の動作は（２１）〜（２８）に
ついては同じである。 （４１）乗算命令でオーバーフローが発生し、ＲＦＥ命
令の処理を中断し、図４に示された例外処理が行なわれ
る。図７のスタックについてはアドレス１０２がスタッ
ク・トップになるまで解放されている。例外処理時に
は、このスタック上に再度生成すること、および途中ま
でＲＦＥ命令が処理されていることより、図４の処理フ
ローは図２の処理フローと以下の点で異なる。 １）リターンアドレスは、ポップしておらずスタック上
に存在するため、スタックにプッシュしない。 ２）スタックにプッシュする未終了の命令の個数は、カ
ウンタ５０の内容を用いる。 （４２）例外発生認識回路４０は常時実行ユニットを監
視しており、例外発生を検出する。例外の原因となった
命令のアドレスや命令解読状態などを保持するために解
読ユニット１内のＰＣＤ＿Ａ１０〜ＰＣＤ＿Ｄ１３およ
び実行制御ユニット２内のＰＣＸ＿Ａ２０〜ＰＣＸ＿Ｄ
２３、ＰＳＲ２４を凍結させる。実際には１命令しか実
行していないのですべてのＰＣＤ１０〜１３、ＰＣＸ２
０〜２３を凍結する必要はない。 （４３）例外解析回路４１は、例外発生認識回路４０の
結果より例外の種類などを解析し、例外情報生成回路４
２に伝える。 （４４）例外情報生成回路４２は、スタックに格納して
例外ハンドラに通知するための情報（例外の種類など）
および例外ハンドラのアドレスを生成する。 （４５）例外制御回路４３は、実行制御ユニット２より
中断により未終了となった命令とその命令数を確認す
る。実際には１命令しか実行していないので確認する必
要はない。 （４６）例外制御回路４３は、例外ハンドラから通常シ
ーケンスに制御を戻すためのＲＦＥ命令で、未終了命令
を処理するために、未終了命令アドレスをスタックにプ
ッシュする。実際には１命令しか実行していないため、
未終了命令は有り得ず、スタックには何もプッシュしな
い。 （４７）例外制御回路４３は、例外ハンドラから通常シ
ーケンスに制御を戻すためのＲＦＥ命令に未終了である
命令の数を通知するために、カウンタ５０の内容“１”
をスタックにプッシュする。図８のスタックにおいて、
命令数“１”が積まれたところである。 （４８）例外制御回路４３は、例外ハンドラに例外除去
または例外の後処理に対する情報として例外起因命令の
アドレス１０１をスタックにプッシュする。図８のスタ
ックにおいて、アドレス１０１が積まれたところであ
る。 （４９）例外制御回路４３は、例外ハンドラに例外除去
または例外の後処理に対する情報として、例外情報生成
回路４２で生成した例外に関する情報（例外の種類等：
オーバーフロー例外）をスタックにプッシュする。図８
のスタックにおいて、例外の種類が積まれたところであ
る。 （５０）例外ハンドラから通常シーケンスに制御を戻す
ために内部資源を例外処理前に復元する必要があり、例
外制御回路４３は、プロセッサ・ステータス・レジスタ
ＰＳＲ２４をスタックにプッシュする。生成すべきスタ
ックは完成し、図８に示したスタックの図のようにな
る。 （５１）例外処理装置は、例外除去などを行なう例外ハ
ンドラへ制御を移すために、例外情報生成回路42で作成
された例外ハンドラの先頭アドレスへ分岐する。
ついては同じである。 （４１）乗算命令でオーバーフローが発生し、ＲＦＥ命
令の処理を中断し、図４に示された例外処理が行なわれ
る。図７のスタックについてはアドレス１０２がスタッ
ク・トップになるまで解放されている。例外処理時に
は、このスタック上に再度生成すること、および途中ま
でＲＦＥ命令が処理されていることより、図４の処理フ
ローは図２の処理フローと以下の点で異なる。 １）リターンアドレスは、ポップしておらずスタック上
に存在するため、スタックにプッシュしない。 ２）スタックにプッシュする未終了の命令の個数は、カ
ウンタ５０の内容を用いる。 （４２）例外発生認識回路４０は常時実行ユニットを監
視しており、例外発生を検出する。例外の原因となった
命令のアドレスや命令解読状態などを保持するために解
読ユニット１内のＰＣＤ＿Ａ１０〜ＰＣＤ＿Ｄ１３およ
び実行制御ユニット２内のＰＣＸ＿Ａ２０〜ＰＣＸ＿Ｄ
２３、ＰＳＲ２４を凍結させる。実際には１命令しか実
行していないのですべてのＰＣＤ１０〜１３、ＰＣＸ２
０〜２３を凍結する必要はない。 （４３）例外解析回路４１は、例外発生認識回路４０の
結果より例外の種類などを解析し、例外情報生成回路４
２に伝える。 （４４）例外情報生成回路４２は、スタックに格納して
例外ハンドラに通知するための情報（例外の種類など）
および例外ハンドラのアドレスを生成する。 （４５）例外制御回路４３は、実行制御ユニット２より
中断により未終了となった命令とその命令数を確認す
る。実際には１命令しか実行していないので確認する必
要はない。 （４６）例外制御回路４３は、例外ハンドラから通常シ
ーケンスに制御を戻すためのＲＦＥ命令で、未終了命令
を処理するために、未終了命令アドレスをスタックにプ
ッシュする。実際には１命令しか実行していないため、
未終了命令は有り得ず、スタックには何もプッシュしな
い。 （４７）例外制御回路４３は、例外ハンドラから通常シ
ーケンスに制御を戻すためのＲＦＥ命令に未終了である
命令の数を通知するために、カウンタ５０の内容“１”
をスタックにプッシュする。図８のスタックにおいて、
命令数“１”が積まれたところである。 （４８）例外制御回路４３は、例外ハンドラに例外除去
または例外の後処理に対する情報として例外起因命令の
アドレス１０１をスタックにプッシュする。図８のスタ
ックにおいて、アドレス１０１が積まれたところであ
る。 （４９）例外制御回路４３は、例外ハンドラに例外除去
または例外の後処理に対する情報として、例外情報生成
回路４２で生成した例外に関する情報（例外の種類等：
オーバーフロー例外）をスタックにプッシュする。図８
のスタックにおいて、例外の種類が積まれたところであ
る。 （５０）例外ハンドラから通常シーケンスに制御を戻す
ために内部資源を例外処理前に復元する必要があり、例
外制御回路４３は、プロセッサ・ステータス・レジスタ
ＰＳＲ２４をスタックにプッシュする。生成すべきスタ
ックは完成し、図８に示したスタックの図のようにな
る。 （５１）例外処理装置は、例外除去などを行なう例外ハ
ンドラへ制御を移すために、例外情報生成回路42で作成
された例外ハンドラの先頭アドレスへ分岐する。
【００２３】以上のように本実施例によれば、並列同時
実行可能な複数の実行ユニットを有するプロセッサにお
いて、ある実行ユニットで例外が発生した場合に、その
他の実行ユニットにおける処理を中断し、すべての中断
した命令のアドレスをスタックに格納することにより、
多重例外の発生を禁止でき設計の複雑さおよびハードウ
ェア量を抑えることができる。また、例外発生時に処理
を中断することより、例外時の高速なレスポンスを得る
ことができる。
実行可能な複数の実行ユニットを有するプロセッサにお
いて、ある実行ユニットで例外が発生した場合に、その
他の実行ユニットにおける処理を中断し、すべての中断
した命令のアドレスをスタックに格納することにより、
多重例外の発生を禁止でき設計の複雑さおよびハードウ
ェア量を抑えることができる。また、例外発生時に処理
を中断することより、例外時の高速なレスポンスを得る
ことができる。
【００２４】そして例外ハンドラによる例外要因除去後
には、スタック上の未終了命令のアドレスより未終了命
令をフェッチし、順次、未終了命令を再実行することよ
り、並列同時実行可能な演算ユニットを持つプロセッサ
においても、例外発生に対して整合性を保証できる例外
処理が行え、システム全体としての信頼性も向上でき
る。また、例外処理後、中断された命令を命令の先頭か
ら再実行するため、プロセッサ内の資源をすべて例外処
理ハンドラに解放でき、バスアクセスによるオーバーヘ
ッドの増化を抑えることができる。
には、スタック上の未終了命令のアドレスより未終了命
令をフェッチし、順次、未終了命令を再実行することよ
り、並列同時実行可能な演算ユニットを持つプロセッサ
においても、例外発生に対して整合性を保証できる例外
処理が行え、システム全体としての信頼性も向上でき
る。また、例外処理後、中断された命令を命令の先頭か
ら再実行するため、プロセッサ内の資源をすべて例外処
理ハンドラに解放でき、バスアクセスによるオーバーヘ
ッドの増化を抑えることができる。
【００２５】未終了命令を再実行するときに例外が発生
した場合、最初に生成したスタックに続いて、新たに発
生した例外情報をプッシュすることにより、例外処理の
整合性が保証できる。また、例外処理ハンドラや例外処
理からのリターンを行なう命令に対して、最初発生した
例外が生成するスタックと全く同じインタフェース実現
できる。そして、最初の例外によって生成されたスタッ
クを使用することによって、新たにスタックに積む回数
を抑えることができる。
した場合、最初に生成したスタックに続いて、新たに発
生した例外情報をプッシュすることにより、例外処理の
整合性が保証できる。また、例外処理ハンドラや例外処
理からのリターンを行なう命令に対して、最初発生した
例外が生成するスタックと全く同じインタフェース実現
できる。そして、最初の例外によって生成されたスタッ
クを使用することによって、新たにスタックに積む回数
を抑えることができる。
【００２６】なお、本実施例において、例外情報生成回
路４２で生成しスタックにプッシュする例外情報は例外
の種類だけとしたが、そのほかの状態等を生成、プッシ
ュしてもかまわない。例外ハンドラへのアドレスは例外
情報生成回路４２で生成するようになっているが、例外
ハンドラのコーリングシーケンスは自由である。未実行
命令のアドレスをスタックにプッシュする順番は、デバ
ッグ等を考えると、アドレス順が都合よいが、どちらに
しても同時に実行できると判断された命令であるので、
どちらを先にプッシュしてもかまわない。本実施例では
説明の都合上、４個、かつ非均質型の実行ユニット３０
〜３３を用いたが、４個以外や均質型であっても同じ効
果が得られる。ＲＦＥ制御回路５内でのカウンタ５０の
制御は、均質型の実行ユニットを採用した場合には実行
ユニットで行なってもよい。本実施例で用いた命令は説
明の単純化のために１バイトの固定長命令にしたが、命
令長および可変長・固定長によって効果が変わることは
ない。実行ユニット３０〜３３はマイクロ命令を採用し
ているが、マクロ命令より直接制御してもかまわない。
路４２で生成しスタックにプッシュする例外情報は例外
の種類だけとしたが、そのほかの状態等を生成、プッシ
ュしてもかまわない。例外ハンドラへのアドレスは例外
情報生成回路４２で生成するようになっているが、例外
ハンドラのコーリングシーケンスは自由である。未実行
命令のアドレスをスタックにプッシュする順番は、デバ
ッグ等を考えると、アドレス順が都合よいが、どちらに
しても同時に実行できると判断された命令であるので、
どちらを先にプッシュしてもかまわない。本実施例では
説明の都合上、４個、かつ非均質型の実行ユニット３０
〜３３を用いたが、４個以外や均質型であっても同じ効
果が得られる。ＲＦＥ制御回路５内でのカウンタ５０の
制御は、均質型の実行ユニットを採用した場合には実行
ユニットで行なってもよい。本実施例で用いた命令は説
明の単純化のために１バイトの固定長命令にしたが、命
令長および可変長・固定長によって効果が変わることは
ない。実行ユニット３０〜３３はマイクロ命令を採用し
ているが、マクロ命令より直接制御してもかまわない。
【００２７】また、上記のように本実施例では実行ユニ
ットは非均質型で、かつロード命令において例外が発生
した場合について解説しているため、例外発生時にバス
アクセスが発生することはない。しかし、実行ユニット
が均質型でかつ例外が発生する場合、また、実行ユニッ
トが非均質でもロード命令以外で例外が発生する場合に
は、例外発生時にバスアクセスが行なわれている可能性
がある。この場合には、例外発生認識装置４０は、バス
アクセス終了後に実行ユニットの処理を中断させてもよ
い。（通常は、本制御方式が最も簡単である。）
ットは非均質型で、かつロード命令において例外が発生
した場合について解説しているため、例外発生時にバス
アクセスが発生することはない。しかし、実行ユニット
が均質型でかつ例外が発生する場合、また、実行ユニッ
トが非均質でもロード命令以外で例外が発生する場合に
は、例外発生時にバスアクセスが行なわれている可能性
がある。この場合には、例外発生認識装置４０は、バス
アクセス終了後に実行ユニットの処理を中断させてもよ
い。（通常は、本制御方式が最も簡単である。）
【００２８】
【発明の効果】以上説明したように、本発明によれば、
以下のようなメリットが得られ、その実用的効果は大き
い。
以下のようなメリットが得られ、その実用的効果は大き
い。
【００２９】ある１つの実行ユニットで例外が発生した
場合に、その他の実行ユニットにおける処理を中断し、
すべての中断した命令のアドレスをスタックに格納する
ことにより、多重例外の発生を禁止でき設計の複雑さお
よびハードウェア量を抑えることができる。また、例外
発生時に処理を中断することより、例外時の高速なレス
ポンスを得ることができる。
場合に、その他の実行ユニットにおける処理を中断し、
すべての中断した命令のアドレスをスタックに格納する
ことにより、多重例外の発生を禁止でき設計の複雑さお
よびハードウェア量を抑えることができる。また、例外
発生時に処理を中断することより、例外時の高速なレス
ポンスを得ることができる。
【００３０】そして例外ハンドラからのリターン時に
は、すべての未終了命令を再実行することより、並列同
時実行可能な演算ユニットを持つプロセッサにおいて
も、例外発生に対して整合性を保証できる例外処理が行
え、システム全体としての信頼性も向上できる。また、
例外処理後、中断された命令を命令の先頭から再実行す
るため、プロセッサ内の資源をすべて例外処理ハンドラ
に解放でき、バスアクセスによるオーバーヘッドの増化
を抑えることができる。
は、すべての未終了命令を再実行することより、並列同
時実行可能な演算ユニットを持つプロセッサにおいて
も、例外発生に対して整合性を保証できる例外処理が行
え、システム全体としての信頼性も向上できる。また、
例外処理後、中断された命令を命令の先頭から再実行す
るため、プロセッサ内の資源をすべて例外処理ハンドラ
に解放でき、バスアクセスによるオーバーヘッドの増化
を抑えることができる。
【００３１】未終了命令を再実行するときに例外が発生
した場合、新たに発生した例外情報をプッシュすること
により、例外処理の整合性が保証でき、また、例外処理
ハンドラや例外処理からのリターンを行なう命令に対し
て、最初発生した例外が生成するスタックと全く同じイ
ンタフェースを実現できる。同様に、最初の例外によっ
て生成されたスタックを使用することによって、新たに
スタックに積む回数を抑えることができる。
した場合、新たに発生した例外情報をプッシュすること
により、例外処理の整合性が保証でき、また、例外処理
ハンドラや例外処理からのリターンを行なう命令に対し
て、最初発生した例外が生成するスタックと全く同じイ
ンタフェースを実現できる。同様に、最初の例外によっ
て生成されたスタックを使用することによって、新たに
スタックに積む回数を抑えることができる。
【図１】本発明の一実施例の例外処理装置の構成図
【図２】同じく例外処理動作のフロー図
【図３】同じく例外ハンドラから通常シーケンスへ戻る
ときの処理フロー図
ときの処理フロー図
【図４】同じくＲＦＥ命令実行中にで例外が発生したと
きの処理フロー図
きの処理フロー図
【図５】同じくプログラムの説明図
【図６】同じく実行制御ユニット２と実行ユニット＿Ａ
３０〜＿Ｄ３３の詳細な構成図
３０〜＿Ｄ３３の詳細な構成図
【図７】同じくメモリ上のスタックの説明図
【図８】同じくメモリ上のスタックの説明図
【図９】従来例の例外処理装置を備えたモトローラ社の
マイクロプロセッサＭＣ８８１００の実行ユニットの構
成図
マイクロプロセッサＭＣ８８１００の実行ユニットの構
成図
２ 実行制御ユニット（実行制御回路） ４ 例外処理ユニット ５ RFE制御回路 １０ 次命令アドレスレジスタＰＣＤ＿Ａ ２０ 命令アドレスレジスタＰＣＸ＿Ａ ２１ 命令アドレスレジスタＰＣＸ＿Ｂ ２２ 命令アドレスレジスタＰＣＸ＿Ｃ ２３ 命令アドレスレジスタＰＣＸ＿Ｄ ３０ 実行（演算）ユニット＿Ａ ３１ 実行（演算）ユニット＿Ｂ ３２ 実行（演算）ユニット＿Ｃ ３３ 実行（演算）ユニット＿Ｄ ４０ 例外発生認識回路 ４１ 例外解析回路 ４２ 例外情報生成回路 ４３ 例外制御回路 ５０ カウンタ
Claims (10)
- 【請求項１】並列同時実行可能な複数の演算ユニット
と、 前記演算ユニットと対応して前記演算ユニットで実行さ
れる命令のアドレスを格納する複数の命令アドレスレジ
スタと、 前記複数の演算ユニットの状態を監視し例外発生を検出
する例外発生認識回路と、 前記演算ユニットに対しての命令の実行を起動しまたは
中断することを指令し、そして前記演算ユニットの状態
を監視し命令の実行終了を検出する実行制御回路と、 例外要因除去または例外後処理を行う例外ハンドラが必
要とする例外に関する情報を生成する例外情報生成回路
と、 前記演算ユニットでの実行終了後に実行される命令を格
納する次命令アドレスレジスタと、 前記例外ハンドラに必要な情報および前記例外ハンドラ
から例外発生前シーケンスヘの復帰に必要な情報をスタ
ックに格納する例外制御回路とを備え、 前記例外発生認識回路が前記演算ユニットの例外を検出
した場合において、 前記実行制御回路は命令の実行が終了していない前記演
算ユニットの動作を中断しかつ前記命令アドレスレジス
タと前記次命令アドレスレジスタの更新を凍結させるも
のであり、 前記例外情報生成回路は発生した例外に基づき前記例外
ハンドラが必要とする例外情報を生成するものであり、 前記例外制御回路は前記次命令アドレスレジスタに格納
されている次に実行されるべき命令のアドレスと、 前記命令アドレスレジスタに格納され前記演算ユニット
で実行を中断された命令のアドレスと、 命令の実行を中断した前記演算ユニットの個数と、 前記命令アドレスレジスタに格納され前記演算ユニット
で例外を起こした命令のアドレスと、 前記例外情報生成回路が生成し前記例外ハンドラが必要
とする例外情報とをスタックにプッシュするものである
例外処理装置。 - 【請求項２】前記例外発生認識回路が前記演算ユニット
の例外を検出した場合において、 実行制御回路は命令実行が終了していない演算ユニット
のうち、 バスアクセスを持たない命令については動作を中断さ
せ、 バスアクセスをもつ命令についてはバスアクセス期間以
外に動作を中断させるものである請求項１記載の例外処
理装置。 - 【請求項３】前記例外制御回路は次命令アドレスレジス
タに格納されている次に実行されるべき命令のアドレス
と、 命令アドレスレジスタに格納され演算ユニットで実行を
中断された命令のアドレス、 および例外を発生した命令のアドレスと、 命令の実行を中断した前記演算ユニットの個数に１を加
算した値と、 命令アドレスレジスタに格納され演算ユニットで例外を
起こした命令のアドレスと、 例外情報生成回路が生成し例外ハンドラが必要とする例
外情報とをスタックにプッシュするものである請求項１
記載の例外処理装置。 - 【請求項４】並列同時実行可能な演算ユニットの例外を
桧出した場合には、命令の実行が終了していない前記演
算ユニットの動作を中断し、 前記演算ユニットと対応して前記演算ユニットで実行さ
れる命令のアドレスを格納する複数の命令アドレスレジ
スタと前記演算ユニットでの実行終了後に実行される命
令を格納する次命令アドレスレジスタの更新を凍結さ
せ、 発生した例外に基づき例外ハンドラが必要とする例外情
報を生成し、 前記次命令アドレスレジスタに格納されている次に実行
されるべき命令のアドレスと、前記命令アドレスレジス
タに格納され前記演算ユニットで実行を中断された命令
のアドレスと、命令の実行を中断した前記演算ユニット
の個数と、前記命令アドレスレジスタに格納され前記演
算ユニットで例外を起こした命令のアドレスと、前記例
外ハンドラが必要とする例外情報とをスタックにプッシ
ュするように処理する例外処理方法。 - 【請求項５】演算ユニットの例外を揆出した場合には、
命令実行が終了していない演算ユニットのうち、バスア
クセスを持たない命令については動作を中断させ、バス
アクセスをもつ命令についてはバスアクセス期間以外に
動作を中断させる請求項４記載の例外処理方法。 - 【請求項６】次命令アドレスレジスタに格納されでいる
次に実行されるべき命令のアドレスと、命令アドレスレ
ジスタに格納され演算ユニットで実行を中断された命令
のアドレスおよび例外を発生した命令のアドレスと、命
令の実行を中断した前記演算ユニットの個数に１を加算
した値と、命令アドレスレジスタに格納され演算ユニッ
トで例外を起こした命令のアドレスと、例外ハンドラが
必要とする例外情報とをスタックにプッシュする請求項
４記載の例外処理方法。 - 【請求項7】並列同時実行可能な複数の演算ユニット
と、 前記演算ユニットと対応して前記演算ユニットで実行さ
れる命令のアドレスを格納する複数の命令アドレスレジ
スタと、 前記複数の演算ユニットの状態を監視し例外発生を検出
する例外発生認識回路と、 前記演算ユニットに対して実行する命令を最適に割り付
けかつ命令の実行を起動することを指令し、そして前記
演算ユニットの状態を監視し命令の実行終了を検出する
実行制御回路と、 再実行すべき命令の個数を格納するカウンタと、 与えられるアドレスより対応の命令をフェッチする命令
フェッチ回路と、 例外ハンドラから例外発生前シーケンスヘの復帰を制御
するリターン制御回路と、 前記例外ハンドラから前記例外発生前シーケンスに復帰
するときの先頭命令のアドレスと前記命令アドレスレジ
スタに格納され前記演算ユニットで実行を中断された命
令のアドレスと実行を中断された命令の個数とをプッシ
ュしたスタックとを備え、 例外要因除去または例外後処理を行う前記例外ハンドラ
から前記例外発生前シーケンスに復帰する場合におい
て、 前記リターン制御回路はスタックに積まれ中断された命
令の個数を読みだして前記カウンタに格納し、 前記カウンタの値が０でない場合には前記スタックに積
まれ中断された命令のアドレスを１回ポップして前記命
令フェッチ回路に与え、前記カウンタの値から１を引く
ものであり、 前記命令フェッチ回路はアドレスをもとにフェッチした
命令およびそのアドレスを前記実行制御回路に与えるも
のであり、 前記実行制御回路は与えられた命令を最適な前記演算ユ
ニットに割り付けると同時に対応する前記命令アドレス
レジスタに格納し、 前記実行制御回路が割り付けた命令の終了を確認しかつ
前記例外発生認識回路が命令実行による例外を検出しな
かった場合には前記カウンタが０になるまで中断されス
タックからポップした命令の再実行を繰り返すものであ
る例外処理装置。 - 【請求項８】例外要因除去または例外後処理を行う例外
ハンドラから例外発生前シーケンスに復帰するときに、 スタックに積まれ中断された命令の個数を読みだしてカ
ウンタに格納し、 前記カウンタの値が０でない場合には前記スタックに積
まれ中断された命令のアドレスを１つポップして命令フ
ェッチ回路に与え、 前記カウンタの値から１を引き、前記命令フェッチ回路
はアドレスをもとにフェッチした命令およびそのアドレ
スを最適な並列実行可能な演算ユニットの１つに割り付
けると同時に対応する命令アドレスレジスタに格納し、 割り付けた命令の終了を確認しかつ命令実行による例外
を検出しなかった場合には前記カウンタが０になるまで
中断された命令の再実行を繰り返す例外処理方法。 - 【請求項９】並列同時実行可能な複数の演算ユニット
と、 前記演算ユニットと対応して前記演算ユニットで実行さ
れる命令のアドレスを格納する複数の命令アドレスレジ
スタと、 前記複数の演算ユニットの状態を監視し例外発生を検出
する例外発生認識回路と、 前記演算ユニットに対して命令を最適に割り付けかつ命
令の実行を起動しまたは中断することを指令し、 そして前記演算ユニットの状態を監視し命令の実行終了
を検出する実行制御回路と、 例外要因除去または例外後処理を行う例外ハンドラが必
要とする例外に閔する情報を生成する例外情報生成回路
と、 前記例外ハンドラに必要な情報および前記例外ハンドラ
から例外発生前シーケンスヘの復帰に必要な情報をスタ
ックに格納する例外制御回路と、 命令の中断によって再実行すべき命令の個数を格納する
カウンタと、 与えられるアドレスより対応の命令をフェッチする命令
フェッチ回路と、 前記例外ハンドラから前記例外発生前シーケンスヘの復
帰を制御するリターン制御回路と、 前記例外ハンドラから前記例外発生前シーケンスに復帰
するときの先頭命令のアドレスと前記命令アドレスレジ
スタに格納され前記演算ユニットで実行を中断された命
令のアドレスと実行を中断された命令の個数とをプッシ
ュしたスタックとを備え、 例外要因除去または例外後処理を行う前記例外ハンドラ
から例外発生前シーケンスに復帰する場合において、 前記リターン制御回路はスタックにプッシュされ中断さ
れた命令の個数を読みだして前記カウンタに格納し、 前記カウンタの値が０でない場合にはスタックにプッシ
ュされ中断された命令のアドレスを１つ読みだして前記
命令フェッチ回路に与え、前記カウンタの値から１を引
くものであり、 前記命令フェッチ回路はアドレスをもとにフェッチした
命令およびそのアドレスを前記実行制御回路に与えるも
のであり、 前記実行制御回路は与えられた命令を最適な前記演算ユ
ニットに割り付けると同時に対応する前記命令アドレス
レジスタに格納し、 前記割り付けた命令の終了を確認しかつ前記例外発生認
識回路が命令実行による例外を検出した場合には、 前 記命令アドレスレジスタの更新を凍結させるものであ
り、 前記例外情報生成回路は発生した例外に基づきき前記例
外ハンドラが必要とする例外情報を生成し、 前記カウンタに格納されて前記スタック上に残され再実
行を必要とする命令の個数と、 前記命令アドレスレジスタに格納され前記演算ユニット
で例外を起こした命令のアドレスと、 前記例外情報生成回路が生成する前記例外ハンドラが必
要とする例外情報とを既発生の例外によって生成された
前記スタックに連続してプッシュするものである例外処
理装置。 - 【請求項１０】例外要因除去または例外後処理を行う例
外ハンドラから例外発生前シーケンスに復帰するとき
に、スタックに積まれ中断された命令の個数を読みだし
てカウンタに格納し、前記カウンタの値が０でない場合
には前記スタックに積まれ中断された命令のアドレスを
１つポップして命令フェッチ回路に与え、前記カウンタ
の値から１を引き、前記命令フェッチ回路はアドレスを
もとにフェッチした命令およびそのアドレスを最適な並
列実行可能な演算ユニットの１つにに割り付けると同時
に対応する命令アドレスレジスタに格納し、割り付けた
命令の終了を確認しかつ命令実行による例外を検出した
場合には、前記命令アドレスレジスタの更新を凍結さ
せ、発生した例外に基づき前記例外ハンドラが必要とす
る例外情報を生成し、前記カウンタに格納されて前記ス
タック上に残され再実行を必要とする命令の個数と、前
記命令アドレスレジスタに格納され前記演算ユニットで
例外を起こした命令のアドレスと、前記例外ハンドラが
必要とする例外情報とを既発生の例外によって生成され
た前記スタックに連続してプッシュするように処理する
例外処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1328591A JP2876791B2 (ja) | 1991-02-04 | 1991-02-04 | 例外処理装置および例外処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1328591A JP2876791B2 (ja) | 1991-02-04 | 1991-02-04 | 例外処理装置および例外処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04247523A JPH04247523A (ja) | 1992-09-03 |
| JP2876791B2 true JP2876791B2 (ja) | 1999-03-31 |
Family
ID=11828929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1328591A Expired - Fee Related JP2876791B2 (ja) | 1991-02-04 | 1991-02-04 | 例外処理装置および例外処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2876791B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5013966B2 (ja) * | 2007-05-24 | 2012-08-29 | 三菱電機株式会社 | 演算処理装置 |
| CN110007968B (zh) * | 2017-12-29 | 2022-07-12 | Oppo广东移动通信有限公司 | 信息处理方法、装置、计算机设备和计算机可读存储介质 |
-
1991
- 1991-02-04 JP JP1328591A patent/JP2876791B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04247523A (ja) | 1992-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |