JPS581246A - 命令処理順序制御方式 - Google Patents
命令処理順序制御方式Info
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- JPS581246A JPS581246A JP56099201A JP9920181A JPS581246A JP S581246 A JPS581246 A JP S581246A JP 56099201 A JP56099201 A JP 56099201A JP 9920181 A JP9920181 A JP 9920181A JP S581246 A JPS581246 A JP S581246A
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- 238000000034 method Methods 0.000 claims description 9
- 230000005540 biological transmission Effects 0.000 abstract description 3
- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 238000003672 processing method Methods 0.000 description 2
- 206010011224 Cough Diseases 0.000 description 1
- 241000255925 Diptera Species 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000010606 normalization Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、演算処理部を複数個備えてプログラム順に命
令を受取るがその実行は蚊演算部で並行して行ない、従
って命令実行終了はプログラム順とは限らないデータ処
理装置における命令処理順序制御方式に関する。
令を受取るがその実行は蚊演算部で並行して行ない、従
って命令実行終了はプログラム順とは限らないデータ処
理装置における命令処理順序制御方式に関する。
データ処理装置は例えばａとｂを加算しその結果・を求
めよ等の、オペランドが単一エレメントの命令の実行を
行なうものが普通であるが、複数のエレメントを有する
第２オペランド（１・、１８．・・・・＝”・ａ ＠
−１）と複数のエレメントを有する第３オペランドＢ（
ｂ・、ｂｌ・・・・・−・・ｂＢ−ｔ ）とを対応する
エレメント同士に演算を施して結果の第１オペランドＣ
（Ｃ・、＠宜・・・・・−＠、−１）を得るものもあシ
、これは、ベクトル処理装置とよばれている。菖１図は
ベクトル処理装置の概要を示すもので、１は主記憶装置
、２は主記憶制御装置〜３はベクトル処理装置であって
、その４はストア処理部、５はμｍド処理部、６はベク
トル・レジスタ群、７は乗算器１８ｔｉ加算器、セして
９は命令制御部である。ｌｊ線の矢印はデータの流れを
示し、点線の矢印は制御信号の流れを示す、ストア処理
部４はベクトル・レジスタ群６のデータを主記憶装置１
に格納するためのものであシ、ロード処理部５は逆に主
記憶装置１かものデータをベクトル・レジスタ群６に□
格納するためのものである。ベクトル・レジスタ群６は
、複数のエレメントよ）なるベクトルデ−タ（前記のＡ
、Ｂなど）を保持するレジスタを複数個有している。ス
トア処理部４、ロード処理部５、乗算器７および加算器
８はパイプライン構造のもので、１つの処理が終了しな
い前に次の処理を開始することができる。
めよ等の、オペランドが単一エレメントの命令の実行を
行なうものが普通であるが、複数のエレメントを有する
第２オペランド（１・、１８．・・・・＝”・ａ ＠
−１）と複数のエレメントを有する第３オペランドＢ（
ｂ・、ｂｌ・・・・・−・・ｂＢ−ｔ ）とを対応する
エレメント同士に演算を施して結果の第１オペランドＣ
（Ｃ・、＠宜・・・・・−＠、−１）を得るものもあシ
、これは、ベクトル処理装置とよばれている。菖１図は
ベクトル処理装置の概要を示すもので、１は主記憶装置
、２は主記憶制御装置〜３はベクトル処理装置であって
、その４はストア処理部、５はμｍド処理部、６はベク
トル・レジスタ群、７は乗算器１８ｔｉ加算器、セして
９は命令制御部である。ｌｊ線の矢印はデータの流れを
示し、点線の矢印は制御信号の流れを示す、ストア処理
部４はベクトル・レジスタ群６のデータを主記憶装置１
に格納するためのものであシ、ロード処理部５は逆に主
記憶装置１かものデータをベクトル・レジスタ群６に□
格納するためのものである。ベクトル・レジスタ群６は
、複数のエレメントよ）なるベクトルデ−タ（前記のＡ
、Ｂなど）を保持するレジスタを複数個有している。ス
トア処理部４、ロード処理部５、乗算器７および加算器
８はパイプライン構造のもので、１つの処理が終了しな
い前に次の処理を開始することができる。
ベクトル命令は、命令（ｏＩＬ）コード、第１オペラン
ド、第２オペランド、および第３オペランド各指定部を
有している。そして、ベクトル乗算命令は例えば ＶＭｌ、２．３ で表わされる。これは、第２ベクトル・レジスタと第６
ベクトル・レジスタの内容とを乗算し、結果を第１ベク
トル・レジスタに入れよという命令である。ベクトル加
算命令は例えば Ｖム４，５．１ で表わされこれは、第５ベクトル・レジスタと第１ベク
トル・レジスタの内容を加算し、結果を第４ベクトル・
レジスタに入れよという命令である。
ド、第２オペランド、および第３オペランド各指定部を
有している。そして、ベクトル乗算命令は例えば ＶＭｌ、２．３ で表わされる。これは、第２ベクトル・レジスタと第６
ベクトル・レジスタの内容とを乗算し、結果を第１ベク
トル・レジスタに入れよという命令である。ベクトル加
算命令は例えば Ｖム４，５．１ で表わされこれは、第５ベクトル・レジスタと第１ベク
トル・レジスタの内容を加算し、結果を第４ベクトル・
レジスタに入れよという命令である。
これらの命令を処理する乗算器７、加算器８はパイプラ
イン構造で、例えば加算器８におけるベクトル加算命令
の処理は第２図に示す如く■ データの続出しくＲＥＡ
Ｄ） ■ 両オペランドの指数比較（ＣＯＭＰＡＲＥ ）■
指数合わせのためのシフ） （ＰＲＥＳＨＩＦＴ ）■
加算（ムＤＤ） ■ 演算後の正規化のためのシフ） （ＰＯ８ＴＳＨＩ
ＦＴ） ■ データの書込み（ＷＲＩＴＥ） ０６段階で行なわれ、最初のニレメン）（＆１ＩＩｂＯ
）についてこの６段階の処理が行なわれている間に、第
２．第５−−−−−−のエレメント（’ｌｅ １）ＩＬ
（’！＋ ｂｌ）・・・・・・・・・Ｋ対する同様処
理が次々と開始される。従って命令処理は、絡２図に示
すように平行四辺形で表わされる。今一 アドレス 命 令 ■ １００ ｖム １，２．３■ １０
４．Ｖム ４，５．６ ■ １０８ ＶＭ ７．８．７という命
令列があったとする。一般的な処理手順に従えばアドレ
ス１００から読出したベクトル加算命令Ｖム１，２．５
を実行し、次いでアドレス１０４から続出したベクトル
加算命令Ｖム４．５．６を実行し、その後アドレス１０
８から読出したベクトル乗算命令ＶＭ７．．８．７を実
行することＫなる。しかし第１図のような加算器と乗算
器を別に持っているデータ処理装置でか＼るプログラム
順序通シの処理を行なったのでは徒らに処理時間を長く
することになるので、これらの命令を順次先取りし、加
算器８が■の加算命令を実行しているときに乗算器７で
は■の乗算命令を実行し、■の加算命令は加算器８が空
いてから実行するという命令処理方式（第３図参照）を
本発明者等は先に提案したく特願昭５６−４７７７４号
参照）。この命令処理方式はベクトル処理装置の概念お
よび命令の実行順序をハードウェア上でダイナミックに
変更し、処理時間を短縮する上で非常に効果的である。
イン構造で、例えば加算器８におけるベクトル加算命令
の処理は第２図に示す如く■ データの続出しくＲＥＡ
Ｄ） ■ 両オペランドの指数比較（ＣＯＭＰＡＲＥ ）■
指数合わせのためのシフ） （ＰＲＥＳＨＩＦＴ ）■
加算（ムＤＤ） ■ 演算後の正規化のためのシフ） （ＰＯ８ＴＳＨＩ
ＦＴ） ■ データの書込み（ＷＲＩＴＥ） ０６段階で行なわれ、最初のニレメン）（＆１ＩＩｂＯ
）についてこの６段階の処理が行なわれている間に、第
２．第５−−−−−−のエレメント（’ｌｅ １）ＩＬ
（’！＋ ｂｌ）・・・・・・・・・Ｋ対する同様処
理が次々と開始される。従って命令処理は、絡２図に示
すように平行四辺形で表わされる。今一 アドレス 命 令 ■ １００ ｖム １，２．３■ １０
４．Ｖム ４，５．６ ■ １０８ ＶＭ ７．８．７という命
令列があったとする。一般的な処理手順に従えばアドレ
ス１００から読出したベクトル加算命令Ｖム１，２．５
を実行し、次いでアドレス１０４から続出したベクトル
加算命令Ｖム４．５．６を実行し、その後アドレス１０
８から読出したベクトル乗算命令ＶＭ７．．８．７を実
行することＫなる。しかし第１図のような加算器と乗算
器を別に持っているデータ処理装置でか＼るプログラム
順序通シの処理を行なったのでは徒らに処理時間を長く
することになるので、これらの命令を順次先取りし、加
算器８が■の加算命令を実行しているときに乗算器７で
は■の乗算命令を実行し、■の加算命令は加算器８が空
いてから実行するという命令処理方式（第３図参照）を
本発明者等は先に提案したく特願昭５６−４７７７４号
参照）。この命令処理方式はベクトル処理装置の概念お
よび命令の実行順序をハードウェア上でダイナミックに
変更し、処理時間を短縮する上で非常に効果的である。
、ところで、この命令処理方式ではプログラム割込み等
を考慮すると次の様な問題が生ずる０例えば第３図の時
刻Ｔで乗算に対する割込みが発生したとすると、この■
ＶＭ ７．８．７の命令の実行終了で次に処理すべき命
令のアドレスは１０８とし、この状態で割込みの処理に
入ってしまう、何故なら命令ＶＭ７，８．７はプログラ
ムの順序は本例では３番目であるが、実行は２番目に行
なっており、処理終了は２番目（図示のように２誉目の
命令■Ｖム４，５．６の実行終了はこの後）であるから
、何らかの特別な処理をしなければ割込みは２帯目の命
令の実行中にありたと判断され、次に実行すき命令は６
番目即ち■ＶＭ７，８．７であり、メモリ上のそのアド
レスは１０８とガる。こうして命令■が２膨突行されて
しまう、命令■ＶＭ７，８．７は第７レジスタの内容〔
７〕と第８レジスタの内容〔８〕とを乗算（＊）シてそ
の結果を第７レジスタに書込めというベクトルに乗算命
令であるから、割込み後の命令アドレスが再び１０Ｂで
あると〔７〕←（ｓ） ＊ （（８） ＊ （７） ）
となりて第８レジスタの内容〔８〕が１回余分に乗算さ
れ、誤った結果を生じる。正しくは、割込み□ 処理後
の再開命令アドレスは１１２にならなければならないが
、これには点線矢印で示すように命令■の実行終了でア
ドレス更新するのではなく、命令■の実行終了通知を延
期して実線矢印で示すように命令■の実行終了後の時点
でアドレス更新をする必要がある。これは命令アドレス
部では命令の内容にタッチするのではなく、単に命令が
何個路りた時に割込みが検出されたかという判断しかし
ていないからに依るもので、時刻Ｔの割込みは命令■の
後の命令■の実行中に生じたものであり、次に処理すべ
きは命令■、アドレスは１１２であるという判断はでき
ない・ 本発明は、主記憶から取り込んだ命令列に命令順序番号
を付け、その番号順に終了通知を上げるようにすること
により上述した問題点を解決しようとするものであり、
その特徴とするところは複数の演算処理部を持ち、プロ
グラム順序通すに命令を受取るが命令の実行は骸複数の
演算処理部を並行動作させて行ない、命令の実行終了は
プロゲラ五順序通夛とは限らないデータ処理装置の命令
処理順序制御方式において、受取りた命令に前記プログ
ラム順の命令順序番号を付し、演算実行中命令情報保持
レジスタからの完了命令取出しは該命令順序番号の順に
行なうようにする点にある。
を考慮すると次の様な問題が生ずる０例えば第３図の時
刻Ｔで乗算に対する割込みが発生したとすると、この■
ＶＭ ７．８．７の命令の実行終了で次に処理すべき命
令のアドレスは１０８とし、この状態で割込みの処理に
入ってしまう、何故なら命令ＶＭ７，８．７はプログラ
ムの順序は本例では３番目であるが、実行は２番目に行
なっており、処理終了は２番目（図示のように２誉目の
命令■Ｖム４，５．６の実行終了はこの後）であるから
、何らかの特別な処理をしなければ割込みは２帯目の命
令の実行中にありたと判断され、次に実行すき命令は６
番目即ち■ＶＭ７，８．７であり、メモリ上のそのアド
レスは１０８とガる。こうして命令■が２膨突行されて
しまう、命令■ＶＭ７，８．７は第７レジスタの内容〔
７〕と第８レジスタの内容〔８〕とを乗算（＊）シてそ
の結果を第７レジスタに書込めというベクトルに乗算命
令であるから、割込み後の命令アドレスが再び１０Ｂで
あると〔７〕←（ｓ） ＊ （（８） ＊ （７） ）
となりて第８レジスタの内容〔８〕が１回余分に乗算さ
れ、誤った結果を生じる。正しくは、割込み□ 処理後
の再開命令アドレスは１１２にならなければならないが
、これには点線矢印で示すように命令■の実行終了でア
ドレス更新するのではなく、命令■の実行終了通知を延
期して実線矢印で示すように命令■の実行終了後の時点
でアドレス更新をする必要がある。これは命令アドレス
部では命令の内容にタッチするのではなく、単に命令が
何個路りた時に割込みが検出されたかという判断しかし
ていないからに依るもので、時刻Ｔの割込みは命令■の
後の命令■の実行中に生じたものであり、次に処理すべ
きは命令■、アドレスは１１２であるという判断はでき
ない・ 本発明は、主記憶から取り込んだ命令列に命令順序番号
を付け、その番号順に終了通知を上げるようにすること
により上述した問題点を解決しようとするものであり、
その特徴とするところは複数の演算処理部を持ち、プロ
グラム順序通すに命令を受取るが命令の実行は骸複数の
演算処理部を並行動作させて行ない、命令の実行終了は
プロゲラ五順序通夛とは限らないデータ処理装置の命令
処理順序制御方式において、受取りた命令に前記プログ
ラム順の命令順序番号を付し、演算実行中命令情報保持
レジスタからの完了命令取出しは該命令順序番号の順に
行なうようにする点にある。
以下図示の実施例を参照しながらこれを詳細に説明する
。
。
第４図は本発明の一実施例を示すブロック図で、第１図
における命令制御部９の詳細を示すものである。１０は
７エツチレジスタで、ζこには主記憶装置１から順次読
み出された命令情報（前述したＶム、ＶＭ等）が取シ込
まれる。そして、このレジスタ１０の内容は待合せレジ
スタ投入制御回路１１によりて待合せレジスタ１２．１
５のうちの空いたレジスタに書込まれる。この時命令番
号付与回路１４によって各命令に命令順序番号ＩＤが付
される。この命令順序番号ＩＤは命令を取り入れてから
その命令の順序が不明になるまでの間、本回路ではレジ
スタ１２．Ｌ５に書込むまでに付す必要がある。命令順
序番号の付与はカウンタ１５の内容を最初０にセットし
ておき、命令を取り込む都度カウントアツプし、そして
前述した例であれば最初の命令Ｖム１，２．３に命令順
序番号ＩＤとして■（２ピット２進符号では００）を、
同様にして２番目の命令Ｖム４．５．６に■（同０１）
を、そして３番目の命令ＶＭ７．８．７４Ｃ■（同１０
）を付す、以下同様である。レジスタ１２．１３はセレ
クタ１６で１サイクル毎に選択され、その命令発信条件
が命令発信制御回路１７で検査される。具体的には、（
１）当該命令が使用する演算処理部７゜８が空いている
か否か、（２）先行命令とのレジスタ干渉がないか、（
５）実行中命令管理部１８．２１が空いているか否か等
がチェックされる。そして、命令実行開始を妨げる要因
がなければ当該命令に従って演算処理部７ｔたは８に演
算処理部起動情報を送ると共に、当該命令がベクトル加
算命令Ｖムなら演算実行中命令情報保持レジスタ２２に
、またベクトル乗算命令ＶＭなら演算実行中命令情報保
持レジスタ１９に転送する。
における命令制御部９の詳細を示すものである。１０は
７エツチレジスタで、ζこには主記憶装置１から順次読
み出された命令情報（前述したＶム、ＶＭ等）が取シ込
まれる。そして、このレジスタ１０の内容は待合せレジ
スタ投入制御回路１１によりて待合せレジスタ１２．１
５のうちの空いたレジスタに書込まれる。この時命令番
号付与回路１４によって各命令に命令順序番号ＩＤが付
される。この命令順序番号ＩＤは命令を取り入れてから
その命令の順序が不明になるまでの間、本回路ではレジ
スタ１２．Ｌ５に書込むまでに付す必要がある。命令順
序番号の付与はカウンタ１５の内容を最初０にセットし
ておき、命令を取り込む都度カウントアツプし、そして
前述した例であれば最初の命令Ｖム１，２．３に命令順
序番号ＩＤとして■（２ピット２進符号では００）を、
同様にして２番目の命令Ｖム４．５．６に■（同０１）
を、そして３番目の命令ＶＭ７．８．７４Ｃ■（同１０
）を付す、以下同様である。レジスタ１２．１３はセレ
クタ１６で１サイクル毎に選択され、その命令発信条件
が命令発信制御回路１７で検査される。具体的には、（
１）当該命令が使用する演算処理部７゜８が空いている
か否か、（２）先行命令とのレジスタ干渉がないか、（
５）実行中命令管理部１８．２１が空いているか否か等
がチェックされる。そして、命令実行開始を妨げる要因
がなければ当該命令に従って演算処理部７ｔたは８に演
算処理部起動情報を送ると共に、当該命令がベクトル加
算命令Ｖムなら演算実行中命令情報保持レジスタ２２に
、またベクトル乗算命令ＶＭなら演算実行中命令情報保
持レジスタ１９に転送する。
次に２０は実行中命令管理部１８の割込みレジスタで、
乗算に対する割込みが記憶される。同様にして２５は実
行中命令管理部２１の割込みレジスタで、加算に対する
割込みが記憶される。２４は完了命令取出し部で、セレ
クタ２５、レジスタ２６、デコーダ２７からなる。２８
は終了順序識別回路で、カウンタ２９と一致回路５０．
５１からなる。３２は命令アドレス部で、加算器６３と
命令アドレスレジスタ３４からなる。カウンタ１５゜２
９はレジスタ１２，１５，１９．２２の数（本例では４
）と等しいかそれ以上の数を計数できるものであシ、ま
た命令順序番号ＩＤはそのカウンタの値を保持し得るビ
ット数である。従って、カウンタ１５．２９が０〜３を
巡回して計数する場合にはＩＤは２ビツトで足りる。
乗算に対する割込みが記憶される。同様にして２５は実
行中命令管理部２１の割込みレジスタで、加算に対する
割込みが記憶される。２４は完了命令取出し部で、セレ
クタ２５、レジスタ２６、デコーダ２７からなる。２８
は終了順序識別回路で、カウンタ２９と一致回路５０．
５１からなる。３２は命令アドレス部で、加算器６３と
命令アドレスレジスタ３４からなる。カウンタ１５゜２
９はレジスタ１２，１５，１９．２２の数（本例では４
）と等しいかそれ以上の数を計数できるものであシ、ま
た命令順序番号ＩＤはそのカウンタの値を保持し得るビ
ット数である。従って、カウンタ１５．２９が０〜３を
巡回して計数する場合にはＩＤは２ビツトで足りる。
本例の命令制御部では籐３図の時刻Ｔで割込みが発生し
たとき、それが乗算器７に関するものであればレジスタ
２０にそれがセットされる。レジスタ２０は割込み有り
、無しを′″ｉ Ｉｌ、“０”で示し本例では１１ｍ出
力状態となる。この時点ではレジスタ１９の内容は命令
■ＶＭであり、またレジスタ２２の内容は命令■Ｖムで
ある。命令■Ｖムは□既に実行が終了しているのでレジ
スタ２２から完了命令取出し部２４のレジスタ２６へ転
送されておシ、その命令長（本例では４バイト）がデコ
ーダ２７でデコードされ、命令アドレス部３２へ送られ
てそのレジスタ３４の内容を加算器５５により＋４する
。つまり、アドレス１００は１０４に更新される。この
段階で命令■ＶＭＫ割込みが発生するとその処理に入る
が、割込み発生時点で直ちに命令■■の実行が中断する
ことはなく、実行完了まで継続する。カウンタ２９はカ
ウンタ１５と同様に初期値は２連符号の００であシ、そ
の内容は一致回路３０．３１でレジスタ１９．２２の命
令順序番号ＩＤと比較される。レジスタ２２内の命令■
の実行が終了したとき、命令■のＩＤとカウンタ２９の
内容００とは一致回路３１で一致し該回路５１はセレク
タ２５に信号を与えてレジスタ２２内の命令を上述のよ
うにレジスタ２６へ取込ませ、カウンタ２９の内容は０
１になる。続いて命令■の処理が実行されている関に命
令■の処理が終了するとカウンタ２９の内容０１と命令
■の順序番号５とが一致回路３０で比較されるがこれら
は異なるので咳回路３０は一致出力を生ぜず、レジスタ
１９内の命令■の送出は待機される。そして命令■の処
理が終了すると一致回路５１でカウンタ２９の内容と一
致がとれるのでレジスタ２２の内容（命令■）が完了命
令取出し部２４へ転送され、命令アドレス部５２のアド
レスは１０４から１０８へ更新される。またカウンタ２
９はカウントアツプして計数値１０となり、今度は一致
回路３０でカウンタ２９の内容と一致がとれてレジスタ
１９で待機していた命令■は完了命令取出し部２４へ転
送され、命令アドレス部２２のアドレスが１０８から１
１２に更新される。この後前述した割込みに対する処理
がなされるが、中断したベクトル演算処理は命令アドレ
ス部３２が指示する次のアドレス１１２の命令■から再
開できるので、アドレス１０８の命令■を２重に実行す
る誤動作は防止される。
たとき、それが乗算器７に関するものであればレジスタ
２０にそれがセットされる。レジスタ２０は割込み有り
、無しを′″ｉ Ｉｌ、“０”で示し本例では１１ｍ出
力状態となる。この時点ではレジスタ１９の内容は命令
■ＶＭであり、またレジスタ２２の内容は命令■Ｖムで
ある。命令■Ｖムは□既に実行が終了しているのでレジ
スタ２２から完了命令取出し部２４のレジスタ２６へ転
送されておシ、その命令長（本例では４バイト）がデコ
ーダ２７でデコードされ、命令アドレス部３２へ送られ
てそのレジスタ３４の内容を加算器５５により＋４する
。つまり、アドレス１００は１０４に更新される。この
段階で命令■ＶＭＫ割込みが発生するとその処理に入る
が、割込み発生時点で直ちに命令■■の実行が中断する
ことはなく、実行完了まで継続する。カウンタ２９はカ
ウンタ１５と同様に初期値は２連符号の００であシ、そ
の内容は一致回路３０．３１でレジスタ１９．２２の命
令順序番号ＩＤと比較される。レジスタ２２内の命令■
の実行が終了したとき、命令■のＩＤとカウンタ２９の
内容００とは一致回路３１で一致し該回路５１はセレク
タ２５に信号を与えてレジスタ２２内の命令を上述のよ
うにレジスタ２６へ取込ませ、カウンタ２９の内容は０
１になる。続いて命令■の処理が実行されている関に命
令■の処理が終了するとカウンタ２９の内容０１と命令
■の順序番号５とが一致回路３０で比較されるがこれら
は異なるので咳回路３０は一致出力を生ぜず、レジスタ
１９内の命令■の送出は待機される。そして命令■の処
理が終了すると一致回路５１でカウンタ２９の内容と一
致がとれるのでレジスタ２２の内容（命令■）が完了命
令取出し部２４へ転送され、命令アドレス部５２のアド
レスは１０４から１０８へ更新される。またカウンタ２
９はカウントアツプして計数値１０となり、今度は一致
回路３０でカウンタ２９の内容と一致がとれてレジスタ
１９で待機していた命令■は完了命令取出し部２４へ転
送され、命令アドレス部２２のアドレスが１０８から１
１２に更新される。この後前述した割込みに対する処理
がなされるが、中断したベクトル演算処理は命令アドレ
ス部３２が指示する次のアドレス１１２の命令■から再
開できるので、アドレス１０８の命令■を２重に実行す
る誤動作は防止される。
以上の説明は加算、乗算処理で行なったが、メモリアク
セスを伴う、ロード命令処理やストア命令処理について
も本発明を適用してよく、ロードやストアはメモリの競
合による処理時間の乱れが起きて処理時間が不定になる
場合や、更に１メモリアクセス時間が長くかかるような
場合にも有効である。また命令■■■はこの順に実行す
るが、命令■の処理終了が命令■の処理終了よシ遅れる
場合彦どＫも本発明は適用でき、有効である。
セスを伴う、ロード命令処理やストア命令処理について
も本発明を適用してよく、ロードやストアはメモリの競
合による処理時間の乱れが起きて処理時間が不定になる
場合や、更に１メモリアクセス時間が長くかかるような
場合にも有効である。また命令■■■はこの順に実行す
るが、命令■の処理終了が命令■の処理終了よシ遅れる
場合彦どＫも本発明は適用でき、有効である。
以上述べたように本発明によれば、複数の演算処理部を
並行動作させ、例えば後に取シ出した命令を先に実行す
る等して処理時間の短縮を図るベクトル処理装置等のデ
ータ処理装置で命令実行完了順序が狂ってしまう場合に
も、命令実行完了通知はプログラム順とするので、割込
み等があっても誤動作することはなく、リトライなどを
保証することができる。
並行動作させ、例えば後に取シ出した命令を先に実行す
る等して処理時間の短縮を図るベクトル処理装置等のデ
ータ処理装置で命令実行完了順序が狂ってしまう場合に
も、命令実行完了通知はプログラム順とするので、割込
み等があっても誤動作することはなく、リトライなどを
保証することができる。
第１図はベクトル処理装置の一例を示すブロック図、第
２図はベクトル加算命令の処理手順を示す説明図、第５
図は命令処理順序を主記憶からの命令取シ出し順序と異
ならせて処理時間の短縮を図る命令処理順序の説明図、
第４図は本発明の−□実施例を示すブロック図である。 図中、７．８は演算処理部、１４は命令番号付与回路、
１９．２２は演算実行中命令情報保持レジスタ、２４は
完了命令取出し部、２８は終了順序識別回路、３２は命
令アドレス部、ＩＤは命令順序番号である。 出願人 富士通株式会社
２図はベクトル加算命令の処理手順を示す説明図、第５
図は命令処理順序を主記憶からの命令取シ出し順序と異
ならせて処理時間の短縮を図る命令処理順序の説明図、
第４図は本発明の−□実施例を示すブロック図である。 図中、７．８は演算処理部、１４は命令番号付与回路、
１９．２２は演算実行中命令情報保持レジスタ、２４は
完了命令取出し部、２８は終了順序識別回路、３２は命
令アドレス部、ＩＤは命令順序番号である。 出願人 富士通株式会社
Claims (1)
- 複数の演算処理部を持ち、プログラム順序通シに命令を
受取るが命令の実行は誼複数の演算処理部を並行動作さ
せて行表い、命令の実行終了はプログラム順序通）とは
限ら表いデータ処理装置の命令処理順序制御方式におい
て、受取った命令に前記プログラム順の命令順序番号を
付し、演算実行中命令情報保持レジスタからの完了命令
取出しは該命令順序番号の順に行なうようＫすることを
特徴とした命令処理順序制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56099201A JPS581246A (ja) | 1981-06-26 | 1981-06-26 | 命令処理順序制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56099201A JPS581246A (ja) | 1981-06-26 | 1981-06-26 | 命令処理順序制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS581246A true JPS581246A (ja) | 1983-01-06 |
Family
ID=14241030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56099201A Pending JPS581246A (ja) | 1981-06-26 | 1981-06-26 | 命令処理順序制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS581246A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61286931A (ja) * | 1985-06-14 | 1986-12-17 | Hitachi Ltd | 情報処理装置 |
| JPS62278639A (ja) * | 1986-05-27 | 1987-12-03 | Nec Corp | 情報処理装置 |
| JPH0248732A (ja) * | 1988-08-11 | 1990-02-19 | Toshiba Corp | 命令パイプライン方式のマイクロプロセッサ |
| JPH06149567A (ja) * | 1992-11-04 | 1994-05-27 | Nec Corp | 先行制御装置 |
| JPH06236275A (ja) * | 1993-01-08 | 1994-08-23 | Internatl Business Mach Corp <Ibm> | スーパースカラ・プロセッサ・システムにおける非逐次命令ディスパッチおよび実行のための方法およびシステム |
| JPH06242954A (ja) * | 1993-01-08 | 1994-09-02 | Internatl Business Mach Corp <Ibm> | 独立にアクセスされる中間記憶域を利用してスーパースカラ・プロセッサ・システムにおける命令ディスパッチを改善する方法およびシステム |
| JPH06242955A (ja) * | 1993-01-08 | 1994-09-02 | Internatl Business Mach Corp <Ibm> | スーパースカラ・プロセッサ・システムにおける中間記憶バッファの割当てをインデックスする方法およびシステム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5110746A (ja) * | 1974-07-17 | 1976-01-28 | Hitachi Ltd | |
| JPS53108254A (en) * | 1977-03-02 | 1978-09-20 | Nec Corp | Information processor |
-
1981
- 1981-06-26 JP JP56099201A patent/JPS581246A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5110746A (ja) * | 1974-07-17 | 1976-01-28 | Hitachi Ltd | |
| JPS53108254A (en) * | 1977-03-02 | 1978-09-20 | Nec Corp | Information processor |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61286931A (ja) * | 1985-06-14 | 1986-12-17 | Hitachi Ltd | 情報処理装置 |
| JPS62278639A (ja) * | 1986-05-27 | 1987-12-03 | Nec Corp | 情報処理装置 |
| JPH0248732A (ja) * | 1988-08-11 | 1990-02-19 | Toshiba Corp | 命令パイプライン方式のマイクロプロセッサ |
| JPH06149567A (ja) * | 1992-11-04 | 1994-05-27 | Nec Corp | 先行制御装置 |
| JPH06236275A (ja) * | 1993-01-08 | 1994-08-23 | Internatl Business Mach Corp <Ibm> | スーパースカラ・プロセッサ・システムにおける非逐次命令ディスパッチおよび実行のための方法およびシステム |
| JPH06242954A (ja) * | 1993-01-08 | 1994-09-02 | Internatl Business Mach Corp <Ibm> | 独立にアクセスされる中間記憶域を利用してスーパースカラ・プロセッサ・システムにおける命令ディスパッチを改善する方法およびシステム |
| JPH06242955A (ja) * | 1993-01-08 | 1994-09-02 | Internatl Business Mach Corp <Ibm> | スーパースカラ・プロセッサ・システムにおける中間記憶バッファの割当てをインデックスする方法およびシステム |
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