JPH0373010B2 - - Google Patents

Description

【発明の詳細な説明】

共に譲渡されたアメリカ合衆国特許出願であ
る、1980年５月６日に出願されたアメリカ合衆国
特許出願連続番号第147149号（USP4493019）
で、発明者がD.R.KimおよびJ.H.Mc Clintockで
ある「マイクロ命令タスキングを使用するパイプ
ラインされマイクロプログラムされたデイジタル
データプロセツサ（Pipelined
Microprogrammed Digital Data Processor
Employing Microinstruction Tasking）」、およ
び、1980年５月６日に出願されたアメリカ合衆国
特許出願連続番号第147251号（USP4684324）
で、発明者がD.R.KimおよびJ.H.Mc Clintockで
ある「マイクロ命令レベルでのタスキングを使用
するマイクロプログラムされたデイジタルデータ
処理システム（Microprogrammed Digital
Data Processing System Employing Tasking
at ａ Microinstruction Level）」には、この出
願に関係する内容が含まれている。 本願出願人の同時に出願され、共に譲渡された
出願である1981年２月４日に出願されたアメリカ
合衆国特許出願連続番号第231554号
（USP4467410、特開昭57−147761）（本願と同日
付で出願した特許出願に対応）の「多相サブルー
チン制御回路（Multi−Phase Subroutine
Control Circuitry）」もまたこの出願に関係す
る。 この発明は、一般的に、デイジタルデータ処理
システムにおけるデータ処理動作を実行するため
の改善された手段と方法に関し、特に、マルチプ
ログラミングおよびマルチプロセツシング環境に
おけるサブルーチン動作の制御のための改善され
た手段と方法に関する。 前述した特許出願には、マイクロプログラムさ
れたデータ処理システムの実施例が開示されてお
り、それは、マイクロ命令レベルでのタスクのマ
イクロプログラミングおよびマイクロプロセツシ
ングの両方を利用するような方法でタスクを実行
する。この出願の１つの目的は、この種のシステ
ムにおけるサブルーチン動作を制御するための改
善された手段と方法を提供することである。 この発明のより一般的な目的は、データ処理シ
ステムにおける改善されたサブルーチン制御手段
および方法を提供することである。 この発明の付加的な目的は、サブルーチンエン
トリの多くのレベルを調節することができ、か
つ、多数の命令および／またはタスクの中でサブ
ルーチンを共用する、データ処理システムにおけ
る多相サブルーチン制御回路を提供することであ
る。 特定の好ましい実施例においては、この発明
は、前述した特許出願中に開示されたタイプのデ
ータ処理システムに組合せて用いるようにされて
おり、そこでは、マイクロ命令レベルでのマルチ
プログラミングおよびマルチプロセツシングを提
供するような方法で複数のタスクが同時に実行さ
れる。この発明の好ましい実施例においては、複
数の選択的にアクセス可能なスタツクを、各タス
クごとに１つずつ、対応するポインタレジスタと
一緒に使用することにより、特に有利なサブルー
チン制御能力が与えられている。また、リターン
アドレスが必要のときに即座に利用できるように
するために、各タスクの最新のリターンアドレス
を記憶するための比較的高速のアクセスレジスタ
が設けられている。動作は、サブルーチンエント
リの多数のレベルが各タスクごとに調節されるの
を可能にし、一方また、多くのタスクが同一のサ
ブルーチンを共有するのを可能にするような方法
で行なわれる。さらに、サブルーチン制御動作
は、マルチプログラミングおよびマルチプロセツ
シング環境において、複数の同時に実行している
タスクに対して多相サブルーチン制御を提供でき
るようにするために行なわれる。 この発明の特有の性質は、他の目的、特徴、利
点および用途はもちろんのこと、添付図面ととも
に以下の発明の詳細な説明から明らかとなろう。 図面の記号中同一番号および同一文字は同一要
素を表わす。 この記載の目的のために、この発明のサブルー
チン制御回路の好ましい実施例が、前述した特許
出願中に開示されているタイプのデータ処理シス
テムに特別に組合せて用いるようにされている実
施例のために記載されている。しかしながら、こ
の発明によつて提供されるサブルーチン制御能力
はまた、他のタイプのシステムにおける使用のた
めに実施され得るということを理解すべきであ
る。 ここに紹介するサブルーチン制御回路の好まし
い実施例の詳細な説明をよりよく理解するため
に、前述した特許出願中に開示されたシステムの
適当な部分の簡単な説明をまず初めに行なう。こ
れらの特許出願の完全な開示はここに組入れられ
ているものとして考えるべきである。 前述した特許出願中に開示されたデータ処理シ
ステムの好ましい実施例においては、高レベル入
力命令が、実行されるべき複数のタスクとして観
察される。各タスクは、１以上のタスクマイクロ
命令に分割される。各タスクマイクロ命令の実行
は、３ステージ（リード、計算およびライト）に
よつて行なわれ、各ステージは１つのクロツクを
必要とする。マルチプログラミングは、各タスク
マイクロ命令が属するタスクにかかわらず混合し
た仕方でタスクマイクロ命令を実行することによ
り達成される。マルチ処理は、お互いに120°位相
を異にして動作し同一の物理的なハードウエアを
共有する３つの独立したプロセツサとして事実上
動作するような方法でパイプラインされた３ステ
ージのアーキテクチヤを使用することにより達成
される。各クロツク期間中、各プロセツサは、異
なつたタスクマイクロ命令に対応するリード、計
算およびライトステージのうちの異なつたものを
実行する。換言すれば、各クロツク期間中、リー
ド動作は第１のタスクマイクロ命令に対して実行
されることが可能であり、計算動作は第２のタス
クマイクロ命令に対して実行されることが可能で
あり、ライト動作は第３のタスクマイクロ命令に
対して実行されることが可能である。 第１図および第２図は、前述した特許出願にお
いて開示されたシステムの動作例を示す。第１図
は基本的に、３つの120°位相を異にしたプロセツ
サがどのように３つのタスクマイクロ命令T_xｍ、
T_yｍおよびT_zｍを同時に実行するかを示す。第
１図における文字Ｒ、ＣおよびＷは、それぞれ、
各タスクマイクロ命令の実行中に実行された３つ
の連続的なリード、ライトおよび計算ステージを
指す。前述した出願のシステムにおけるタスクマ
イクロ命令の典型的な３ステージ動作は以下をと
おりである。 第１のステージの間、リード動作は、特定の選
択されたタスクマイクロ命令の実行を準備するた
めになされる。これは、マイクロ命令実行の間に
使用されるべき適当なオペランドデータをストレ
ージから読出すことと、次のマイクロ命令アドレ
スを決定するのに用いる条件選択データを読出す
ことと、次に続く計算ステージの間データパス機
能を制御するのに用いる制御信号を抽出するため
のマイクロ命令の適当なフイールドをデコードす
ることとを含む。 この次に続く計算ステージにおいては、選択さ
れたマイクロ命令が実行される間に計算動作は実
行される。また、（リードステージの間の条件選
択データ読出しによつて決定された）選択された
条件は、次のマイクロ命令データを作るのに使用
される。 次に続くライトステージにおいては、これはタ
スクマイクロ命令の実行における最後のステージ
であるが、ライト動作は、マイクロ命令動作の結
果がストレージに書き込まれる間に実行される。
また、計算ステージの間に作られた次のマイクロ
命令データは、次のマイクロ命令を選択するのに
使用される。 第２図は、前述した特許出願において開示され
たシステムが、、どのように、マルチプログラミ
ングとマルチプロセツシングの両方を利用する方
法でタスクマイクロ命令を実行するかを示す例で
ある。第２図におけるこの例は、次に３つの計算
の同時動作を示す。（Ａ＋Ｂ）＋（Ｃ＋Ｄ）＝Ｈ、
（Ａ＋Ｂ）−Ｅ＝Ｉ、（Ｃ＋Ｄ）−Ｅ＝J_pT_AからT_J
までの10個のタスクは次のように特徴づけられ
る。 タスク オペレータ T_A＝T_Am₁wT_Am₂ VALC Ａ T_B＝T_Bm₁wT_Bm₂ VALC Ｂ T_C＝T_Cm₁wT_Cm₂ VALC Ｃ T_D＝T_Dm₁wT_Dm₂ VALC Ｄ T_E＝T_Em₁wT_Em₂ VALC Ｅ T_F＝T_Fｍ ADD（Ａ＋Ｂ）＝Ｆ T_G＝T_Gｍ ADD（Ｃ＋Ｄ）＝Ｇ T_H＝T_Hｍ SUBTRACTF−Ｇ＝Ｈ T_I＝T_Iｍ SUBTRACTF−Ｅ＝Ｉ T_J＝T_Jｍ SUBTRACTG−Ｅ＝Ｊ 前記例に対しては、“オペランドフエツチ”タ
スクT_A−T_Eの各々は、少なくとも３クロツク待
ち時間（上記において“ｗ”によつて示されてい
る）をその間にもつ２つのタスクマイクロ命令を
必要とすることを仮定している。“ADD”および
“SUBTRACT”タスクT_A−T_Jの各々は、１クロ
ツク期間（上記および第２図において下付文字を
有さない“ｍ”によつて示されている）のみを必
要とすることもまた仮定している。また第２図に
おいて、タスクマイクロ命令が実行されないとき
“No−Op”マイクロ命令が示されているのがわ
かる。 前述した出願中に開示されたデータ処理システ
ムの好ましい実施例の上記の簡単な説明から、計
算動作の間に、特定のタスクマイクロ命令が実行
されかつ次のマイクロ命令データもまた作られる
ということが思い起されるであろう。この発明の
好ましい実施例は、このタスクに対して実行され
るべき次のタスクマイクロ命令がサブルーチンの
最初のタスクマイクロ命令であるということを、
この次のタスクマイクロ命令データが指示してい
る状態に関する。そのような状態では、次のマイ
クロ命令データは、サブルーチンの第１のマイク
ロ命令のアドレスを与えるだけでなく、記号で表
わされたオフセツト値Ｆとともにサブルーチンエ
ントリ信号Ｅをもまた与える。この記号で表わさ
れたオフセツト値Ｆは、サブルーチンに対するリ
ターンマイクロ命令アドレスが記号で表わされた
オフセツト値Ｆを現在のマイクロ命令のアドレス
PAに加算することにより得られるような値をも
つ。サブルーチンの最後のマイクロ命令の計算ス
テージの間、システムは、適当なリターンアドレ
スが次のマイクロ命令アドレスとして使用のため
に与えられることをリクエストするリターン信号
Ｒを与える。 第３図は、前述した特許出願のシステム中に応
用されたマルチレベルサブルーチン制御回路の好
ましい実施例を示す。この実施例を詳細に説明す
る前に、詳細の説明がより容易に理解されるよう
にするため、まず初めに、全体の動作の機能上の
説明をする。 サブルーチンが入れられるべきときにシステム
によつて作られたエントリ信号Ｅによつて、第３
図のサブルーチン制御回路がリターンアドレス
RAを形成するため記号で表わされたオフセツト
値Ｆを現在のマイクロ命令アドレスPAに加算す
る。この計算されたリターンアドレスRAは、そ
の後、エントリ信号Ｅを作つたタスクに対応する
スタツク中に記憶され（各タスクごとに１つのそ
のようなスタツクがある）、そして、スタツクレ
ベルポインタは１だけインクリメントされかつ
各々のレジスタ中にセーブされる。典型的には、
各スタツクは、たとえば、15のリターンアドレス
が各タスクに対して対応するスタツク中に記憶さ
れるようにするため、サブルーチンエントリの15
のレベルを調節する。 各スタツクにおける最新のリターンアドレス
が、対応する高速アクセスレジスタ中に別々に記
憶されるようにするために準備がなされ、そのた
め最新のリターンアドレスは、サブルーチンリタ
ーンが要求されるとき、次のマイクロ命令アドレ
スとして使用するため迅速にシステムへ供給され
得る。サブルーチンリターンは、タスク実行の計
算ステージの間にシステムがリターン信号Ｒを供
給するとき開始される、ということが思い出され
るであろう。このリターン信号によつて、タスク
に対する別々に記憶された最新のリターンアドレ
スがシステムに送られ、かつ、タスクに対する次
の最新のリターンアドレスによつて別々のストレ
ージ中に置き代えられる。また、タスクに対して
対応するスタツクポインタは、この最新のリター
ンアドレスがシステムに転送されたということを
反映するために１だけデクリメントされる。 第３図に示した好ましい実施例の上記に要約し
たサブルーチン制御動作は、３つのステージにお
いて実行される。そのステージは、第１図および
第２図に示したようなシステムのマルチプログラ
ミングおよびマルチプロセツシング能力に寄与す
るのはもちろんこれを利用するために、前述した
特許出願中に開示されたシステムの前述した３ス
テージ リード、計算およびライト動作と同期し
て動作する。特に、第３図に示したこの好ましい
サブルーチン制御回路は、お互いに120°位相を異
にして動作する３つの別々のサブルーチン制御回
路を事実上提供するような方法で構成かつ配置さ
れており、各回路は異なつたタスクに対するサブ
ルーチン制御を提供する。 次に第４図および第５図の例を参照する。第４
図は、たとえば４つのサブルーチンコールSUB
−１，SUB−２，SUB−３およびSUB−４を含
むタスクＴを示す。第５図は、タスクの実行中の
特定の時間t₀−t₈におけるタスクＴに対するリタ
ーンアドレススタツク２０および高速アクセスレ
ジスタ２２の内容を示す。 第４図に示すように、タスクＴは、主要部およ
び４つのサブルーチンコールSUB−１，SUB−
２，SUB−３およびSUB−４からなる。タスク
Ｔの初めにおいては（時間t₀）、スタツク２０お
よび高速アクセスリターンアドレスレジスタ２２
は空であり、スタツクポインタＰはレベル０を指
示する。時間t₁においてSUB−１が見出される
と、SUB−１に対して対応するリターンアドレ
スRTN−１は計算されかつスタツク２０および
高速アクセスレジスタ２２中に記憶される（第５
図）。スタツクポインタＰは、レベル１が次の利
用できるスタツク位置であることを示すためにレ
ベル１を指示するため１だけインクリメントされ
る。 第４図に示すように、SUB−１の実行の間に
時間t₂においてSUB−２が見出される。第５図に
おいてt₂に対して示したように、SUB−２に対す
るリターンアドレスRTN−２は、計算されかつ
スタツク２０中のレベル１に記憶され、そしてポ
インタＰはレベル２を指示するため１だけインク
リメントされる。高速アクセスレジスタ２２にお
いてRTN−２はまたRTN−１にとつて代わる。
つまり、RTN−２が今や最新のリターンアドレ
スだからである。 SUB−２の実行中、第３のサブルーチンSUB
−３は、時間t₃において見出され、そしてそれ
は、第３のリターンアドレスRTN−３が計算さ
れかつスタツク２０のレベル２および高速アクセ
スレジスタ２２に置かれるようにする。これは、
第５図のt₃において示されている。また、ポイン
タＰは、１だけインクリメントされレベル３を指
示する。SUB−３が時間t₄において完了すると
（第４図）、対応するリターンアドレスRTN−３
は、高速アクセスレジスタ２２から即座にアクセ
スされかつスタツク２０からの次の最新のリター
ンアドレスRTN−２によつてとつて代わられる。
これは第５図の時間t₄において示されている。第
５図のt₄において、リターンが実行されるので、
ポインタＰがレベル２を指示するため１だけデク
リメントされることもわかる。リターンアドレス
RTN−３がいまだにレベル２に留まつているこ
とが理解できるであろう。しかし、もしレベル２
が他のリターンアドレスを受取ればRTN−３は
書き直されるので、このことは全く重要でない。
したがつて、明確のために、第５図におけるt₄に
対してレベル２が空であることが示されている。
この約束は、第５図を通じて使用されている。 第４図に示すように、t₄におけるSUB−３の完
了後、SUB−２が続きかつt₅で完了する。高速ア
クセスレジスタ２２中の対応するリターンアドレ
スRTN−２は、このようにアクセスされ、次の
最新のリターンアドレスRTN−１によつて置き
換えられ、かつポインタＰはレベル１を指示する
ため１だけデクリメントされる。これは、第５図
のt₅において示されている。 時間₆において、SUB−４が見出され（第４
図）、第５図におけるt₆に対して示すように、こ
れは対応する計算されたリターンアドレスRTN
−４がスタツク２０中のレベル１に置かれ、かつ
高速アクセスレジスタ２２中に置かれるようにす
る。そして、ポインタＰはレベル２を指示するた
めインクリメントされる。t₇においてSUB−４が
完了すると（第４図）、リターンアドレスRTN−
４は、高速アクセスレジスタ２２からアクセスさ
れ、かつ次の最新のリターンアドレスRTN−１
によつてとつて代わられる。これは、第５図のt₇
において示されている。一方、ポインタＰはレベ
ル１を指示するため１だけデクリメントされる。 第４図に示すように、その後、SUB−１が続
き、それはt₈において完了する。そのとき、
RTN−１は高速アクセスレジスタ２２からアク
セスされ、かつ、処理はタスクＴの主要部に戻
る。したがつて、第５図におけるt₈に対して示し
たように、スタツク２０および高速アクセスレジ
スタ２２はいまや空であり、かつポインタＰはレ
ベル０を指示している。 先に指摘したように、第３図に示した好ましい
実施例によつて提供されたサブルーチン制御動作
は、お互いに120°位相を異にして動作する３つの
別々なサブルーチン制御回路を事実上提供するよ
うな方法で実現されており、各回路は異なつたタ
スクに対するサブルーチン制御を与えている。し
たがつて、第３図の好ましい実施例において、第
４図および第５図に関連して上述した実例となる
タスクＴに対する動作は、３つまでの異なつたタ
スクに対して、お互いに120°位相を異にした同時
に実行されるということを理解すべきである。こ
れは、サブルーチンエントリあるいは特定のタス
クに対するサブルーチンリターンに応答して必要
とされるサブルーチン制御動作の実行に対する３
つの連続的なステージＳ−１，Ｓ−２およびＳ−
３（ステージごとに１クロツク）を提供すること
により達成される。さらに、単一のクロツク期間
中において、各クロツク期間中ステージＳ−１，
Ｓ−２およびＳ−３の各々が異なつたタスクに対
するそれぞれのサブルーチン動作を実行するよう
な方法で、３つのステージＳ−１，Ｓ−２および
Ｓ−３のすべてを実行するために準備がなされ
る。 これらのサブルーチン制御ステージＳ−１，Ｓ
−２およびＳ−３は、それぞれ、前述した特許出
願のシステムの計算、ライトおよびリード ステ
ージに同期してそれぞれの動作を行なうこともま
た注意すべきである。このシステムは第１図およ
び第２図に関連して簡単に記載された。そのよう
な動作は第６図に示されている。第６図は、第１
図と概略同様のタイプの図であるが、それに加え
て、各タスクごとにサブルーチンエントリおよび
サブルーチンリターンの特定の実例中に生じてい
る対応するサブルーチン制御ステージＳ−１，Ｓ
−２およびＳ−３を示している。 特に、第６図は、第１図と同様に、タスクT_X，
T_YおよびT_Zが、それぞれプロセツサ＃１，＃２
および＃３により、お互いに120°位相を異にして
同時に実行されているのを示す。この発明の好ま
しい実施例をここに記述するために、一例として
次のことを仮定する。すなわち第６図において、
タスクT_X，T_YおよびT_Zの最初に示されたタスク
マイクロ命令T_Xｍ，T_YｍおよびT_Zｍの各々は、
それの計算(C)動作中にサブルーチンエントリ信号
を供給しており、それぞれのタスクに対する次の
タスクマイクロ命令（T_Xs₁，T_Ys₁あるいはT_Zs₁）
が特定のサブルーチンが最初のマイクロ命令であ
るべきことを示している。したがつて、各々のマ
イクロ命令T_Xm₁，T_Ym₁およびT_Zm₁の計算ステ
ージ(C)の間、ステージＳ−１，Ｓ−２およびＳ−
３からなるサブルーチン動作は、対応する計算動
作中システムによつて供給されたサブルーチンエ
ントリ信号Ｅに応答して、各タスクごとに始めら
れる。結果として、各タスクごとの対応するリタ
ーンアドレスは、計算され、かつそれのそれぞれ
のスタツク２０および高速アクセスレジスタ２２
中に記憶される。そして、第４図および第５図に
関して前述したように、それぞれのスタツクレベ
ルポインタＰはインクリメントされる（たとえば
時間t₁を注目されたい）。その後、各サブルーチ
ンの最後のタスクマイクロ命令中（第６図におい
てタスクマイクロ命令T_Xs_o，T_Ys_oおよびT_Zs_oと
して示されている）、ステージＳ−１，Ｓ−２お
よびＳ−３からなるサブルーチン動作は、対応す
る計算動作中システムによつて与えられたサブル
ーチンリターン信号Ｒに応答して再び始められ、
それによつて、それぞれの高速アクセスレジスタ
２２中の対応するリターンアドレスが、それのそ
れぞれのタスクに対する次のマイクロ命令アドレ
スとしての使用のためシステムに送られ、一方ま
た、対応するスタツクレベルポインタＰがデクリ
メントされ、かつ次の最新のリターンアドレス
（もし与えられれば）が高速アクセスレジスタ２
２中に記憶される（たとえば第４図および第５図
における時間t₄を注目されたい）。 もちろん、第６図において例示の目的で示され
ているサブルーチンエントリおよびサブルーチン
リターン動作は、各プロセツサごとに独立して生
じ、図示されたような特定の時間に生ずる必要は
ない、ということが理解されるべきである。しか
しながら、第６図に示した特定の時間は、サブル
ーチン制御動作が、どのようにしてここに記述し
た好ましい実施例中の３つまでのタスクに対して
同時に実行され、かつシステムの対応する計算、
ライトおよびリード動作に同期して典型的に実行
されるかを説明するのに有益である。 上記一般的かつ機能的な説明を考慮すれば、第
３図に示した好ましいサブルーチン制御回路は、
ステージＳ−１，Ｓ−２およびＳ−３の各々に与
えられた構造および動作を記述することにより詳
細に検討できるであろう。このことについては、
好ましい実施例において、各ステージは１クロツ
ク期間中に実行され、単一のクロツク期間中に各
ステージが異なつたタスクに対するそれの動作を
実行する、ということを思い起すべきである。た
とえば、第６図におけるクロツク期間４に注目す
れば、その間、Ｓ−３動作がタスクT_Xに対して
実行され、Ｓ−２動作がタスクT_Yに対して実行
され、Ｓ−１動作がタスクT_Zに対して実行され
る。 ステージＳ−１ 第３図に示したように、ステージＳ−１は、Ｓ
−１レジスタ３０、マルチプレクサ３２およびロ
ジツク３４を含む。Ｓ−１レジスタ３０は、サブ
ルーチンエントリあるいはサブルーチンリターン
位置のいずれかが指示されるとき、タスクマイク
ロ命令の計算動作の間に与えられたサブルーチン
信号を記憶するために働く。もしサブルーチンエ
ントリが指示されると、サブルーチン信号は、タ
スク番号T₁（これはまたステージＳ−３にも加え
られる。）、現アドレスPA₁、記号化されたオフセ
ツト値F₁、ポインタP₁（これはT₁に応答してステ
ージＳ−３により与えられる。）により指示され
た次の利用可能なスタツクレベルおよびサブルー
チンエントリ信号E₁を示す。 もしサブルーチンリターンが指示されると、与
えられたサブルーチン信号は、タスク番号T₁、
ポインタP₁（ステージＳ−３により与えられる）
によつて指示された次の利用可能なスタツクレベ
ルおよびサブルーチンリターンR₁だけを示す。
後でステージＳ−３の記載のところで検討するけ
れども、ステージＳ−３に与えられたタスク番号
T₁によつて、そのタスクに対する最新のリター
ンアドレスがマルチプレクサ３２の入力に加えら
れる。サブルーチンリターンのＳ−１の間にマル
チプレクサ３２に印加されたリターン信号R₁に
よつて、その後、このリターン信号がこのタスク
に対する次のマイクロ命令アドレスとして使用す
るためシステムに送られる。 ステージＳ−１はまたロジツク３４を含み、こ
れにはE₁，R₁およびP₁が加えられる。E₁が存在
していれば、ロジツク３４は、それぞれのスタツ
クレベルポインタP₁がその最高のレベルである
かどうかを決定する。もしそうであれば、オーバ
フロー信号OVが作られ、これは、タスクT₁に対
するそれぞれのスタツクが一杯であり他のリター
ンアドレスを受入れることができないことを示
す。R₁が存在していれば、ロジツク３４は、そ
れぞれのスタツクレベルポインタP₁がその最低
のレベルにあるかどうかを決定する。もしそうで
あれば、信号FOが作られ、これは、T₁に対する
それぞれのスタツクが空であることを示す。シス
テムはその後、OVあるいはEO信号に応答して
適当な動作を行なう。 ステージＳ−２ ステージＳ−２は、Ｓ−２レジスタ４０、加算
器４２、インクリメンタ／デクリメンタ４４およ
びマルチプレクサ４６を含む。第３図において、
ステージＳ−２に与えられた信号の下付文字は、
“１”から“２”に変えられることがわかるであ
ろう。これは、先のクロツク期間中にステージＳ
−１に加えられたこれらの信号が、今、次のクロ
ツク期間中においてステージＳ−２に加えられて
いることを示すためになされている。これらの下
付文字“２”はまた、Ｓ−２に加えられたこれら
の信号を下付文字“１”信号の新しい組と区別す
るために働く。その下付文字“１”の信号は、同
時に、同一のクロツク期間中異なつたタスクに対
するステージＳ−１に加えられる。このことは第
６図に関して先に説明したとおりである（たとえ
ば第６図のクロツク期間３を参照されたい）。同
一の規約は、Ｓ−３に加えられた信号に関しても
用いられる。 サブルーチンエントリのステージＳ−２の間、
それぞれのタスクに対するリターンアドレスRA₂
は、加算器４２により環アドレスPA₂をオフセツ
ト値F₂に加算することにより計算される。この
計算されたリターンアドレスRA₂は、その後それ
ぞれのタスク番号T₂およびエントリ信号E₂とと
もにＳ−２レジスタ４０中に記憶される。さら
に、サブルーチンエントリに対して作られたエン
トリ信号E₂によつて、インクリメンタ／デクリ
メンタ４４がポインタP₂を１だけインクリメン
トし、かつまたマルチプレクサ４６が一定のP₂
値を出力する。これらP₂およびP₂＋１の値もま
たＳ−２レジスタ４０中に記憶される。 サブルーチンリターンのステージＳ−２中、
P₂、R₂およびT₂のみが存在する。Ｓ−２中の動
作は、次のようなものである。すなわち、R₂に
よりインクリメンタ／デクリメンタ４４がP₂を
１だけデクリメントするようにされ、またそれに
より、マルチプレクサ４６が結果であるP₂−１
値をR₃およびT₂とともにＳ−２レジスタ４０中
のそれぞれの位置に記憶するため進める。 ステージＳ−３ 第３図に示したように、ステージＳ−３は、リ
ターンアドレススタツクストレージ５０、高速ア
クセスレジスタフアイル５２、スタツクポインタ
レジスタフアイル５４、ORゲート５６およびマ
ルチプレクサ５８を含む。リターンアドレススタ
ツクストレージ５０は、ランダムアクセスメモリ
を含み、このランダムアクセスメモリは各タスク
に対して１つのストレージを複数のスタツクに与
える。これらのスタツクの１つが第５図において
スタツク２０によつて示されている。高速アクセ
スレジスタフアイル５２は、即座にアクセス可能
なストレージを複数の高速アクセスレジスタに与
え、これらのレジスタのうちの１つは第５図にお
いてレジスタ２２で示されている。スタツクポイ
ンタレジスタフアイル５４は、また各タスクごと
に１つずつ、ストレージを複数のスタツクレベル
ポインタレジスタに与える。 リターンアドレススタツクストレージ５０は、
（サブルーチンエントリのための）書込みのため
あるいは（サブルーチンリターンのための）読出
しのための各クロツク期間中にイネーブルされ得
る。したがつて、E₃はストレージ５０に対する
ライトイネーブルとして働き、かつR₃はリード
イネーブルとして働く。高速アクセスレジスタフ
アイル５２およびスタツクポインタレジスタフア
イル５４は、各クロツク期間中異なつたレジスタ
からの書込みおよび読出しの両者を供給できる。
この能力は、フアイル５２および５４のために、
サブルーチンステージＳ−１，Ｓ−２およびＳ−
３の３つの全部が、たとえば第６図に示したよう
に、異なつたタスクに対する各クロツク期間中に
実行され得るよう準備されている。クロツク期間
中読出しは常時与えられており、一方書込みは
E₃あるいはR₃のいずれかによりイネーブルされ
る。これは第３図において、ORゲート５６のE₃
＋R₃出力をフアイル５２および５４のライトイ
ネーブル入力に加えることにより実施されてい
る。T₃は、リターンアドレススタツクストレー
ジ５０のためのスタツクセレクタとして働き、か
つ高速レジスタフアイル５２およびスタツクポイ
ンタレジスタフアイル５４の両者のためのライト
レジスタセレクタとして働く。T₁は、フアイル
５２および５４の両者に対してリードレジスタセ
レクタとして働く。リターンアドレススタツクス
トレージに対するレベルポインタは、サブルーチ
ンエントリに対するP₃またはサブルーチンリタ
ーンに対するP₃−１である。 サブルーチンエントリのステージＳ−３の間、
E₃は、（Ｓ−２中に計算された）リターンアドレ
スRA₃がタスクT₃によつて選択された特定のス
タツク中へ、ポインタP₅によつて指示されたレ
ベルに書込まれるようにするためにリターンアド
レスストレージ５０に対するライトイネーブルを
供給する。このリターンアドレスはまた、フアイ
ル５２中のT₃によつて選択された（たとえば第
５図の時間t₁を参照されたい）特定の高速アクセ
スレジスタにマルチプレクサ５８を経て書込まれ
る。マルチプレクサ５８の動作は次のようなもの
である。つまり、サブルーチンエントリ中（R₃
が存在しないとき）、マルチプレクサ５８はリタ
ーンアドレススタツクストレージ５０の出力より
もむしろRA₃を通過させる。サブルーチンエント
リのＳ−３中もまた、インクリメントされたレベ
ルポインタP₃＋１は、T₃によつて選定されたフ
アイル５４中の特定のスタツクポインタレジスタ
中に書込まれる。 サブルーチンリターンのステージＳ−３の間、
動作は主としては、リターンアドレススタツクス
トレージ５０に書込まれるべきリターンアドレス
がないという点で、サブルーチンエントリに対し
て実行された動作とは異なる。その代わりとし
て、ストレージ５０はR₃により読出しのために
イネーブルされる。そのような場合に、T₃はな
お、アクセスされるべきであるストレージ５０中
のスタツクおよびフアイル５２中のレジスタを選
択する。しかしながら、スタツクレベルポインタ
はタスクT₃に対する次の最新のリターンアドレ
スを読出すために（ステージＳ−２中に１だけデ
クリメントされた結果として）P₃−１の値を今
はもつであろう。そのリターンアドレスは、T₃
の対応する高速アクセスレジスタにおける書込み
のためマルチプレクサ５８を経て高速アクセシレ
ジスタフアイル５２に進む（たとえば第６図の時
間t₂を参照されたい）。またサブルーチンリター
ンのステージＳ−３の間、デクリメントされたレ
ベルポインタP₃−１は、T₃によつて選択された
フアイル５４のスタツクポインタレジスタ中に書
込まれ、ストレージ５０から次の最新のリターン
アドレスの読出しを説明するためにレベルポイン
タ値が調整される。 T₃によつて選択されたフアイル５２の特定の
高速アクセスレジスタ中のリターンアドレスのス
テージＳ−３の間の書込と同時に、同一クロツク
期間中にステージＳ−１に加えられたタスク番号
T₁もまた、T₁に対する最新のリターンアドレス
の読出しのために対応する高速アクセスレジスタ
を選択するためにステージＳ−３のフアイル５２
に加えられる、ということが理解されるであろ
う。ステージＳ−１に関して先に説明したよう
に、このアクセスされたリターンアドレスは、サ
ブルーチンリターンがステージＳ−１に対して指
示された場合にはシステムに転送するためにステ
ージＳ−１のマルチプレクサ３２に加えられる。 T₃によつて選択されたスタツクポインタレジ
スタフアイル５４の中の特定のレジスタ中のレベ
ルポインタ値のステージＳ−３の間の書込と同時
に、同一クロツク期間中にステージＳ−１に加え
られたタスク番号T₁もまた、ステージＳ−３の
フアイル５４に加えられることが理解されるであ
ろう。これは、同時に実行されたステージＳ−１
動作に対するP₁値として使用するために、タス
クT₁に対するレベルポインタの現在の値を読出
すために対応するスタツクポインタレジスタを選
択するためになされる。 以上の説明は特定の好ましい実施例を記載して
いるけれども、構造、配置、動作および用途にお
ける多くの変更態様がここに開示した発明の内容
から外れることなく可能であるということを理解
すべきである。したがつて、この発明は前掲の特
許請求の範囲内にあるすべての可能な変更態様を
包含しているものとして考えられるべきである。

【図面の簡単な説明】

第１図および第２図は、前述した特許出願中に
開示されたシステムの動作例を示す。第３図は、
この発明に従つたマルチレベルサブルーチン制御
回路の好ましい実施例を示す。第４図は、複数の
サブルーチンコールを含む典型的なタスクリステ
イングの一例を示す。第５図は、第４図のタスク
の実行中の第３図の実施例の基本動作を示す。第
６図は、第３図のサブルーチン制御回路のステー
ジの実行とプロセツサシステムのステージの実行
との間の時間関係を示す。 図において、２０はリターンアドレススタツ
ク、２２は高速アクセスレジスタ、３０，４０は
レジスタ、３２，４６，５８はマルチプレクサ、
３４はロジツク、４２は加算器、４４はインクリ
メンタ／デクリメンタ、５０はリターンアドレス
スタツクストレージ、５２は高速アクセスレジス
タフアイル、５４はスタツクポインタレジスタフ
アイル、５６はORゲートである。

Claims (1)

1. 【特許請求の範囲】 １ マイクロ命令レベルでタスクを実行するデー
   タ処理システムで用いるためのサブルーチン制御
   回路であつて、前記システムによる前記タスクの
   実行は１つ以上のサブルーチンの実行を含んでお
   り、 各タスク対応に設けられ、各対応のタスクのサ
   ブルーチンリターンアドレスを記憶する第１のサ
   ブルーチンリターンアドレス記憶手段、 各タスク対応に設けられ、各対応のタスクのサ
   ブルーチンリターンアドレスを記憶する第２のサ
   ブルーチンリターンアドレス記憶手段、前記第２
   のサブルーチンリターンアドレス記憶手段は、前
   記第１のサブルーチンリターンアドレス記憶手段
   よりも有意に高速のアクセスを与え、 タスクがサブルーチンへエントリーするときに
   前記システムによつて与えられるサブルーチンエ
   ントリー指示およびタスク識別指示に応答して、
   このサブルーチンのリターンアドレスを決定し、
   この決定されたリターンアドレスを対応の第１お
   よび第２のサブルーチンリターンアドレス記憶手
   段の両方に格納する第１の制御手段、 タスクがサブルーチンから出るときに前記シス
   テムにより与えられるサブルーチンリターン指示
   およびタスク識別指示に応答して、この識別され
   たタスク対応の第２のサブルーチンリターンアド
   レス記憶手段に格納されているリターンアドレス
   をアクセスして前記システムへ送出する第２の制
   御手段、および 前記サブルーチンリターン指示と前記識別され
   たタスク対応の第２のサブルーチンリターンアド
   レス記憶手段からのリターンアドレスの送出とに
   応答して、前記識別されたタスク対応の第１のサ
   ブルーチンリターンアドレス記憶手段に格納され
   ているリターンアドレスのうち次に最も新しいリ
   ターンアドレスを前記第１のサブルーチンリター
   ンアドレス記憶手段からアクセスして、該識別さ
   れたタスク対応の第２のサブルーチンリターンア
   ドレス記憶手段へ格納する第３の制御手段を備
   え、 前記各タスク対応に設けられた第１のサブルー
   チンリターンアドレス記憶手段は、複数のリター
   ンアドレスを格納するスタツクを備え、かつ各ス
   タツク対応に設けられて対応のスタツクの格納位
   置を示すスタツクレベルポインタを記憶するため
   のスタツクレベルポインタ記憶手段を含み、 前記各タスク対応に設けられた第２のサブルー
   チンリターンアドレス記憶手段は、高速アクセス
   記憶手段からなり、 前記第１の制御手段は、各対応のスタツクレベ
   ルポインタ記憶手段により示されるレベルのスタ
   ツク位置にリターンアドレスを格納し、 前記第１および第２の制御手段は、前記サブル
   ーチンエントリー指示およびリターン指示に応答
   して動作して前記スタツクレベルポインタ記憶手
   段のスタツクレベルポインタの値を制御し、かつ
   さらに 前記第３の制御手段は、各対応のスタツクレベ
   ルポインタ記憶手段により示されるスタツクレベ
   ルから次に最も新しいリターンアドレスをアクセ
   スする、サブルーチン制御回路。 ２ 前記第１のサブルーチンリターンアドレス記
   憶手段がそれ以上のリターンアドレスを格納する
   ことができなくなつたときを検出し、前記システ
   ムへその状態を示す信号を与える手段をさらに備
   える、特許請求の範囲第１項記載のサブルーチン
   制御回路。 ３ 前記第１のサブルーチンリターンアドレス記
   憶手段が何も格納していない空状態となつたとき
   を検出し、この検出した空状態を示す信号を前記
   システムへ与える手段をさらに備える、特許請求
   の範囲第２項記載のサブルーチン制御回路。 ４ 前記システムによつて与えられるタスク識別
   指示に応答して、対応のスタツクレベルポインタ
   記憶手段から対応のスタツクレベルポインタ値を
   アクセスし、識別されたタスク対応のスタツクの
   対応する格納位置にリターンアドレスを格納する
   際に前記第１の制御手段に利用させる手段をさら
   に含む、特許請求の範囲第１項記載のサブルーチ
   ン制御回路。 ５ 前記第１、第２および第３の制御手段と協動
   し、それらの同時共存動作を与える手段を含む、
   特許請求の範囲第１項ないし第４項のいずれかに
   記載のサブルーチン制御回路。 ６ マイクロ命令レベルでタスク実行するデータ
   処理システムにおけるサブルーチン制御方法であ
   つて、前記システムによる前記タスクの実行は１
   個以上のサブルーチンの実行を必要としており、 実行中のタスクがサブルーチンエントリーする
   ときにサブルーチンエントリー指示およびタスク
   識別指示を与えるステツプ、 前記サブルーチンエントリー指示に応答してサ
   ブルーチンリターンアドレスを決定し、この決定
   されたリターンアドレスを識別されたタスクに対
   応する第１のサブルーチンリターンアドレス記憶
   手段へ格納するステツプ、 識別されたタスクに対応する第２のサブルーチ
   ンリターンアドレス記憶手段へも前記決定された
   サブルーチンリターンアドレスを格納するステツ
   プ、前記第２のリターンアドレス記憶手段は前記
   第１のリターンアドレス記憶手段よりも有意に高
   速のアクセスを与え、 実行中のタスクがサブルーチンを出るときにサ
   ブルーチンリターン指示およびタスク識別指示を
   与えるステツプ、 サブルーチンリターン指示に応答して、識別さ
   れたタスク対応の第２のリターンアドレス記憶手
   段に格納されたリターンアドレスをアクセスして
   前記システムへ送出しかつ識別されたタスク対応
   の第１のリターンアドレス記憶手段に格納された
   リターンアドレスのうち次に最も新しいリターン
   アドレスで前記第２のリターンアドレス記憶手段
   の内容を置換えるステツプとを備え、 前記第１のリターンアドレス記憶手段は複数の
   サブルーチンリターンアドレスを格納するスタツ
   クを有し、かつ各スタツクにおけるリターンアド
   レス格納位置を示すスタツクレベルポインタを格
   納するスタツクレベルポインタ記憶手段を含み、 前記第１のリターンアドレス記憶手段へリター
   ンアドレスを格納するステツプは、 前記サブルーチンエントリー指示に応答して前
   記スタツクレベルポインタ記憶手段の示すポイン
   タ値に対応するスタツクの格納位置へリターンア
   ドレスを格納するステツプを含み、 前記第２のリターンアドレス記憶手段の内容を
   置換えるステツプは、 前記サブルーチンリターン指示に応答して、前
   記スタツクレベルポインタ記憶手段が示すポイン
   タ値に対応するスタツクレベルから次に最も新し
   いリターンアドレスをアクセスして前記第２のリ
   ターンアドレス記憶手段へ格納するステツプを含
   み、かつ、前記スタツクレベルポインタ記憶手段
   のポインタ値は前記サブルーチンエントリー指示
   および前記サブルーチンリターン指示に応答して
   制御される、サブルーチン制御方法。