JPS62278639A

JPS62278639A - 情報処理装置

Info

Publication number: JPS62278639A
Application number: JP12265886A
Authority: JP
Inventors: Yoshiyuki Miki; 三木　良行
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-05-27
Filing date: 1986-05-27
Publication date: 1987-12-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】１　発明の詳細な説明〔産業上の利用分野〕本発明は情報処理装置に関し、とく（パイプライン方式
に採用した中央処理部の入出力制御機構に関するもので
ある。

〔従来の技術〕

従来、パイプライン方式を採用した中央処理部は複数の
ユニットに分割され命令の実行を次の様にいくつかのス
テージに分けて遂行していた。

（１）命令解析ステージ・・・・・・命令実行部が直接
実行できる形式に命令を変換する処理。

（２）実効アドレス計算ステージ・・・・・・ディスプ
レースメント値、インデクス値、ベース値などから実効
アドレスを計算する処理。

〈３）アドレス変換ステージ・・・・・・実効アドレス
（仮想アドレスとも言う）を実効アドレスに変換する処
理。

（４）主記憶制御ステージ・・・・・・主記憶又は入出
力装置に対する読出し書込み処理。

、（５）命令実行ステージ・−・・・・命令解析ステー
ジの結果に基ずく命令の実行処理。

各ユニットは夫々の処理をパイプライン方式で実行する
。従って、例えばオペランドを読出す命令ｎとオペラン
ドを誉込む命令ｎ＋１は第９図に示すように実行される
。オペランドを読出す命令ｎは命令解析、実効アドレス
計算・アドレス変換、オペランド読出し、命令実行順に
実行される。一方、オペランドを書込む命令ｎ＋１は命
令解析、実効アドレス計算・アドレス変換、命令実行、
オペランド書込みの順に実行される。実際には、第９図
のように、少なくとも一部の処理が他の処理とオーバー
ラツプされるため、全体としての処理時間は非常に短か
くなり、高速処理が可能である。

見かけ上の命令実行時間は最短で各ステージの実行時間
まで短縮させることが可能である。

〔発明が解決すべき問題点〕しかしながら、パイプライン方式を採用した中央処理部
においては、第９図に示す様に、オペランド対する書込
みを行なう命令ｎのオペランド書込み処理より、オペラ
ンドに対する読出しを行なう次の命令ｎ＋１のオペラン
ド読出し処理の方が先に実行されることがある。この場
合前の命令ｎのオペランドと次の命令ｎ＋１のオペラン
ドとが重なっていればノ・ザードが起るが、重なってい
なければ第９図の様に後の命令ｎ＋１のオペランド読出
しが先に行なわれる。

入出力装置を制御する場合、入出力装置への書込み処理
を行なうと、その書込みＫより入出力装置の状態および
制御が変化し、次の入出力装置の読出しも変化する。従
って、入出力装置へのアクセスの場合、実行すべき入出
力命令の順序と入出力装置へのアクセス順序とが逆転す
ると、入出力装置の制御が狂ってしまうことがある。

〔問題を解決するだめの手段〕

本発明はパイプライン方式を採用した中央処理部におい
て、主記憶制御ユニットによる入出力命令のオペランド
読出しを命令実行部の前記入出力命令の実行時まで待た
せる手段を設け、前記の問題点を解決したものである。

このために、本発明は実効アドレス計算二ニットが入出
力装置へのアクセスモードを示す第１の信号を生成し、
命令解析ユニットがこの第１の信号忙応答して第２の信
号を作成して命令実行ユニットへ与え、この命令実行ユ
ニットが第２の信号に基いて入出力装置へのアクセス開
始を指示する第３の信号を生成し、主記憶制御ユニット
はこの第３の信号に応答して入出力装置へのアクセスを
開始するように時間制御したことを特徴とする。

〔実施例〕

次に、本発明を図面を参照してさらに詳しく説明する。

第１図は、本発明の一実施例におけるアドレス変換ユニ
ット（以下ＴＬＢと賂す。）のブロック図である。第２
図は本発明の一実施例における実効アドレス計算ユニッ
トのブロック図である。第３図は本発明の一実施例にお
けるアドレス変換テーブル、ページ記述子の構成を示す
図である。第４図は本発明の一実施例における中央処理
部の構成を示すブロック図である。第５図は本発明の一
実施例におけるタグバス上に送られる情報を示すブロッ
ク図である。

第１図において、１１は実効アドレス計算ユニットから
送られて来た実効アドレス（又は仮想記憶アドレス）を
一旦記憶するためのレジスタ（ＶＡＲ）である。１２は
、仮想アドレスのページ内オフセットの部分を除いた仮
想ページ番号複数個記憶し、ＶＡＲｌｌの仮想ページ番
号フィールドと比較する機能を待つメモリである。１３
は、メモＩＪ１２の比較操作によりどのエントリが一致
したかの二ンｌ−’Ｊ番号を生成するためのエンコーダ
である。１４は、メモリ１２、エンコーダ１３により一
致したエントリ番号に対応する実ストレス情報、保護情
報、ＭＰＩＯ情報を記憶するだめのメモリである。１５
は、メモリ１４から読み出される実アドレス情報、保護
情報、ＭＰ　Ｉ　Ｏｆｔ報を一旦記憶するためのレジス
タである（以下ＲＡＲと略す）。１６は、実効アドレス
計算ユニットから仮想アドレスと同時に送られて来る付
随情報（以下ＴＡＧ情報と略す）を一旦記憶するための
レジスタ（以下ＴＡＧＲと略す）、１７は、ＴＡＧＲ中
のタグ情報をデコードし、アクセスの種別を示す信号（
以下アクセスタイプと略す）でＩｌｏであるか否かを示
す信号（以下Ｍ／１０と略す）を発生させるだめの回路
である。１８は、命令実行ユニットからの実行レベル情
報、デコード１７よりのアクセスタイプ情報、ＲＡＲ１
５からの保護情報などの情報から保護例外を検出するた
めの回路である。１９は、ＲＡＲ１５からのＭＰＩＯ情
報とデコーダ１７からのＭ／１０信号により、実効アド
レス計算ユニットからおくられてきた仮想アドレスがメ
モリ空間を示すものかＩ／Ｑ空間を示すものかを決定す
る回路である。１１０は、実効アドレス計算ユニットか
らの仮想アドレスをＴＬＢ　、　メモリ制御ユニットへ
送り、且つＴＬＢからの実アドレスをメモリ制御ユニッ
トへマルチプレタスして送るバスである（以下ＡＢＵＳ
と略す）。１１１は、実効アドレス計算ユニットから仮
想アドレスと同時にタグ情報を送り、またＴＬＢから実
アドレスと同時にタグ情報を送るためのバスである。

１１２は、Ｉ／Ｑ検出部１９からのＩＯアクセス信号（
ＩＯＡＣ）　　で、これは実効アドレス計算ユニットに
送られる。

第２図において、２１は命令実行ユニットから実効アド
レス計算処理に必要な汎用レジスタの値を実効アドレス
計算ユニットに送るためのバスである（以下ＥＢＵＳと
略す）。２２は、インデクス値を一旦記憶するだめのレ
ジスタである（以下ＥＡＴＲ１と略す）。２３は、ベー
スアドレスを一旦記憶するためのレジスタである（以下
ＥＡＴＲ２と略す）。２４は、ブリデクリメントやポス
ト、インクリメントなどの補正値を一旦記憶するだめの
レジスタである（以下ｇＡＴＲ３と略す）。２５は、デ
ィスプレースメント値を一旦記憶するためのレジスタで
ある（以下ＥＡＴＲ４と略す）。２６は、命令解析部か
らデ、Ｃスプレースメント値を実効アドレス計算ユニッ
トへ送るためのバスである（以下Ｉ　ＢＵＳと略す）。

２７は、ＥＡＴＲｌ−４の値をキャリーセーブ方式で加
算する加算器である（以下Ｃ８Ａと略す）。２８は、Ｎ
ＰＧＲＱ信号によりＣ８Ａの８０Ｍフィールド及びＣＡ
ＲＲＹフィールドを選択、およびＮＰＧＲＯ値及び定数
１０００Ｈを選択するマルチブレフサである。２９は、
マルチブレフサ２８によシ選択された２つの入力の加算
を行々うだめの計算器である（以下ＣＰＡと略す）。２
１１は、加算器２９により計算された実効アドレスの中
で分岐先又はプリ７エツチ先の実効アドレスを記憶する
だめのレジスタである（以下ＰＦＡＲと略す）。２１２
は、計算された実効アドレスをＴＬＢ、メモリ制御ユニ
ットへ送るためのバスであυ第１図のアドレスバス１１
１Ｋｉ続される。２１３は、実効アドレスとオペランド
のデータタイプからページ境界にまたがるかどうかを検
出するためのページ境界検出器である。

２１４は、オペランドがページ境界に甘たがった場合の
前ページの仮想ページ番号（仮想アドレスからページ内
オフセットを除いたアドレス）を記憶するためのレジス
タである。２１５け、実効アドレス計算ユニットのタイ
ミング制御回路である。

２１６は、命令解析ユニットから送られてくるオペラン
ドアドレスについてのタグ情報を記憶するためのレジス
タである。２１７は、タグレジスタ２１６の情報をデコ
ードしオペランドのデータタイプ、Ｉ／Ｑ命令かどうか
の信号（Ｉｌｏ）を発生するデコーダである。２１８は
、ＴＡＧＲ２１５のタグ情報をＴＬＢ、メモリ制御ユニ
ットへ送るためのバスであり、第１図のタグパス１１１
に接続される。

第３図（ａ）において、３１は、アドレス変換テーブル
（ページテーブルと言う）の全体図を示す。

３１１は、アドレス変換テーブルの１エントリ（ページ
記述子と言う）を示す。（ｂ）は、第３図（ａ）のペー
ジ記述子３１１の構成を詳細に示したものである。３２
１は、この記述子の内容が有効であるか否かを示すビッ
トである（以下Ｖビットと略す）。３２２は、この記述
子の示すページがＩ／Ｑ空間にマツプされることを示す
ビットである。

３２３は、この記述子の示すページが主記憶に存在する
か否かを示すビットである（以下Ｐビットと略す）。３
２４は、この記述子の示すページが中央処理部により参
照されたか否かを示すビットである（以下Ａビットと略
す）。３２５は、この記述子の示すページが中央処理部
によシ書込みがありたか否かを示すビットである（以下
Ｗビットと略す）。３２６は、この記述子の示すベージ
に対する保護情報である。３２７は、この記述子の示す
ページがメモリ空間又はＩ１０１００何番地にマツプさ
れかかを示す実アドレスである。

次に本実施例における動作を説明する。

本実施例に於ける中央処理部は、第４図に示す様に命令
解析ユニット４１、実効アドレス計算ユニット４３、ア
ドレス変換ユニツＩ′Ｉ４４、主記憶制御ユニット４５
、命令実行ユニット４２を含んでいる。命令解析ユニッ
ト４１は、主記憶から読み込まれた命令をデコードし、
命令実行ユニット４２で直接実行可能な形式に変換みデ
コード情報ＩＤＱ４１１を命令実行ユニット４２に送る
。また、命令解析ユニット４１で解析した命令がメモリ
又はＩ１０１００対するオペランドを持つ場合には、そ
のオペランドの実効アドレス計算に必要な情報（インデ
ク値、ペース値、ディスプレースメント値など）を実効
アドレス計算ユニット４３に送る。デコード情報ＩＤＱ
４１１は第１０図に示す様にマイクロプログラム開始番
地、第１オペランドに対するレジスタ番号、第２オペラ
ンドに対するレジスタ番号、ＩＯであることを示すＩ　
０ＴＧＱ、ＩＤＱ内の情報が有効であることを示すＶＱ
などから構成される。

実効アドレス計算ユニット４４は実効アドレス計算に必
要な情報を基に実効アドレスを計算し、実効アドレスを
アドレス変換ユニット４４に送る。

アドレス変換ユニット４４は、実効アドレス計算ユニク
ト４３から送られてきた実効アドレスを実アドレスに変
換し主記憶制御ユニット４５に送る。

主記憶制御ユニット４５は、アドレス変換ユニット４４
から送られて来た実アドレスにより主記憶又は入出力装
置を選択的にアクセスする。オペランドの読み込みには
、主記憶または入出力装置から読み込んだ情報をレジス
タ０ＰＲＱ、０ＰＲ１４５２に入れ命令実行ユニットに
送る。書込み時には命令実行ユニット４７から送られた
情報を−Ｈレジスタ０ＰＷ４５３　に格納し、さらに主
記憶又は入出力装置に書き込む。命令実行ユニット４２
は、命令解析ユニット４１から送られて来る命令のデコ
ード情報ＩＤＱ４１１　により命令の実行を行なう。

タグバス４２は、アドレスバス４１と対応して用いられ
るバスで、アドレスバス４１上の実効アドレス、実アド
レスに付随する各種情報を転送するためのバスである３
、このタグバス４２により転送される情報５１には、次
に示す様な情報がある。

Ｌ　ビット２−３・・・・・・オペ２ンドデータ長００
：バイト　　　　（ｌｂｙｔｅ）０１：ハーフワード　（２ｂｙｔｅ）１０：ワード　　　　　（４ｂｙｔｅ）２　ビット９　
　・・・・−、Ｍ／ＩＯ１：メモリ空間へのアクセスであることを示す。

Ｑ：Ｉ１０１００のアクセスであることを示す。

３、　ビット１０　・・・・・・ＮＰＧｌ：オペランド
がベージ境界にまたがった場合の次のベージの先頭アドレスであることを示す。

０ニオペランドアドレスであることを示す。

４、　ビット１１−１２・・・・・・アクセスタイプ０
０　：　ＥＸＥＣＵＴＥ０１：ＷＲＩＴＥ１０　：　ＲＥＡＤ１１　：　ＲＥＡＤ／ＷＲＩＴＥ５、　ビット１３　・・・・・・Ｖ／Ｒ１：実効アドレ
ス（痩想アドレス）であることを示す、。

Ｏ：実アドレスであることを示す。

６、　ビット５・・・・・・０ＰＲＱ／１　　：主記憶
制御部がメモリから読込んだデータを０ＰＲｏ、０ＰＲＩのどちらのレジスタに格納するかを指定０：主記憶制御部がメモリから読込んだデータを０ＰＲＯＫ格納することを指定１：主記憶制御部がメモリから読込んだデータを０ＰＲ１に格納することを指定前記の様な構成の中央処理部において、メモリ又はＩ１
０１０中対するアクセスを行なうオペランドを持つ命令
を実行する場合の各ユニットの動作を説明する。

命令解析ユニットは命令を解析して汎用レジスタの値、
インデクス値、ディスプレースメント値などオペランド
の実効アドレス計算に必要な情報をＥＢＵＳ２１　　（
第２図）ＩＢＵＳ２６（第２図）を介して実効アドレス
計算ユニットのレジスタＥＡＴＲ１、ＥＡＴＲ２，ｇＡ
ＴＲ３，ＥＡＴＲ４（第２図Ｏ２３。

２４　、２５　）に送る。またそのオペランドについて
の付随情報（アクセスタイプ、データ長、メモＩＪ空間
かＩ１０１０中の情報、０ＰＲＱか０ＰＲ１かの情報）
などをＴＡＧＲ２１６に送る。デコードが完了すると、
デコード情報（マイクロプログラム開始番地、第１オペ
ランドのレジスタ番号、第２オペランドのレジスタ番号
、ｌ０ＴＧＱ、　有効ビット）をＩＤＱＫ入れ実行ユニ
ットに送る。メモリオペランドの場合、第１．第２オペ
ランドのレジスタ番号に従って主記憶制御ユニットがメ
モリから読込んだデータを記憶してお（ＯＰＲＯ，０Ｐ
Ｒ１のどちらかが指定される。実効アドレス計算ユニ７
）からのｌ０ＴＧ信号が′１”である場合には、Ｉ１０
命令またはメモリマップトエ１０と示しているのでＩＤ
Ｑのｌ０ＴＧＱを１＃にする。

実効アドレス計算ユニットは命令著析ユニットからの５
ＴＥＡ信号が１″になると、ＥＡＴＲＩ。

ＥＡＴＲ２，ＥＡＴＲ３，ＥＡＴＲ４の汎用レジスタの
値、゛インデクス値、ディスプレースメン上１直をキャ
リーセーブ加ｎｅｒ　２７、キャリープロパゲート加算
器２９を用いて加算を行ない加算結果としての実効アド
レスを０ＰＡＲ２１０に路網する。そしてＴＡ−ＧＲ２
１６中のタグ情報、０ＰＡＲ２１０中の実効アト’／　
スヲｌｊＪ　時Ｖｃアドレスバス２１２、タグバス２１
８を用いてアドレス変換ユニットに送る。ＴＬＢは、そ
の内部のアドレス比較部１２に仮想ページ番号を、デー
タメモリ部１４１Ｃ冥ベージ番号、保護情報、ＭＰ　Ｉ
　Ｏ情報を記憶する。

仮想記憶方式を採用する情報処理装置では、主記憶上に
ページテーブル３１、ページ記述子３２を持ち、これら
の記述子牛にある情１のコピーをＴＬＢに持つ。本奥施
例では、ページ記述子３２中にＭＰＩＯ情報３２３を持
たせ、この工０情報が”１″であれば、このページ記述
子のしめずページがＩ１０１０中マツプされることを示
し、′０”であればメモリ空間であることを示す。この
ＭＰ　Ｉ　Ｏ情報もＴＬＢに記憶される。

実効アドレス計算ユニットから送られた実効アドレス（
仮想アドレス）ｕ、ＶＡＲｌｌのページ内オフセッ）　
（ＶＡＲのピッ）１１−３１）を除いた部分（ＶＡＲの
ビット１２−３１）（以下仮想ページ番号と略す）をＴ
ＬＢの仮想アドレス部に記憶されている仮想ベージ番号
と比奴し、一致する仮想ページ番号があｎばその仮想ペ
ージ番号に対応するＴＬＢのデータメモリ部のエントリ
をＲＡＲ１５に読み出す。このデータメモリ部には、実
ページ番号、保護情報、Ｉ／Ｑ情報が記憶されている。

読み出されたＲＡＲ１５中の実ページ番号は（ＲＡＲの
ビット１２−３１）はＶＡＲＩＩに格納されている仮想
アドレスのページ内オフセッ）　（ＶＡＲのピッｌ−０
−３１）と組み合わせて実アドレスを形成しアドレスバ
ス１１１を介して主記憶制御ユニットに送られる。

ＲＡＲ１５中の保護情報（ＲＡＲのｂｉ’ｒ１５　）は
、保護チェック機構１８に送られる。保護チェック機構
は、ＴＴＡＧＲ１６中の情報をデコーダ１７によってデ
コードされたアクセスタイプなどの情報及びＲＡＲ１５
からの保護情報、及び命令実行ユニットからの実行レベ
ルなどの情報からアクセスが妥当であるかをチェックし
、保護例外を検出すればそれを命令実行ユニットに送る
。ＲＡＲ１５中のＩ１０情報（ＲＡＲのとットＯ）ｆ以
下ＭＰ　Ｉ　Ｏと略す）は、検出部のＭＰ　Ｉ　Ｏが“
１″のときはＴＴＡＧＲ１６のＭ／ＩＱ情報を”０”に
してＩ１０空間を示す様にして主記憶制御ユニットに送
る。またＭＰ　Ｉ　Ｏが１１″のときは、ＥＡＵＫＩＯ
ＡＣ＝”１”としてメモリマツブトＩ１０であることを
知らせる。

ＴＴＡＧＲｌｌｏの情報は実アドレスを主記憶制御ユニ
ットｌｌｃ送るのと同時に送られる。このとき前記の様
にメそりマツプ）Ｉｌｏの場合にはＭ／ＩＯ情報は”０
″（工１０空間を示す）にかえ、またＶ／Ｒ情報（仮想
アドレスか実アドレスかを示す信号）も０”（実アドレ
スを示す）にかえてＴＢＵＳを介して主記憶制御ユニツ
）Ｉｃ送られる。

主記憶制御装置はアドレス変換ユニット（ＴＬＢ）から
アドレスバス（第２図２１２．第１図１１１）、タグバ
ス（第２図２１８．第１図１１０）を通して送られてき
た実アドレス、タグ情報を受取り、タグ情報中のアクセ
スタイプがリードで且つＯＰＲが”０”であればＲＲＡ
ＲＱに実アドレス、ＲＴＡＧＲＱにタグ情報を格納し、
アクセスタイプがリードで且つＯＰＲが“１”であれば
ＲＲＡＲｌに実アドレス、５ＴＡＧＲＩ　　Ｋタグ情報
を格納する。アクセスタイプがライトである場合にはＲ
ＷＡＲに実アドレス、ＷＴＡＧＲにタグ情報を格納する
。ＲＴＡＧＲＯのタグ情報がＭ／ｌ０＝ｔ（メモリアク
セスを示す）、且つアクセスタイプ＝リードの場合には
、メモリアクセスを開始し読込んだデータを０ＰＲＯに
格納し、０ＰＲｏＲＤＹを１にして命令実行ユニットに
送る。Ｍ／ｌ０＝ｒ）（ＩＯアクセスを示す）、且つア
クセスタイプ＝リードの場合には、命令実行ユニットか
らのｌ０８ＴＡＲＴＯが１１″となるまで待ち、ｌ０８
ＴＡＲＴＯ＝″１“となった後にＩ１０１００アクセス
を開始し、読込んだデータを０ＰＲＯに格納し０ＰＲｏ
ＲＤＹを“１″にして命令実行ユニットに送る。

同様にＲＴＡＧＲ１のタグ情報がＭ／ｌ０＝１（メモリ
アクセス）、且つアクセスタイプ＝リードの場合には、
メモリアクセスを開始し読込んだデータを０ＰＲ１に格
納し０ＰＲＩＲＤＹを′１”にして命令実行ユニットに
送る。ＭＩＯ＝Ｑ　（ＩＯアクセス）、且つアクセスタ
イプ＝リードの場合には、命令実行ユニットからのｌ０
８ＴＡＲＴＩが′１＃となるまで待ち、ｌ０８ＴＡＲＴ
Ｉ＝：′１＃となった後にＩ１０１００アクセスを開始
し、読込んだデータを０ＰＲＩＫ格納し０ＰＲＩＲＤＹ
ｉ”１″にして命令実行ユニットに送る。

命令実行ユニットはＩＤＱの有効ビットｖＱがが１１＃
になると命令の実行を開始し、第１オペランドのレジス
タ番号が０ＰＲＱを指している場合は０ＰＲＱＲＤＹ−
”ｌ’となるまで待って０ＰＲＱＲＤＹ＝”　１　’　
となる、！：０ＰＲＯｅ読込ｔｒ。一方、０ＰＲＩを指
定している場合はｏｐｔｔＩＲｐｙが１″となるまで待
って、０ＰＲＩＲＤＹ＝”１＃となるとｏｐｇｌを読込
む。第２オペランドについても同様である。

第２オペランドでのレジスタ番号がＯＰＷである場合に
は書込むべきデータが用意された時点でＯＰＷに書込ま
れ主記憶制御ユニツｌ−に送られる。

以上各ユニットの動作を説明したが次に全体の動作をタ
イミング図を用いて説明する。ここではメモリオペラン
ドのライト又はＩＯオペランドのライトについては、命
令実行ユニットが書込むデータを用意してから主記憶制
御ユニットが書込みを開始するので必ず遂次化されるた
め説明は行なわない。

１、　メモリオペランド読込みの場合（第４図、第６図
参照）命令解析二二ツ）　（４１，６１）は命令デコードし、
メモリオペランドの実効アドレス計算に必要なディスプ
レースメント値、インチフス値、ベース値をＩＢＵＳ、
ＥＢＵＳ４６を用いてＥＡＴＲ１〜４（４３１）に転送
する。実効アドレス計算ユニット（４３，６２）は命令
解析ユニット４１からの５ＴＥＡ信号（４１２゜６５）
が“１″になると実効アドレス計算を開始する。実効ア
ドレス計算終了後、実効アドレスをＡＢＵＳ６７　を用
いてアドレス変換ユニット４４に転送する。また命令解
析ユニット４１からはそのメモリオペランドに対する付
随情報（以下タグ情報と呼ぶ）（アクセスタイプ、デー
タタイプ、０ＰＲＱ又は０ＰＲ１を示す情報０ＰＲＱ／
ｌ　、メモリアクセスがＩ１０アクセスかを示す情報な
ど）が送られてくる。こｎらの付随情報を実効アドレス
ト同時にＴＢＵＳ６６を用いてアドレス変換二二ット４
４に送る。命令のデコードが完了するとデコード情報を
ＩＤＱ４１１に転送し、さらに命令実行ユニット４２に
転送する。

アドレス変換ユニツ）　（４４，６２）は実効アドレス
を用いて実ページ番号、保護情報、メモリマツブトＩ１
０情報ＭＰＩＯを読出す。さらＫ、実ページ番号、実効
アドレスのページ内変位から実アドレスを生成し、ＡＢ
ＵＳ　６７　を介して主記憶制御ユニッ）４５１Ｃ転送
し、同時にタグ情報のＶ／Ｒを“Ｏ″（実アドレスを示
す）としてＴＢＵ８６６を用いて主記憶制御ユニット４
５１Ｃ転送する。

主記憶制御ユニット（４５，６３）はアドレス変換ユニ
ット４４から転送されてきた実アドレス、タグ情報を受
取り、タグ情報の０ＰＲＯ／Ｉが０＃のときＫは、ＲＲ
ＡＲＯに実アドレスをＲＴＡＧＲＯにタグ情報を夫々格
納する。一方、０ＰＲＱ／ｌが１″のときには、ＲＲＡ
Ｒ１１ｃ実アドレスをＲＴＡＧＲＩにタグ情報を夫々格
納する。

主記憶制御ユニット４５はＲＲＡＲＱ、ＲＴＡＧＲＯ又
はＲＲＡＲｌ、ＲＴＡＧＲｌに実アドレス、タグ情報を
受取ると、タグ情報のＭＩＯ＝１　（メモリアクセス）
の場合ただちにメモリアクセスを開始しメモリからデー
タを読出し、ＲＲＡＲＱ、ＲＴＡＧＲＯに対するメモリ
アクセスのときは０ＰＲｏ４５２に格納し、ＯＰ□ＲＤ
Ｙ４５３＝１としてＥＸＵＫ送る。ＲＲＡＲＩ。

ＲＴＡＧＲｌ　　に対するメモリアクセスのときには０
ＰＲ１４５２に格納し、０ＰＲＩＲＯＹ４５４＝１とし
て命令実行ユニット４２に送る。

命令実行ユニット（４２，６４）はＩＤＱ４１１　から
命令のデコード情報を受取る。第１オペランド又は第２
オペランドがメモリオペランドの場合には第１オペラン
ド又は第２オペランドのレジスタ番号が０ＰＲＱ又は０
ＰＲ１を指している。このとき命令実行ユニット４２は
０ＰＲＱ又は０ＰＲ１４５２を読出そうとする。０ＰＲ
Ｑを読出すときＫは０ＰＲＱＲＤＹ＝＝”ｌ”　となる
ｔで待ち０ＰＲＯＲＤＹ＝”ｌ”となったところで０Ｐ
ＲＱを読出す。０ＰＲ１を読出す時には０ＰＲＩＲＤＹ
＝″１１＃となるまで待ち０ＰＲＩＲＤＹ＝１１”とな
ったところで０ＰＲ１を読出す。このメモリオペランド
読出しの場合は、主記憶制御二ニット（４５，６３）は
命令実行ユニット（４２，６４）Ｋ先行して動作してお
り、命令実行ユニットが命令の実行を開始するときには
０ＰＲＱＲＤＹ又はＯＰＲＩＲＤＹ　は概に’１”Ｋな
ッテオリ０ＰＲｏ又は０ＰＲ１には概にメモリデータが
用意されている。

ＺＩ１０オペランド読込みの場合（第４図、第７図参照
）命令解析ユニッ）　（４１，７１）は命令をデコードし
、工１０オペランドの実効アドレス計算に必要なディス
プレースメント値、インデクス値、ベース値をＩ　ＢＵ
Ｓ　、　ＦＢＵＳ　４６を用いてＥＡＴＲ１〜４（４３
１）に転送する。実効アドレス計算ユニｙ　ト（４３，
７２）は命令解析ユニット４１からの５ＴＥＡ信号（４
１２゜７５）が１”となると、実効アドレス計算を開始
する。実効アドレス計算終了後、実効アドレスをＡＢＵ
Ｓ６７　を用いてアドレス変換ユニット４４に転送する
。また命令解析ユニット４１からはそのＩ１０オペラン
ドに対するタグ情報（アクセスタイプ、データタイプ、
０ＰＲＯ又は０ＰＲ１を示す情報０ＰＲｏ／１．メモリ
アクセスかＩ１０アクセスかを示す情報Ｍ／ＩＯ）が送
られてくる。実効アドレス計算ユニット４３はこれらの
タグ情報を実効アドレスと同時にＴＢＵＳ６６　を用い
てアドレス変換ユニット４４に送る。またタグ情報がＭ
／ｌ０＝Ｑ　（ＩＯオペランドであることを示す）の場
合には、ｌ０ＴＧ（４３１，７６）＝”１”として命令
解析ユニット４１に送る。

命令解析ユニット４１はｌ０ＴＧ＝’″１＃のときＩＤ
Ｑのｌ０ＴＧＱ＝”１＃とする。また命令のデコードが
完了するとデコード情報（ｌ０ＴＧＱを除く）をＩＤＱ
４１１　に転送する。ＩＤＱ４１１　のデコード情報は
さらに命令実行ユニット４２に伝送される。

アドレス変換ユニッ）　（４４，７２）は実効アドレス
を用いて実ページ番号、保護情報、メモリマツプ）Ｉ１
０情報ＭＰＩＯを涜出す。そして実ページ番号、実効ア
ドレスのページ内変位から実アドレスを生成し、ＡＢＵ
Ｓ６７　を用いて主記憶側イ・１ユニツト４５（て転送
し、同時にタグ情報のＶ／Ｒ４“０”（実アドレスを示
す）としてＴＢＵＳ６６を用いて主記憶制御ユニット４
５に夫々転送する。

主記憶制御ユニット（４５，７３）はアドレス変換ユニ
ット４４から転送されてきた実アドレス、タグ情報を受
取り、タグ情報の０ＰＲＱ／ｌ　が０＃のときにはＲＲ
ＡＲＱに実アドレスを、ＲＴＡＧＲＱにタグ情報を夫々
格納する。主記憶制御ユニット４５はＲＲＡＲＱ、ＲＴ
ＡＧＲＱ又はＲＲＡＲｌ、ＲＴＡＧＲＩＫ実アドレス、
タグ情報を受取ると、タグ情報がＭＩＯ−Ｑ（ＩＯアク
セス）ノ場合、ＲＲＡＲＱ、ＲＴＡＧＲＩｃ対するＩ１
０アクセスは実行ユニットからのｌ０８ＴＡＲＴＯが１
となるまで待ち、ｌ０８ＴＡＲＴｏ＝″１＃となった時
点でＩＯアクセスを開始する。この時、データを読込む
と０ＰＲＯ（４５２゜７１２）Ｋ％納Ｌ、ＯＰＲ□ＲＤ
Ｙ＝１　とＬ　て命令実行ユニット４２に送る。ＲＲＡ
Ｒｌ、ＲＴＡＧＲｌに対するＩ１０アクセスは実行ユニ
ットからのｌ０８ＴＡＲＴＩが＠　１１＃となるまで待
ち、ｌ０８ＴＡＲＴ１＝″′１″となった時点でＩＯア
クセスを開始する。ここで、データを読込むと０ＰＲｔ
（４５２，７１２）に格納し、０ＰＲＩＲＤＹ＝”１′
″として命令実行ユニット４２に送る。

命令実行ユニット（４２，７４）はＩＤＱ４１１　から
命令のデコード情報を受取り、第１オペランド又は第２
オペランドがＩ１０オペランドの場合にはＩＤＱの第１
オペランド又は第２オペランドのレジスタ番号が０ＰＲ
ｏ又は０ＰＲＩ（４５２，７１２）を指しており、ＩＤ
Ｑのｌ０ＴＧＱか１″である。

命令実行ユニット４２が０ＰＲＱ又は０ＰＲＩ（４２５
゜７１２）を読出そうとしたときにｌ０ＴＧＱ、、＝”
１”であれば命令実行ユニット４２は０ＰＲＱを読出す
と＊　ｌ０８ＴＡＲＴＯ（４２２，７１０）を１１＃と
なるまで待つ。０ＰＲＱＲＤＹ＝”１″となった時点で
０ＰＲＱを読出す。０ＰＲ１を読出すとき、ｌ０８ＴＡ
ＲＴ！（４２１゜７１０）を＠１”とし、０ＰＲＩＲＤ
Ｙ　（４５４、７１１）が１″となるまで待ち、０ＰＲ
ＩＲＤＹ＝”１″となった時点で０ＰＲＩを読出す。

３、　メモリマツプヒエ１０読込みの場合（第４図、第
８図参照）命令解析ユニツ）　（４１，８１）の動作はＩＯオペラ
ンド続込み処理の場合と同じである。実効アドレス計算
ユニット（４３，８２）のアドレス計算の動作は、Ｉ１
０オペランド読込みの場合と同じである。実アドレス、
タグ情報をアドレス変換ユニット４４に転送後、アドレ
ス変換ユニットからはメモリマツブトＩ１０であればｌ
０ＡＣ（４４１，８６）が”１＃とじて実効アドレス計
算部に送られてくる。実効アドレス計算ユニットはｌ０
ＡＣ＝″１”を受取るとｌ０ＴＧ（４３１，８７）を”
１″として命令解析ユニツ）４１に送る。命令解析ユニ
ット４１はｌ０ＴＧ＝−”１＃を受取るとＩＤＱのＩ　
ＯＴ（：、Ｑ＝　’″１”として実行ユニットに送る。

アドレス変換ユニット（４４，８２）は実効アドレス及
びタグ情報を受取ると、実行アドレスを用いて実ページ
番号、保護情報、メモリマツプ）Ｉ１０情報ＭＰＩＯを
読出す。ここで、ＭＰＩＯ＝ｌ（メモリマツプ）Ｉｌｏ
を示す）の場合には、ｌ−０ＡＣ（４４１，８６）を”
１”として実行アドレス計算ユニットに送る。

主記憶制御ユニット（４５，８３）の動作及び命令実行
ユニッ）　（４２，８４）の各動作はＩ１０オペララン
ド読込みの場合の動作と同じである。

〔発明の効果〕

以上説明した様に、Ｉ１０アク七ス（メモリマツプ）Ｉ
ｌｏ又はＩ１０命令のオペランド）による工０空間から
の読出し処理において、主記憶制御ユニットは命令実行
ユニットからの指示を待って読出し処理を行なう様にし
ているので、パイプライン方式を採用した中央処理部が
前述した誤動作を行なうことを回避することができる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるアドレス変換ユニッ
トのブロック図、２第２図は本発明の一実施例における
実効アドレス計算ユニットのブロック図、第３図は本発
明の一実施例におけるアドレス変換テーブル、ページ記
述子の構成を示す図、第４図は本発明の一実施例におけ
る中央処理部の構成を示すブロック図、第５図は本発明
の一実施例におけるタグパス上の情報を示す図、第６図
は本発明の一実施例におけるメモリアクセスのタイミン
クを示すタイミングチャート、第７図は本発明の一実施
例におけるＩ１０命令によるオペランドアクセスのタイ
ミングを示すタイミングチャート、第８図は本発明の一
実施例におけるメモリマツブトＩ１０のアクセスのタイ
ミングを示すタイミングチャート、第９図は従来例のタ
イミングチャート、第１０図は命令デコード情報ＩＤＱ
（第４の４１１）を示す図である。１１・・・・・・レジスタ（ＶＡＲ）　、１２・・・・
・・メモリ、１３・・・・・・エンコーダ、１４・・・
・・・メモリ、１５・・・・・・レジスタ（ＲＡＲ）　
　、１６・・・・・・レジスタ（ＴＡＧＲ）、１７・・
・・・・デコーダ、１８・・・・・・保護例外検出回路
、１９・・・・・・Ｉ１０検出回路、１１１・・・・・
・Ａバス、１１２・・・・・・タフハス、２２・・・・
・・レジスタ（ＥＡＴＲＩ）、２３・−・・・・レジス
タ（ＥＡＴＲ２）、２４・−・・・・レジスタ（ＥＡＴ
Ｒ３）、２５・・・・・・レジスタ（ＥＡＴＲ４）、２
６・・・・・・エバス、２７・・・・・・加算器（Ｃ８
Ａ）　、２８・・・・・・マルチプレクサ、２９・・・
・・・加算器（ＣＰＡ）　、３１・・・・・・アドレス
変換テーブル、３２・・・・・・ページ記述子、４１・
・・・・・命令解析ユニツ）　（ＩＤＵ）、４２・・・
・・−命令実行ユニット（ＥＸＵ）　、４３・・・・・
・実行アドレス計算ユニッ）　（ＥＡＵ）　、４４・・
・・・・７トＬ／ス変換ユニツ）　（ＴＬＵ）　、４５
・・・・・・主記憶制御ユニッ）　　（ＢＣＵ）　。代理人　弁理士　　内　原　　　晋・′′くゝ亀Ｎ区（Ｓ　　　　　　　　　　　　　　　　　　ニ４、　　
　躬４区込端５　区　（ククーハ″ス少［ふ鉾な７ ″：２．斗工３３４ミ鴫℃

Claims

【特許請求の範囲】

パイプライン方式を用いた情報処理装置において、実効
アドレスを計算する実効アドレス計算ユニットと、主記
憶アクセスおよび入出力装置アクセスを制御する主記憶
制御ユニットと、命令を解析する命令解析ユニットと、
命令を実行する命令実行ユニットとを有し、入出力装置
アクセス命令に対して、前記実効アドレス計算ユニット
が入出力装置アクセスを指示する第１の信号を生成し、
前記命令解析ユニットが前記第１の信号に応答して第２
の信号を作成し、前記命令実行ユニットが前記第２の信
号に基いて入出力装置アクセス開始を指示する第３の信
号を生成し、前記主記憶制御ユニットが該第３の信号に
従って入出力装置アクセス処理を実行することを特徴と
する情報処理装置。