JPH0555906B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置における中央処理装置に
関するもので、特にその中央処理装置の入出力の
制御機構に関するものである。

〔従来の技術〕

従来中央処理装置から外部入出力装置へのアク
セス方法としては、次の２通りの方式が考えられ
る。

(1) 中央処理装置が入出力命令を実行すると、入
出力装置番号と書込み／読出し信号を入出力装
置に対して出力し、入出力装置とのデータのや
りとりを行なう方式（入出力命令によるアクセ
ス）。

(2) 主記憶装置が割当てられるアドレス空間の一
部に入出力装置を割当て、主記憶に対する書込
み／読出し命令、演算命令などの実行時に出力
されるアドレスが入出力装置に割当てられてい
るアドレスであれば、入出力装置とのデータの
やりとりを行なう方式（メモリマツプトＩ／Ｏ
によるアクセス）。

ここで後者のメモリマツプトＩ／Ｏは、一般の
算術論理演算命令、転送命令等のメモリオペラン
ドとして主記憶を指定できるのと同様に入出力装
置を指定することが可能であるという特徴を有し
ており、高性能・多機能のマイクロプロセツサに
おいては有効である。

〔発明が解決しようとする問題点〕

しかしながら反面、主記憶装置は高速化手法と
して、インターリーブ構成方式などが可能である
が、入出力装置ではその様な構成が難しい。主記
憶装置と入出力装置とでは読出し／書込みに失敗
した際のリカバリ処理が異なる。ページング方式
の仮想記憶方式を採用し、且つバイト単位でオペ
ランドアドレスを指定可能な中央処理装置におい
ては、オペランドが複数のページにまたがる場合
があるがＩ／Ｏ空間とメモリ空間とではページが
またがつた場合の中央処理装置の動作が異なつて
くる、パイプライン方式を採用する中央処理装置
ではｎ番目の命令のオペランドの書込みよりｎ＋
１番目の命令のオペランドの読出しの方が先に行
なわる場合があるが、Ｉ／Ｏ空間の場合この様な
ことがあると入出力装置の制御が狂うことがあ
る、メモリマツプトＩ／Ｏ構成の中央処理装置は
その内部でメモリ空間とＩ／Ｏ空間の区別がつか
ないので入出力装置のアクセスを実行すべき特権
レベルを指定する機能を実現させることが困難で
ある等の欠点がある。

〔問題点を解決するための手段〕

前記の問題点は中央処理装置がメモリ空間と
Ｉ／Ｏ空間とを判別できないということに起因す
るものである。一方、仮想記憶方式を採用した中
央処理装置では仮想アドレスを実アドレスに変換
するためにセグメント記述子、ページ記述子など
を用いる。これらの記述子には仮想アドレスから
実アドレスへの変換を行なうための情報のほか記
憶保護のための情報をも持つており、これらの情
報以外にどのアドレスにＩ／Ｏ装置が接続されて
いるかを示す情報（以下、MPIO情報という）を
も持たせることが可能である。従つて、本発明は
このMPIO情報によりメモリマツプトＩ／Ｏを判
別することが可能な情報処置装置を提供するもの
である。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例におけるアドレス変
換部（以下、TLBという）のブロツク図である。

第１図において１１は実効アドレス計算部から
送られてきた実効アドレス（又は仮想アドレス）
を一担記憶するためのレジスタ（VAR）である。
１２は仮想アドレスのページ内オフセツトの部分
を除いた仮想ページ番号を複数個記憶し、また
VAR１１の仮想ページ番号部との比較機能を持
つメモリである。１３はメモリ１２の比較機能に
よりどのエントリが一致したかのエントリ番号を
生成するためのエンコーダである。１４はメモリ
１２、エンコーダ１３により一致したエントリ番
号に対応する実アドレス情報、保護情報、MPIO
情報を記憶するためのメモリである。１５はメモ
リ１４から読出される実アドレス情報、保護情
報、MPIO情報を一時記憶するためのレジスタ
（RARと略す）である。１６は実効アドレス計算
部から仮想アドレスと同時に送られてくる付随情
報（以下タグ情報という。）を一時記憶するため
のレジスタ（TAGRという）である。１７は
TAGR中のタグ情報をデコードし、アクセスの
種別を示す信号（アクセスタイプという）でＩ／
Ｏであるか否かを示す信号（Ｍ／という）を
発生させるための回路である。１８は命令実行部
からの実行レベル情報、デコーダ１７よりのアク
セスタイプ情報、RAR１５からの保護情報など
から保護例外を検出するための回路である。１９
はRAR１５からのMPIO情報とデコーダ１７か
らのＭ／IO信号により実効アドレス計算部から
送られてきた仮想アドレスがメモリ空間を示すも
のかＩ／Ｏ空間を示すものかを決定する回路であ
る。１１１は実効アドレス計算部から仮想アドレ
スをTLB、メモリ制御部へ送り、且つTLBから
実アドレスをメモリ制御部へマルチブレクスして
送るバス（ABVSという）である。１１０は実
効アドレス計算部から仮想アドレスと同時にタグ
情報を送り、またTLBから実アドレスと同時に
タグ情報を送るためのバスである。１１２はＩ／
Ｏ検出部１９からのIOアクセス信号IOACで、実
効アドレス計算部に送られる。

第２図は、実効アドレス計算部のブロツク図
で、２１は命令実行部から実効アドレス計算に必
要な汎用レジスタの値を実効アドレス計算部に送
るためのバス（EBUSという）、２２はインデク
ス値を一担記憶するためのレジスタ（EATR1と
いう）、２３はベースアドレスを一担記憶するた
めのレジスタ（EATR2という）、２４はブリデ
クリメントやポストインクリメントなどの補正値
を一担記憶するためのレジスタ（ERTR3とい
う）、２５はデイスプレートメント値を一担記憶
するためのレジスタ（EATR4という）、２６は
命令解析部からデイスプレースメント値を実効ア
ドレス計算部へ送るためのバス（IBUSという）、
２７はEATR1〜４の値をキヤリーセーブ方式で
加算する加算器（CSAという）、２８はNPGRQ
信号によりCSAのSUm部及びCarry部の値を選
択またはNPGRの値及び定数1000Hを選択するマ
ルチプレクサ、２９はマルチプレクサ２８により
選択された２つの入力の加算を行なうための加算
器（CPAという）、２１０は加算器２９により計
算された実効アドレスの中でメモリオペランドの
実効アドレスを記憶するためのレジスタ
（OPARという）、２１１は加算器２９により計
算された実効アドレスの中で分岐先又はブリフエ
ツチ先の実効アドレスを記憶するためのレジスタ
（PFARという）、２１２は計算された実効アドレ
スをTLB、メモリ制御部へ送るためのバスであ
り第１図のアドレスバス１１１に接続される。２
１３は実効アドレスとオペランドのデータタイプ
からページ境界にまたがるかどうかを検出するた
めのページ境界検出器、２１４はオペランドがペ
ージ境界にまたがつた場合の前ページの仮想ペー
ジ番号（仮想アドレスからページ内オフセツトを
除いたアドレス）を記憶するためのレジスタ、２
１５は実効アドレス計算部のタイミング制御回
路、２１６は命令解析部から送られてくるオペラ
ンドアドレスについてのタグ情報を記憶するため
のレジスタ、２１７はタグレジスタ２１６の情報
をデコードしオペランドのデータタイプ、Ｉ／Ｏ
命令かどうかの信号（Ｉ／Ｏを発生する回路、２
１８はTAGR２１６のタグ情報をTLB、メモリ
制御部へ送るためのバスであり、第１図のタグバ
ス１１０に接続される。

第３図ａにおいて、３１はアドレス変換テーブ
ル（ページテーブルという）の全体図を示し、３
１１はアドレス変換テーブルの１エントリ（ペー
ジ記述子という）を示す。第３図ｂは第３図ａの
ページ記述子３１１の構成を詳細に示したもので
ある。３２１はこの記述子の内容が有効であるか
否かを示すビツト（Ｖビツトという）、３２２は
この述子の示すページがＩ／Ｏ空間にマツプされ
ることを示すビツト（MPIOという）、３２３は
この記述子の示すページが主記憶に存在するか否
かを示すビツト（Ｐビツトという）、３２４はこ
の記述子の示すページが中央処理装置により参照
されたか否かを示すビツト（Ａビツトという）、
３２５はこの記述子の示すページが中央処理装置
により書込みがあつたか否かを示すビツト（Ｗビ
ツト）という、３２６はこの記述子の示すページ
に対する保護情報、３２７はこの記述子の示すペ
ージがメモリ空間又はＩ／Ｏ空間の何番地にマツ
プされるかを示す実アドレスである。

次に本実施例における動作を説明する。

本実施例における中央処理装置は第４図に示す
様に命令解析部４３、実効アドレス計算部４４、
アドレス変換部４５、主記憶制御部４６、命令実
効部４７、の各ユニツトから構成される。各ユニ
ツトはアドレスバス４１、タグバス４２、Ｉバス
４８、Ｅバス４９により接続される。

命令解析部４３は主記憶から読込まれた命令を
デコードし、命令実効部４７で直接実効可能な形
式に変換して命令実行部４７に送る。また命令解
析部４３で解析した命令がメモリ又はＩ／Ｏ空間
に対するオペランドを持つ場合には、そのオペラ
ンドの実効アドレス計算に必要な情報（インデク
値、ベース値、デイスプレースメント値など）を
実効アドレス計算部４４に送る。実効アドレス計
算部４４は命令解析部４３から送られてきた実効
アドレス計算に必要な情報を基に実効アドレスを
計算し、実効アドレスをアドレス変換部４５に送
る。アドレス変換部４５は実効アドレス計算部４
４から送られてきた実効アドレスを実アドレスに
変換し主記憶制御部４６に送る。主記憶制御部４
６はアドレス変換部４５から送られて来た実アド
レスにより主記憶又は入出力装置をアクセスす
る。オペランドの読込み時には主記憶又は入出力
装置から読込んだ情報を命令実行部に送り、書込
み時には命令実行部４７から送られた情報を主記
憶又は入出力装置に書込む命令実行部４７は命令
解析部４３から送られてくる命令のデコード情報
により命令の実行を行なう。

アドレスバス４１は実効アドレス計算部４４か
らアドレス変換部４５へ実効アドレスを転送し、
またアドレス変換部４５から主記憶制御部４６へ
実アドレスを転送するために用いられる。また、
タグバス４２はアドレスバス４１と対応して用い
られるバスで、アドレスバス４１上の実効アドレ
ス、実アドレスに付随する各種情報を転送するた
めのバスである。このタグバス４２により転送さ
れる情報５１には次に示す様な情報がある。

１ bit2−３……オペランドデータ長 00 バイト （１ Byte） 01 ハーフワード （２ Byte） 10 ワード （４ Byte） ２ bit9……Ｍ／ １……メモリ空間へのアクセスであること
を示す。

０……Ｉ／Ｏ空間へのアクセスであること
を示す。

３ bit10……NPG １……オペランドがページ境界にまたがつ
た場合の次のページの先頭アドレスである
ことを示す。

０……オペランドアドレスであることを示
す ４ bit11−12……Access type 00……Execute 01……Write 10……Read 11……Read／Write ５ bit13……Ｖ／ １……実効アドレス（仮想アドレス）であ
ることを示す ０……実アドレスであることを示す。

前記の様な構成の中央処理装置において、メモ
リ又はＩ／Ｏ空間に対するオペランドを持つ命令
を実行する場合の動作を以下に説明する。

命令解析部４３は命令を解析すると汎用レジス
タの値、インデクス値、デイスプレースメント値
など実効アドレス計算に必要な情報をEBUS（第
２図の２１、第４図の４９）、IBUS（第２図の２
６、第４図の４８）により実効アドレス計算部の
レジスタEATR1，EATR2，EATR3，EATR4
（第２図の２２，２３，２４，２５）送る。そし
てオペランドについての付随情報（アクセスタイ
プ、データ長、メモリ空間かＩ／Ｏ空間かの情報
Ｍ／）などをTTAGR１６送る。

実効アドレス計算部４４はEATR1，EATR2，
EATR3，EATR4の汎用レジスタの値のインデ
クス値、デイスプレースメント値などをキヤリー
セーブ加算器２７、キヤリープロパゲート加算器
２９を用いて加算を行ない加算結果としての実効
アドレスをOPAR２１０に格納する。そして
TTAGR１６中のタグ情報をデコードしてデータ
長を得て、前記実効アドレスとデータ長からペー
ジ境界にまたがるか否かをページ境界検出器２１
３で検出する。そして次の３通りの動作を行な
う。

１ メモリ空間アクセスの場合 TAGR２１６のＭ／情報が“１”でメモリ
空間アクセスであることを示し、且つアドレス変
換部４５からのIOAC信号（第１図の１１２、第
２図の２１９）が“０”（メモリマツプトＩ／Ｏ
でないことを示す）の場合は、まずOPAR２１
０に格納されているメモリオペランドの実効アド
レスをアドレスバス２１２に出力し、アドレス変
換部４５に送る。同時にTAGR２１６のタグ情
報もタグバス２１８に出力しアドレス変換部４５
に送る。

次にページ境界にまたがる次にページの先頭ア
ドレスの計算を行なう。この計算はまずOPAR
２１０の仮想ページ番号（OPARのbit12〜31）
をNPGR２１４に一担記憶し、次にNPGRQ信号
２２０により、仮想ページ番号と下位bit0〜11に
０を入れた値を結合したデータ２２１及び定数
00001000Hを加算器２９に入力する（本実施例で
はページサイズ＝4Kバイトを仮定しているので
次のページの先頭アドレスを計算するため定数
1000Hを加算している）。そして加算結果として
次のページの先頭アドレスをアドレスバス２１２
に出力し、アドレス変換部４５に送る。同時に
TAGR２１６のタグ情報もタグバス２１８に出
力しアドレス変換部に送る。このときタグ情報の
bit9（NPG）を“１”にする。

２ メモリマツプトＩ／Ｏの場合 TAGR２１６のタグ情報Ｍ／“１”でメモ
リ空間を示し、且つアドレス変換部４５からの
IOAC信号２１９が“１”（メモリマツプトＩ／
Ｏであることを示す）の場合には、OPAR２１
０に格納されているメモリオペランドの実効アド
レスをアドレスバス２１２に出力しアドレス変換
部４５に送る。同時にTAGR２１６のタグ情報
もタグバス２１８に出力しアドレス変換部４５に
送る。このときタグ情報Ｍ／を“０”にし送
出する。このことによりメモリ空間へのアクセス
はＩ／Ｏ空間へのアクセスに変換される。

３ Ｉ／Ｏアクセスの場合 TAGR２１６のタグ情報Ｍ／が“０”の場
合はOPAR２１０に格納されているＩ／Ｏオペ
ランドの実効アドレスをアドレスバス２１２に出
力し、アドレス変換部４５に送る。同時に
TAGR２１６のタグ情報もタグバス２１８に出
力しアドレス変換部４５に送る。

TLBはその内部のアドレス比較部１２に仮想
ページ番号、データメモリ部１４に実ページ番
号、保護情報、MPIO情報を記憶する。仮想記憶
方式を採用する情報処理装置では主記憶上にペー
ジテーブル３１、ページ記述子３２を持ち、これ
らの記述子中に実アドレス３２７、保護情報３２
６などが入つている。そして仮想アドレス→実ア
ドレス変換を高速化するため、セグメント記述
子、ページ記述子中にある情報のコピーをTLB
に持つ。本発明ではページ記述子３２中にMPIO
情報３２３を持たせ、このIO情報が“１”であ
ればこのページ記述子の示すページがＩ／Ｏ空間
にマツプされることを示し、“０”であればメモ
リ空間であることを示す。このMPIO情報も
TLBに記憶される。

実効アドレス計算部から送られた実効アドレス
（仮想アドレス）はVAR１１に格納される。同時
に送られるタグはTTAGR１６に格納される。そ
してVAR１１のページ内オフセツト（VARbit0
〜11）を除いた部分（VARのbit12−31）（仮想
ページ番号という）をTLBの仮想アドレス部に
記憶されている仮想ページ番号と比較し、一致す
る仮想ページ番号があれば、その仮想ページ番号
に対応するTLBのデータメモリ部のエントリを
RAR１５に読出す。このデータメモリ部には実
ページ番号、保護情報、Ｉ／Ｏ情報が記憶されて
いる。

読出されたRAR１５中の実ページ番号
（RARbit12−31）はVAR１１２に格納されてい
る仮想アドレスのページ内オフセツト
（VARbit0−31）と組合せて実アドレスを形成し
アドレスバス１１１に出力し、主記憶制御装置に
送られる。

RAR１５中の保護情報（RAR bit2〜11）は保
護チエツク機構１８に送られる。保護チエツク機
構はTTAGR１６中の情報をデコーダ１７によつ
てデコードされたアクセスタイプなどの情報及び
RAR１５からの保護情報、及び命令実行部から
の実行レベルなどの情報からアクセスが妥当であ
るかをチエツクし、保護例外を検出すればそれを
命令実行部に知らせる。RAR１５中のＩ／Ｏ情
報（RAR bit0）（MPIOという）はIO検出部１
９に送られる。Ｉ／Ｏ検出部はMPIOが“１”の
ときはTTAGR１６のＭ／IO情報を“０”にし
てＩ／Ｏ空間を示す様にして主記憶制御装置に送
る。またMPIOが“１”のときはEAUにIOAC＝
“１”として、メモリマツプトＩ／Ｏであること
を知らせる。TTAGR１１０の情報は実アドレス
を主記憶制御装置に送るのと同時に送られる。こ
のとき前記の様にメモリマツプトＩ／Ｏの場合に
はＭ／IO情報は“０”Ｉ／Ｏ空間を示すように
かえられ、またＶ／情報（仮想アドレスか実ア
ドレスかを示す信号）も“０”実アドレスを示す
様にかえてTBUSに出力され、主記憶制御装置
に送られる。主記憶制御装置は送られた実アドレ
ス及びタグ情報によりメモリ空間又はＩ／Ｏ空間
をアクセスする。Ｍ／情報がＩ／Ｏを示すと
き（“０”）は、実アドレスをＩ／Ｏポートアドレ
スとして出力しＩ／Ｏ空間をアクセスする。Ｉ／
Ｏ情報がメモリ空間を出すとき（“１”）は、実ア
ドレスを主記憶アドレスとして出力し、メモリ空
間をアクセスする。

〔発明の効果〕

以上説明した様に、メモリマツプトＩ／Ｏ情報
をページ記述子に持たせて、それをTLB内にも
記憶させることにより、中央処理装置内でメモリ
マツプトＩ／Ｏを検出することができ、主記憶制
御装置はＩ／Ｏ空間にマツプされたメモリオペラ
ンドアクセスをＩ／Ｏアクセスに切換えて、入出
力装置をアクセスすることが可能になる。これに
よりメモリアクセスとＩ／Ｏアクセスを分離する
ことにより、第１の欠点（主記憶装置は高速化手
法としてインターリーブ構成方法などが可能であ
るが入出力装置では難しい）が解決される。

また、実効アドレス計算部がTLBからメモリ
マツプトＩ／Ｏ情報を受取ることにより第２の欠
点（ページング方式の仮想記憶方式を採用し、且
つバイト単位でオペランドアドレスを指定可能な
中央処理装置においては、オペランドが複数のペ
ージにまたがる場合があるが、メモリマツプト
Ｉ／Ｏ空間とメモリ空間とではページにまたがつ
た場合の中央処理装置の動作が異なつてくる）が
解決される。

【図面の簡単な説明】

第１図は本発明の実施例におけるアドレス変換
部のブロツク図、第２図は本発明の実施例におけ
る実効アドレス計算部のブロツク図、第３図ａ，
ｂは本発明の実施例におけるアドレス変換テーブ
ル、ページ記述子の各フオーマツト図、第４図は
本発明の実施例における中央処理装置の構成を示
すブロツク図、第５図は本発明の実施例における
タグバスの保持する情報を示すフオーマツト図で
ある。 １１……実効アドレスレジスタ、１２……メモ
リ、１３……エンコーダ、１４……メモリ、１５
……レジスタ、１６……タグレジスタ、１７……
デコーダ、１８……検出回路、１９……決定回
路。

Claims (1)

【特許請求の範囲】
1. １ アドレス変換牽引機構と、主記憶アクセスを
   指定する第１の情報か又はＩ／Ｏアクセスを指定
   する第２の情報を有する入出力制御信号を生成す
   るとともに実効アドレスを生成する実効アドレス
   計算部と、供給された入出力制御信号が有する情
   報にもとづき主記憶アクセスか又はＩ／Ｏアクセ
   スを実行する主記憶制御部とを備え、該アドレス
   変換牽引機構は、オペランドデータの実アドレス
   と該オペランドデータに対しメモリマツプトＩ／
   Ｏによるアクセスを実行するか否かを示す情報を
   有するメモリマツプトＩ／Ｏ情報とを対にして記
   憶する記憶手段と、該実効アドレス計算部からの
   実効アドレスにもとづき該記憶手段から対応する
   実アドレスとメモリマツプトＩ／Ｏ情報とを読み
   出す手段と、当該読み出されたメモリマツプト
   Ｉ／Ｏ情報が該メモリマツプトＩ／Ｏによるアク
   セスを実行することを示すときは該実効アドレス
   計算部により該実効アドレスとともに生成された
   該入出力制御信号を該第２の情報にして、当該第
   ２の情報とされた入出力制御信号を該読み出され
   た実アドレスとともに該主記憶制御装置部に供給
   する手段とを含むことを特徴とする情報処理装
   置。