JPS60129868A - メモリ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 栽１り先賢 この発明は、データ形式の異なる複数のコンピュータで
同一のメモリが共有されるメモリ・システムに関する。

Ｉ臘 従来、マイクロコンピュータやパーソナルコンピュータ
のメモリ・システムとして、データ形式の異なる複数の
マイクロコンピュータ（ＣＰＵ）で同一のメモリが共有
さ九るメモリ・システムが使用される場合がある。

この場合、従来は各ＣＰＵからメモリに対する又はメモ
リからＣ，ＰＵに対するデータの変換は。

ブロクラム処理で行ない１例えばメモリからレジスタへ
転送された時にレジスタ内でデータの入換えを行なうよ
うにしている。

しかしながら、このようにしてデータ変換を行なうので
は、処理時間がかかり高速処理ができないと共に、ブロ
クラムが複雑になるという不都合がある６ 目　白り この発明は」ニ記の点に鑑みてなされたものであり、−
Ｌ述のようなメモリ・システムを使用する場合の処理の
高速化を図ると共に、プログラムの簡素化を図ることを
目的とする。

ｊ側又盈−ｍ但 以下、この発明の構成を一実施例に基づいて説明する。

第１図は、この発明を実施したメモリ・システムの一例
を示すブロック図である。

このメモリ・システムにおいて、複数（２個）のＣＰＵ
Ｉ及び２によって、１個のメモリ３を共有している。

そして、これ等のＣＰＵ１及び２のデータ形式は、第２
図に示すように、１バイトデータについては同じである
か、２バイトデータについては上位データと下位データ
が逆であり、各々のデータ形式でデータがメモリ乙に格
納されている。

これ等のＣＰＵＩ、２は、直接又はインバータ４を介し
て入力されるＣＰＵ選択信号Ｓ　ｃｐｕによっていずれ
か一方が選択される。

データ変換回路５は、アドレスデータ（アドレッシング
の順序）を変換するアドレス変換回路６と、アドレスデ
ータの変換の要否を判定する判定回路７と、この判定回
路７の判定結果に応してセット／リセツ１−されるメモ
リモートフラグ８等とからなる。

このデータ変換回路５は、ＣＰＵ選択信号５ａｐＵと、
ＣＰＵ１．ＣＰＵ２からのアドレスデータＡｉａ、Ａｉ
ｂであるアドレスデータＡｉと、同じ（インストラクシ
ョン・フェッチ・サイクル（命令取出しサイクル）及び
イクスキューション・サイクル（命令実行サイクル）の
いずれかを示すサイクルデータＩ／Ｅａ、Ｉ／Ｅｂであ
るサイクルデータＩ／Ｅと、読出し及び書込みのいずれ
かを示す読出し／書込みデータＲ／Ｗａ、Ｒ／Ｗｂであ
る読出し／書込みデータＲ／Ｗ　１とを入力する。

そして、このデータ変換回路５は、これ等の入力データ
に応じてア１くレスデータＡＯ及び読出し／書込みデー
タＲ／Ｗ２をメモリ６に転送し、ＣＰＵ１又はＣＰＵ２
からのデータＤ１をデータＤ２としてメモリ乙に転送し
、またメモリ３からのデータＤ２をデータＤ１としてＣ
ＰＵ１．ＣＰＵ２に転送する。

次に、このように構成したこの実施例の作用について第
６図をも参照して説明する。

まず、データ変換回路５は、ＣＰＵＩ及びＣＰＵ２のい
ずれが選択されているときでも、読出し／書込データＲ
／Ｗｒ及びデータＤ１又はデータＤ２については変換処
理をしないで、読出し／書込データＲ／Ｗ　１を読出し
／書込Ｒ／Ｗ２として。

またデータＤ１又はＤ２をデータＤ２又はＤｌとしてメ
モリ６あるいはｃｐｕｌ、ｃｐｕ２に転送する。

そこで、ア１くレスデータの変換処理についてのみ説明
すると、ますＣＰＵ選択信号Ｓ　ｃｐｕによってＣＰＵ
２が選択されているときにはメモリ３を通常のアクセス
方法で使用できる。

そこで、データ変換回路５のアドレス変換回路６は、Ｃ
ＰＵ２からのアドレスデータＡｉｂ（Ａｉ）を、そのま
まアドレスデータＡＯとしてメモリ乙に転送する（［Ａ
ｉ］＝［Ａ○コ）。

これに対して、ＣＰＵ選択信号Ｓ　ｃｐｕによってＣＰ
ＵＩが選択さＡしると、ＣＰＵ１からのサイクルデータ
Ｉ／Ｅａ（Ｉ／Ｅ）をチェックしてＩ（命令取出し）サ
イクルか否かを判別する。

そして、■サイクルであれは、データ変換回路５のアド
レス変換回路６は、ＣＰＵＩからのアドレスデータＡｉ
ａ（Ａｉ）をそのままアドレスデータＡ０としてメモリ
乙に転送する（［Ａｉ］＝［ＡＯコ　）。

これによって、メモリ乙のアドレスデータＡＯで指定さ
れるアドレスから命令コードがＣＰＵ１に転送される。

このとき、データ変換回路５の判定回路７は、ＣＩ）　
Ｕ　１に命令コードが転送される過程で２ハイ１〜テー
タの処理か否かを判別して、２パイトテータの処理であ
ればメモリモードフラグ８をセットしく　”　ｔ　”に
し〕、〕１バイトコートテーの処理であれはメモリモー
トフラグ８をリセットする＜　”　ｏ　”　にするン。

これに対して、■サイクルでなければ、つまりＥ（命令
実行）サイクルであれば、アドレス変換口ｆ３６はメモ
リモードフラグ８か”　ｏ　″か否かを判別する。

そして、メモリモートフラグ８が”　ｏ　”であれば、
つまりｊバイトデータの処理であればＣＰＵ１もＣＰＵ
２もデータ形式か異ならない（第２図（イ）参照）ので
、ＣＰＵＩからのアドレスデータＡｉａ（Ａｉ）をその
ままのアドレスデータＡＯとしてメモリ乙に転送する（
［Ａｉコ＝［Ａ０コ　）。

これに対して、メモリモードフラグ８が０″でなければ
、すなわち２バイトデータの処理であれば、第２図（ロ
）、（ハ）に示すようにＣＰＵ１のデータ形式がＣＰＵ
２のデータ形式と逆であり、ＣＰＵ２のデータ形式を基
準にするので、アドレスデータＡｉａ（Ａｉ）の変換か
必要になる。

そこで、アドレス変換回路６は、第１バイトデータの読
出し／書込（Ｒ／Ｗ）か否かを判別して。

第１ハイドデータの読出し／書込みであれば。

ＣＰＵＩからのアドレスデータＡｉａ（Ａｉ）を、［Ａ
ｉ＋１］に変換して、すなわち第２ハイトテータのアド
レスに変換して、このアドレスデータ［Ａ　ｉ　＋　ｌ
コをアドレスデータＡＯとしてメモリ乙に転送する（　
［ＡＯ］　＝　［Ａ　ｉ　＋　１コ）。

したがって、メモリ３からは第２バイトテータ。

すなわち上位バイトデータが読出されてデータＤ２（Ｄ
Ｉ）としてＣＰＵ１に転送される。

また、第１バイトデータの読出し／書込みでなければ、
すなわち第２バイトデータの読出し／書込みであれば、
Ｃ；ＰＵＩからのアドレスデータＡ　ｉ　ａ　（Ａｉ）
をアドレスデータ［Ａ１−１１に変換して、すなわち第
２バイトデータのアドレスに変換して、このアドレスデ
ータ［Ａ１−１］をアドレスデータＡＯとしてメモリ乙
に転送する（［ＡＯ］＝［Ａ１−１コ）。

したがって、メモリ６からは第１バイトテータ、すなわ
ち下位バイトデータが読出されてデータＤ２（Ｄｌ）と
してＣＰＵＩに転送される。

このように、このメモリ・システムにおいては。

複数のＣＰＵで共有されるメモリをアクセスするときに
命令コートに応じてアドレッシングの順序を変換するア
ドレス変換回路等からなるデータ変換回路を備えている
。

それによって、データの変換をブロクラム処理で行なう
必要がなくなり、高速処理ができると共に、ブロクラム
が簡素化する。

なお、上記実施例では、同一のメモリが２個のＣＰＵで
共有される例について述べたが、これに限るものではな
く３個以上のＣＰＵ　（コンピュータ）によって共有さ
れるシステムにも同様に実施できる。

また、上記実施例では、１バイトデータと２バイトチー
′夕を取扱うために命令コートに応じてアドレッシング
の順序を変換しているか、例えば２バイトテータのみを
取扱う場合には、一方のＣＰＵが選択されたときには常
にアドレッシングの順序を変換すればよい。

効果 以上説明したように、この発明によれば、複数のコンピ
ュータ等でメモリを共有する場合の処理速度が高速化す
ると共に、プログラムが簡素になる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、第２
図は、第１図の２個のＣＰＵのデータ形式を示す説明図
、 第３図は、第１図のアドレス変換回路が実行するアドレ
ス変換処理の一例を示すフロー図である。 １．２・・・Ｃ，ＰＵ　５・・・メモリ５・・・データ
変換回路　６・・・アドレス変換回路７・・・判定回路
　８・・・メモリモードフラグ（ほか１名）　−

Claims (1)

【特許請求の範囲】
1. １　データ形式の異なる複数のコンピュータで同一のメ
   モリが共有されるメモリ・システムにおいて、前記コン
   ピュータによるメモリのアクセス時のアドレッシングの
   順序を変換するアドレス変換手段を設けたことを特徴と
   するメモリ・システム。