JPS62226257A

JPS62226257A - 演算処理装置

Info

Publication number: JPS62226257A
Application number: JP61069215A
Authority: JP
Inventors: Jiro Hirahara; 平原　治郎; Akito Abe; 昭人阿部
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-03-27
Filing date: 1986-03-27
Publication date: 1987-10-05
Also published as: EP0239128A2; US5063498A; EP0239128A3; JPH0442699B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）この発明はシングルチップ化され、ダイレクトメモリア
クセス機能を備えた演算処理装置に関する。

（従来の技術）電子計ｎ機システムにおいて、高速にデータ転送を行な
うための手法としてダイレクトメモリアクセス（ＤＭＡ
：）ｌ能が良く知られている。

第５図はこのようなりＭＡｔｆｉ能を実現する従来の電
子計ｎａシステム、例えばマイクロコンピュータシステ
ムの構成を示すブロック図である。図において、５１は
セントラルブロセッシングユニット（ＣＰＵ）、５２は
ＤＭＡ動作を制御するダイレクトメモリアクセスコント
ローラ（ＤＭＡＣ）、５３はメモリ、５４はＩ１０イン
ターフェイス、５５はデータバス、５６はアドレスバス
である。

このようなシステムにおいて、メモリ５３から１１０イ
ンターフエイス５４に対してＤＭＡ転送禿行なう場合、
まず、ＤＭＡＣ５２がＤＭＡリクエスト信＠ＤＲＥＱを
アクティブにし、ＣＰ　Ｕ　５１に対してバスの使用権
を要求する。次にＣＰｔＪ５１はＤＭＡアクルッジ信号
ＤＡＣＫをアクティブにし、ＤＭＡＣ５２にバスの使用
権を譲り渡す。その後、ＤＭＡＣ５２はメモリ５３及び
Ｉ１０インターフェイス５４のアドレス指定を行ない、
メモリ５３に対してはリードυ制御信号ＲＤを、Ｉｌｏ
、インク・フェイス５４に対してはライト制御信＠ＷＲ
をそれぞれアクティブにしてデータの読み出し、書込み
を行なう。このような操作を指定されに回数だけ行なう
ことによりメモリ５３とＩ１０インターフェイス５４と
の間でＤＭＡ転送が実現される。

このＤＭＡＣ５２によるＤＭＡ転送動作は命令の取込み
、命令の解読という操作が不用なため、ＣＰ　ＬＪ　５
１によるブＯグラム処理の場合に比較して数倍の速度で
実行される。ところが、このような動作を行なうために
はＤＭＡＣ５２という特別なハードウェアを設置プる必
要がある。

ところで、最近のマイクロコンピュータでは全ての回路
をシングルチップ内に構成するようにしている。ところ
が、上記のＤＭＡＣ５２をシングルチップ内に構成しよ
うとすると、このＤＭＡＣ５２内には、データ転送元の
アドレスを格納するソースアドレスレジスタ、データ転
送先のアドレスを出納するディストネーションアドレス
レジスタ、データの転送数を格納する転送カウントレジ
スタ、ソースアドレスレジスタ、ディストネーションア
ドレスレジスタの内容を増加させるインクリメンタ、ソ
ースアドレスレジスタ、ディストネーションアドレスレ
ジスタの内容を減少させるディクリメンタ及びＣＰＵな
どとのインターフェイスを行なうインターフェイス回路
などを設ける必要がある。このため、マイクロコンピュ
ータのハードウェア量が極端に多くなり、チップサイズ
が大型化して製造価格が極めて高価となる欠点がある。

他方、ＤＭＡＣのような特別なハードウェアを使用せず
プログラム上でＤＭＡｔｌ能を実現しようとすると、デ
ータの転送速度が極めて遅くなってしまう。

（発明が解決しようとする問題点）このように従来では、ダイレクトメモリアクセス動作を
制御する専用の手段をシングルチップ内に構成しようと
するとハードウェア最がｉ端に多くなるという不都合が
あり、他方、特別なハードウェアを使用せずにプログラ
ム上で実現しようとするとデータの転送速度が極めて遅
くなってしまうという不都合がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、少ないハードウェア捕でデータ転送
を高速に行なうことができる演算処理装置を提供するこ
とにある。

［発明の構成］く問題点を解決するための手段）この発明の演算処理′ａ＠は、割込み信号を検出しこ札
に対応したベクタを発生する割込み検出手段と、上記ベ
クタに基づいて上記割込みがダイレクトメモリアクセス
動作を要求する割込み処理かもしくは通常の割込み処理
かを区別するためのｍ１１１Ｇ信号を発生するおり御信
号発生手段と、ダイレクトメモリアクセス動作を達成す
るための機能をマイクロプログラムとして格納し、上記
制御信号発生手段でダイレクトメモリアクセス動作を要
求する割込み処理に対応した制御信号が発生されたとき
にこのマイクロプログラムを順次読み出してダイレクト
メモリアクセス動作の実行を制御する演算処理手段と、
上記割込み処理手段で発生されたベクタを上記演算処理
手段のプログラム動作の下で変更するベクタ変更手段と
から構成されている。

（作用）この発明の演算処理装置では、ダイレクトメモリアクセ
ス動作の要求を割込み信号の一つとして検出するもので
あり、割込み信号に対応したベクタをＶ］込み検出手段
で発生し、上記ベクタに基づいて上記割込みがダイレク
トメモリアクセス動作を要求する割込み処理かもしくは
通常の割込み処理かを区別するための制御信号を制御信
号発生手段で発生し、他方、演算処理手段にダイレクト
メモリアクセス動作を達成するための芸能をマイクロプ
ログラムとして格納し、上記制御信号発生手段でダイレ
クトメモリアクセス動作を要求する割込み処理に対応し
た制御信号が発生されたときには演算処理手段でこのマ
イクロプログラムを順次読み出してダイレクトメモリア
クセス動作の実行を制御するようにし、またベクタ変更
手段により上記割込み処理手段で発生されたベクタを上
記演算処理手段のプログラム動作の下で変更するように
している。

すなわち、ダイレクトメモリアクセス動作を要求する割
込みがあった場合には、通常の割込み処理とは処理空間
を変え、その処理空間には従来のダイレクトメモリアク
セス動作制御手段で設けられている各種レジスタの格納
データに対応するデータを予め格納しておき、このデー
タを用いてマイクロプログラム制御によりデータの転送
制御を行なうようにしている。

（実施例）以下、図面を参照してこの発明の一実施例を説明する。

、第１図はこの発明に係る演算処理装置の全体の構成を示
すブロック図である。図においてＤＢＯないしＤＢ７は
データバス、ＡＢＯないしＡＢ１５はアドレスバス、１
０は割込みコントローラ部、２０はＤＭＡコントローラ
部、３０はＣＰＵ部であり、これらは全てシングルチッ
プ内に集積化されている。

上記割込みコントローラ部１０には例えばＯないし１５
からなる１６本の割込み信号線１１が接続されたエンコ
ーダ１２が設けられている。このエンコーダ１２は上記
１６本の信号線１１のにＩ込みを４ビツトのバイナリ信
号ＡないしＤからなるベクタにエンコードする。またこ
のエンコーダ１２は上記０ないし１５の割込みのいずれ
かが発生したときにｖ１込み要求信号ＩＮＴＲＥＱを発
生する。この信号ＩＮＴＲＥＱは上記ＣＰＵ部３０に供
給される。また、この割込みコントローラ部１０には上
記エンコーダ１２から出力される４ビツトのバイナリ信
号ＡないしＤからなるベクタを８ビツトに変換するベク
タ変換出力ゲート回路１３が設けられている。すなわち
、このベクタ変換出力ゲート回路１３は８個のトランス
ファゲート１４から構成されており、下位３ビツトのト
ランスファゲート１４にはデータの「０」に対応した接
地電位が、４ビツト目ないし７ビツト目のトランスファ
ゲート１４には上記バイナリ信号ＡないしＤがそれぞれ
供給され、最上位ビットである８ビツト目のトランスフ
ァゲート１４にはデータの「０」に対応した接地電位が
供給されている。このベクタ度検出力ゲート回路１３内
の各トランスフ１ゲート１４は後述する信号ＶＲＤに基
づきそれぞれの入力データを出力することにより４ビツ
トのベクタを８ビツトに変換し、変換された８ビツトの
ベクタ（以下、このベクタを［Ｖ］と称する。ただし、
この［Ｖ］は１６進数で表現されている）は上記データ
バス０８０ないしＤＢ７上に出力される。

上記ＤＭＡコントローラ部２０には、上記データバスＤ
ＢＯないしＤＢ７上の上記８ビツトのベクタ［Ｖ］のう
ち上記エンコーダ１２から出力された４ビツトのバイナ
リ信号ＡないしＤをラッチするベクタラッチ回路２１が
設けられている。このベクタラッチ回路２１は上記信号
ＶＲＤに基づきこのベクタをラッチする。ここでラッチ
されたＡないしＤからなるベクタはデコーダ２２に供給
される。このデコーダ２２はこの４ビツトのバイナリ信
号ＡないしＤからなるベクタをＯないし１５の１６通り
の信号に変換する。この１６通りの信号はそれぞれ、こ
のＤＭＡコントロー５部２０内に設けられた１６個のＡ
ＮＤゲート回路２３の一方端子に供給されている。

また、このＤＭＡコントロー５部２０内には１６ビツト
のデータをラッチするＤＭＡイネーブルフラグレジスタ
２４が設けられている。このＤＭＡイネーブルフラグレ
ジスタ２４にラッチされる１６ビツトのデータは上記１
６本の割込み信号線１１による割込みに対応して予め設
定されるものであり、例えばそのｖｊ込みが通常の割込
みである場合にはフラグとして「０」のデータが、その
割込みがＤＭＡ動作を要求する割込みである場合にはフ
ラグとして「１」のデータがそれぞれラッチされる。そ
してこのＤＭＡイネーブルフラグレジスタ２４でラッチ
されている１６ビツトのフラグデータは上記１６個のＡ
ＮＤゲート回路２３の他方端子にそれぞれ供給されてい
る。これら１６個のＡＮ［）ゲート回路２３の出力はＯ
Ｒゲート回路２５に並列に供給されている。

このＯＲゲート回路２５からは上記割込みコントローラ
１０に入力された割込みがＤＭＡ１１１作を要求する割
込みであるかもしくは通常の割込みであるかを区別する
ための制御信号ＤＭＡ／ｒＮＴが出力される。この制御
信号ＤＭＡ／ＩＮＴは上記ＣＰＵ部３０に供給される。

ＣＰＵ部３０には、モードレジスタ３１、カウンタ３２
、インス１〜ラクションレジスタ＜　Ｉ　Ｒ）　３３、
予めマイクロコードを格納し上記モードレジスタ３１、
カウンタ３２、ｌＲ３３の出力によってアドレス指定さ
れた１ｍのマイクロコードを読み出すマイクロコードＲ
ＯＭ３４、このマイクロコードＲＯＭ　３４／）＼ら読
み出されるマイクロコードに基づき１２２全体の各部分
を制御するためのタイミング信号を発生するタイミング
信号発生回路３５、算術演算及び論理演算を実行する算
術−論理演算ユニット（ＡＬｔＪ＞３６、プログラムカ
ウンタ（ＰＣ，ただし図示せず）、プログラムステータ
スワード（ＰＳＷ、同じく図示せず）などの各種カウン
タ及びレジスタからなる内部レジスタ３７、上位８ビツ
トのアドレスをラッチする上位アドレスラッチＡＬＨ及
び下位８ビツトのアドレスをラッチする下位アドレスラ
ッチＡＬＬからなるアドレスラッチ回路３８、上記デー
タバスＤＢＯないしＤ　８１５上のデータをラッチする
データラッチ回路３９．１６進数で［００］のデータを
ラッチするラッチ回路４０．１６進数で［ＦＦ’ｌのデ
ータをラッチするラッチ回路４１が設けられている。

そして上記モードレジスタ３１には上記割込みコン１−
ローラ部１０で発生する割込み要求信号ＩＮＴＲＥＱ及
び上記Ｄ　Ｍ　Ａコントローラ部２０で発生する制御信
号ＤＭＡ／ｒＮＴが供給され、このモードレジスタ３１
はこの両信号を格納する。

上記マイクロコードＲＯＭ３４は装置全体の各部分を制
御するためのブ■コグラムをマイクロコードとして格納
しており、このプログラムには通常の処理、通常の割込
み処理を実行制御するためのものの他にＤ　Ｍ　Ａ　６
作を実行制御するためのもの０含まれている。

上記タイミング信号発生回路３５はよ記マイクロコード
ＲＯＭ３４から読み出されるマイクロコードに応じて上
記ベクタリード制御信号ＶＲＤを始めとする各種タイミ
ング信号を発生する。

第２図は上記演算処理装置がアクセスするデータ領域の
データ記憶マツプを示す図である。このデータ領域の大
きさは１６進数のアドレスで［００００］から［ＦＦＦ
Ｆ］の範囲にある。そして、例えばアドレス［００００
］　＋　［Ｖ］を先頭アドレスとする領域には通常の割
込み処理ルーチン用処理プログラムが格納されている。

またアドレス［ＦＦ０Ｏ］　＋　［Ｖ］から始まる各８
バイトにはそれぞれＤＭＡ動作に必要なデータ、アドレ
ス値が予め格納されている。すなわち第１バイト目には
ＤＭＡコマンドが格納される。このＤＭＡコマンドには
、Ｄ　Ｍ　Ａ転送が１バイｌ−転送か２バイト転送かを
区別するパラメータ、データ転送元のデータｆｎＲを示
すソースポインタの内容をデータ転送毎にインクリメン
１〜するかもしくはディクリメントするかあるいは変化
させないで一定のままにしておくかを区別するパラメー
タ、データ転送先のデータ領域を示すディストネーショ
ンポインタの内容をデータ転送毎にインクリメントする
かもしくはディクリメンｌ〜するかあるいは変化させな
いで一定のままにしておくかを区別するパラメータなど
が含まれている。第２バイト目にはソースポインタの下
位ビットが格納される。第３バイト目にはソースポイン
タの上位ビットが格納される。

第４バイト目にはディストネーションポインタの下位ビ
ットが格納される。第５バイト目にはディストネーショ
ンポインタの上位ビットが格納される。ざらに第６バイ
ト目には転送カウント数が格納される。また第７バイト
目と第８バイト目には何のデータも格納されていない。

これはベクタ単位であることによる。

次に上記のような構成の装置の動作を説明する。

まず、装置全体のリセット後に、図示しないメモリに予
め格納されている所定のプログラムが実行される。この
とき、図示しない周辺装置で割込み処理の要求が発生し
た場合には、前記１６本の割込み信号線１１のうちいず
れか一つがアクティブにされる。ここで例えば１の割込
み信号線１１がアクティブにされたとする。これにより
割込みコントローラ１０内のエンコーダ１２で４ビツト
の出力信＠ＡないしＤのうち信号Ａのみが「１」となる
ようなエンコードが行なわれると共に信号ＩＮＴＲＥＱ
がアクティブにされる。この信＠ＩＮＴＲＥＱがアクテ
ィブにされることにより、０２０部３０内のモードレジ
スタ３１の出力によりマイクロコードＲＯＭ　３４がア
ドレス指定され、このアドレス指定された領域に格納さ
れているマイクロコードが読み出される。そしてこのマ
イクロコードにより、タイミング信号発生回路３５でベ
クタリード制御信号（１尺りが発生される。

この信号ＶＲＤが人力することにより、割込みコントロ
ーラ１０ではベクタ変換出力ゲート回路１３内の８個の
トランスファゲート１４が動作し、８ピツ１へのベクタ
［Ｖ］がデータバスＤＢＯないしＤ８７に出力される。

この８ビツトのベクタ［Ｖ］は第３図に示すように、０
．１，２．７ビツト目がそれぞれ「０」に固定され、３
ビツト目ないし６ビツト目がエンコーダ１２からの出力
データＡないしＤにされる。従って、この場合にベクタ
［Ｖ］は３ビツト目のビットのみが「１」にされる。こ
れを１６進数で表現すると［０８］になる。

他方、このベクタ［Ｖ］はデータバスＤＢＯないしＤＢ
７を介してＤ　Ｍ　Ａコントローラ部２０に入力されて
いる。このため、上記信号ＶＲＤが入力すると、このベ
クタ［］のうち３ビツト目ないし６ビツト目のデータ、
すなわち前記信号ＡないしＤがベクタラッチ回路２１で
ラッチされる。この後、ここでラッチされたデータがデ
コーダ２２で変換されることによりその１６通りの出力
信号のうち１の出力のみがアクティブにされる。ところ
で、上記１の割込み信号線１１がＤＭＡ動作を要求する
ための割込信号線として使用される場合、この信号線１
１による割込みに対応してＤＭＡイネーブルフラグレジ
スタ２４にラッチされているデータは「１」にされてい
る。この結果、デコーダ２２でアクティブにされた信号
が供給されるＡＮＤゲート回路２３の出力が「１」とな
り、この後、ＯＲゲート・回路２５の出力信！ＤＭＡ／
（ＮＴがアクティブにされる。

この信号ＤＭＡ／ＩＮＴがアクティブにされると、０２
０部３０内のモードレジスタ３１の出力によりマイクロ
コードＲＯＭ３４がアドレス指定され、このアドレス指
定された領域に格納されているマイクロコードが読み出
される。このとき読み出されるマイクロコードはＤＭＡ
１１１作を実行制御するためのプログラムの先頭のもの
である。

他方、割込みコントローラ部１０から出力されたベクタ
［■］はデータバスＤＢＯないしＤＢ７を介して０８０
部３０にも入力されている。そしてこのベクタ［Ｖ］は
タイミング信号発生回路３５からのタイミング信号に基
づき内部レジスタ３７内にいったん格納される。この後
、この内部レジスタ回路３７内に格納されたベクタＣＶ
Ｉがアドレスラッチ回路３８の下位アドレスラッチＡＬ
Ｌに送られ、ラッチされる。さらにラッチ回路４１でラ
ッチされているデータ［ＦＦ］がアドレスラッチ回路３
８の上位アドレスラッチＡＬＨに送られ、ラッチされる
。これにより、このアドレスラッチ回路３８にはアドレ
ス［ＦＦ０Ｏ］　＋　［Ｖ］がラッチされたことになる
。そして口の後、このアドレスがアドレスバスＡＢＯな
いしＡ　Ｂ　１５上に出力される。このアドレスにより
、前記第２図中のデータ領域のアドレス［ＦＦ０Ｏ］　
＋［Ｖ］で始まる領域に予め格納されている６バイトの
、ＤＭＡ動作に必要なデータ、アドレス値、すなわちＤ
ＭＡコマンド、ソースポインタ、ディス１−ネーション
ポインタ、転送カウント数がアドレス指定されて順次読
み出され、０２０部３０内の内部レジスタ３７に送られ
る。

この後はこのデータ、アドレス値を用いたＤＭＡ転送動
作が、０２０部３０内のマイクロコードＲＯＭ３４で予
め格納されているマイクロコードに基づいて実行される
。このとぎのマイクロコードＲＯＭ３４のアドレス指定
はカウンタ３２の出力で行われる。ＤＭＡ転送動作の１
バイトもしくは２バイト毎の実行後は、０２０部３０よ
りＤＭＡ動作に必要なデータ、アドレス値が更新され、
再び元のデータ領域に格納される。ここの段階ではまだ
全てのＤＭＡ転送動作が終了していないので、この後、
上記割込み信号線１１が再びアクティブにされ、上記同
様の動作が再び行われる。そしてこの様な動作が何回か
行われた後、データ領域の格納されているＤＭＡ動作に
必要な６バイトのデータのうち、６バイト目の転送カウ
ント数がＯになったことが検出されると、０２０部３０
では全てのＤＭＡ転送が終了したと判断され、ＤＭＡ転
送動作が終了する。

他方、上記割込み信号ａ１１がアクティブにされた後、
この割込み信号線１１が通常の割込み処理を要求するた
めのものである場合、この信号線１１による割込みに対
応してＤＭＡイネーブルフラグレジスタ２４にラッチさ
れているデータはｒＯＪにされている。この結果、デコ
ーダ２２でアクティブにされた信号が供給されるＡＮＤ
ゲート回路２３の出力は「０」となり、この後、ＯＲゲ
ート回路２５の出力信！ＤＭＡ、ＩＮＴはノンアクティ
ブにされる。信号ＤＭＡ／ＩＮＴがノンアクティブの場
合、０２０部３０内のモードレジスタ３１の出力により
マイクロコードＲＯＭ３４がアドレス指定されて読み出
されるマイクロコードは通常の割込み処理を実行制御す
るためのプログラムの先頭のものである。

そしてこの場合には、この内部レジスタ回路３７内に格
納されたベクタ［Ｖ］がアドレスラッチ回路３８の下位
アドレスラッチＡＬＬに送られ、ラッチ回路４０でラッ
チされているデータ［００］がアドレスラッチ回路３８
の上位アドレスラッチＡＬＨに送られ、それぞれラッチ
される。これにより、このアドレスラッチ回路３８には
アドレス［００００１１−［Ｖ］がラッチされたことに
なる。そしてこの後、このアドレスがアドレスバスＡＢ
ＯないしＡ　Ｂ　１５上に出力される。このアドレスに
より、前記第２図中のデータ領域のアドレス［００００
］＋［Ｖ］で始まる領域に予め格納されている通常の割
込みα理ルーチンが読み出され、従来と同様の割込み処
理の実行が行われる。

第４図は上記のような動作をまとめたフローチャートで
ある。まず、装置全体のリセット後に、図示しないメモ
リに予め格納されている所定のプログラムが実行される
（ステップａ）。次に図示しない周辺装置からの割込み
を受付けたか否かが検出される（ステップｂ）。この割
込みの受付けの検出は割込みコントローラ部１０で割込
み要求信＠ＩＮＴＲＥＱが発生されたか否かで行われる
。

このとき、割込みの受付けがなされない場合には再び上
記ステップａに戻り、上記プログラムの実行が継続され
る。他方、このステップｂで割込み受付けが検出された
場合にはベクタ［Ｖ］の読み込みが行われる（ステップ
Ｃ）。ベクタ［Ｖ］の読み込み後は、ＤＭＡコントロー
５部２０で発生される制御信号ＤＭＡ／Ｉ　ＮＴが「１
」であるか否かが検出される（ステップｄ）。このステ
ップｄで「１」であることが検出され、上記割込みがＤ
ＭＡ転送動作を要求する割込みである場合には、次にＤ
ＭＡパラメータがデータ領域の［ＦＦ０Ｏ］＋［Ｖ］番
地から読み出される（ステップｅ）。

Ｄ〜ＩＡパラメータの読み出し後は、このパラメータを
使用してＤＭＡ転送が実行される（ステップｆ）。上記
１回のＤＭＡ転送が終了すると、次に更新されたＤＭＡ
パラメータがデータ領域の［ＦＦＯ］　＋　［Ｖ］番地
に再び書き込まれる〈ステップｇ）。この後、更新され
たＤＭＡパラメータ内の転送カウント数が０でないか否
かが検出される（ステップｈ）。このステップｈｃおい
て転送カウント数がＯでないことが検出されれば、未だ
Ｄ　ＭＡ転送が終了していないので、再びステップａに
戻る。

使方、上記ステップｄにおいて信＠　Ｄ　Ｍ　Ａ　／Ｉ
ＮＴがｒＯＪであることが検出され、上記割込みが通常
の割込み処理を要求する割込みである場合には、次にプ
ログラムカウンタ（ＰＣ）及びプログラムステータスワ
ード（Ｐ　Ｓ　Ｗ　）がブツシュされ、データ領域の［
００００］　＋　［Ｖ］番地からプログラムが読み出さ
れて通常の割込み処理が実行される（ステップｉ）。

また上記ステップｈにおいて転送カウント・数が０であ
ることが検出されると、ＤＭＡ転送が終了したとして上
記ステップｉが実行される。この後、この通常の割込み
処理が実行されることにより割込み処理が終了したデー
タが出力される。

このようにこの実施例の演算処理装置では、割込み処理
機能を有する従来の装置に対して新たにＤＭＡコントロ
ー５部２０を付加し、従来のＤＭＡＣが持つ機能をマイ
クロコードＲＯＭ３４内のマイクロコードとデータ領域
の格納データとにより実現するようにしたものである１
、このため、装置全体のハードウェアについては、従来
装置のように専用のＤＭＡＣ＠設ける場合に比較して大
幅に減少させることができる。すなわち、通常の割り込
み処理機能持つ従来の演算処理装置と比較して、ＤＭＡ
コント［〕−ラ部２０とマイクロコードＲＯＭ３４のＤ
ＭＡ割込み処理に要するデータを格納する分だけ増加す
ることになる。ところが、このようなハードウェア量の
増加分は専用のＤＭＡＣと比べれば橿わずかである。

他方、ＤＭＡ転送の動作速度については、マイクロコー
ドＲＯＭ３４からのマイクロコードによる制御であるた
め、専用のＤＭＡＣを用いたＶ場合よりはわずかに遅く
なるが、プログラム処理による割込み処理よりは大幅に
高速化することができる。

［発明の効果］以上説明したようにこの発明によれば、少ないハードウ
ェア量でデータ転送を高速に行なうことができる演算処
理装置を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例装置の構成を示すブロック
図、第２図は上記実論例装置を説明するためのデータ記
憶マツプを示す図、第３図は上記実施例装置を説明する
ためのデータ構成を示す図、第４図は上記実施例装置の
動作を示すフローチャート、第５図は従来の電子計算機
システムの構成を示すブロック図である。１０・・・割込みコントローラ部、１１・・・割込み信
号線、１２・・・エンコーダ、１３・・・ベクタ変換出
力ゲート回路、２０・・・ＤＭＡコントローラ部、２１
・・・ベクタラッチ回路、２２・・・デコーダ、２４・
・・ＤＭＡイネーブルフラグレジスタ、３０・・・ＣＰ
Ｕ部、３１・・・モードレジスタ、３２・・・カウンタ
、３４・・・マイクロコードＲＯＭ、３５・・・タイミ
ング信号発生回路、３６・・・ＡＬＵ、３７・・・内部
レジスタ回路、３８・・・アドレスラッチ回路、４０．
４１・・・ラッチ回路。出願人代理人　弁理士　鈴江武彦第２図第５図第３図

Claims

【特許請求の範囲】

（１）割込み信号を検出しこれに対応したベクタを発生
する割込み検出手段と、上記ベクタに基づいて上記割込
みがダイレクトメモリアクセス動作を要求する割込み処
理かもしくは通常の割込み処理かを区別するための制御
信号を発生する制御信号発生手段と、ダイレクトメモリ
アクセス動作を達成するための機能をマイクロプログラ
ムとして格納し、上記制御信号発生手段でダイレクトメ
モリアクセス動作を要求する割込み処理に対応した制御
信号が発生されたときにこのマイクロプログラムを順次
読み出してダイレクトメモリアクセス動作の実行を制御
する演算処理手段と、上記割込み処理手段で発生された
ベクタを上記演算処理手段のプログラム動作の下で変更
するベクタ変更手段とを具備したことを特徴とする演算
処理装置。
（２）割込み信号を検出しこれに対応したベクタを発生
する割込み検出手段と、上記割込み信号がダイレクトメ
モリアクセス動作を要求する割込み処理かもしくは通常
の割込み処理かを区別するためのデータを格納するレジ
スタと、上記ベクタに基づき上記レジスタのデータを選
択して出力するデータ選択手段と、少なくともダイレク
トメモリアクセス動作を達成するための機能をマイクロ
プログラムとして格納するプログラム格納手段と、上記
データ選択手段でダイレクトメモリアクセス動作を要求
する割込み処理に対応したデータが選択されたときに上
記プログラム格納手段からマイクロプログラムを順次読
み出してダイレクトメモリアクセス動作の実行を制御す
る演算処理手段と、上記割込み処理手段で発生されたベ
クタを上記演算処理手段のプログラム動作の下で変更す
るベクタ変更手段とを具備したことを特徴とする演算処
理装置。
（３）前記ベクタ変更手段で変更されたベクタで示され
るデータ領域には予め、ダイレクトメモリアクセス動作
を実行する際に必要なコマンド、データ転送元のアドレ
ス、データ転送先のアドレス、データ転送数などの各種
データが格納されている特許請求の範囲第１項もしくは
第２項のいずれかに記載の演算処理装置。