JPH03142504A - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
- Publication number
- JPH03142504A JPH03142504A JP1279645A JP27964589A JPH03142504A JP H03142504 A JPH03142504 A JP H03142504A JP 1279645 A JP1279645 A JP 1279645A JP 27964589 A JP27964589 A JP 27964589A JP H03142504 A JPH03142504 A JP H03142504A
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- JP
- Japan
- Prior art keywords
- interrupt
- input
- interruption
- information
- output device
- Prior art date
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- Pending
Links
- 239000013598 vector Substances 0.000 claims abstract description 18
- 238000010586 diagram Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
- G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明はプログラマブルコントローラに係り、特に複数
の入出力装置から同時に割り込み処理要求が発生した時
に、各入出力装置の割り込み処理の優先順位を決定しベ
クターを生成する割り込み制御手段を備えたプログラマ
ブルコントローラに関する。
の入出力装置から同時に割り込み処理要求が発生した時
に、各入出力装置の割り込み処理の優先順位を決定しベ
クターを生成する割り込み制御手段を備えたプログラマ
ブルコントローラに関する。
（従来の技術）
プログラマブルコントローラにおける従来の割り込み制
御の方法を第４図に示す。
御の方法を第４図に示す。
第４図において、ＣＰＵ５は、プログラマブルコントロ
ーラにおける中央データ処理ユニットで、入出力装置に
対するデータ処理や割り込みサービス処理を行う、ＲＡ
Ｍ６．ＲＯＭ７はＣＰＵ５のメモリを構成している。基
本ユニット４Ａおよび拡張ユニット４Ｂは複数の入出力
装置３をまとめて１つのユニットを構成しており、拡張
ユニット４Ｂは拡張データバスＣＤＡＴＡを介していく
つか接続され、多数の入出力装置３とのデータ交換を行
うことができる。ユニット割り込み許可信号ＣＩＥＩは
拡張ユニット４Ｂの入出力装置３から割り込み要求があ
った場合、基本ユニット４Ａの入出力装置３からの割り
込み要求との優先順位に従って出力される。すなわち、
拡張ユニット４Ｂからの割り込み要求信号ＩＲＰ又は基
本ユニットの割り込み要求信号Ｑ ＩＩＡいずれかの要
求があった場合、ＣＰＵ５に対してＣＰＵ割り込み要求
信号１２１１Ｂをアクティブとする。ＣＰＵ５はこれを
信号の立上りタイミングでアクノリッジ信号ＩＮＴＡＣ
が生成され、基本ユニットからの割り込み要求がある場
合は、優先順位の高い基本ユニットの割り込みを受け付
けるために基本ユニットの割り込み許可信号ＢＩＥＩを
アクティブとし、拡張ユニットに対するユニット割り込
み許可信号ＣＩＥＩをインアクティブとする。基本ユニ
ットからの割り込み要求が無い場合はアクノリッジ信号
■ＮＴＡＣに同期して、ユニット割り込み許可信号ＣＩ
ＥＩがアクティブとなり拡張ユニットからの割り込みが
受付けられる。
ーラにおける中央データ処理ユニットで、入出力装置に
対するデータ処理や割り込みサービス処理を行う、ＲＡ
Ｍ６．ＲＯＭ７はＣＰＵ５のメモリを構成している。基
本ユニット４Ａおよび拡張ユニット４Ｂは複数の入出力
装置３をまとめて１つのユニットを構成しており、拡張
ユニット４Ｂは拡張データバスＣＤＡＴＡを介していく
つか接続され、多数の入出力装置３とのデータ交換を行
うことができる。ユニット割り込み許可信号ＣＩＥＩは
拡張ユニット４Ｂの入出力装置３から割り込み要求があ
った場合、基本ユニット４Ａの入出力装置３からの割り
込み要求との優先順位に従って出力される。すなわち、
拡張ユニット４Ｂからの割り込み要求信号ＩＲＰ又は基
本ユニットの割り込み要求信号Ｑ ＩＩＡいずれかの要
求があった場合、ＣＰＵ５に対してＣＰＵ割り込み要求
信号１２１１Ｂをアクティブとする。ＣＰＵ５はこれを
信号の立上りタイミングでアクノリッジ信号ＩＮＴＡＣ
が生成され、基本ユニットからの割り込み要求がある場
合は、優先順位の高い基本ユニットの割り込みを受け付
けるために基本ユニットの割り込み許可信号ＢＩＥＩを
アクティブとし、拡張ユニットに対するユニット割り込
み許可信号ＣＩＥＩをインアクティブとする。基本ユニ
ットからの割り込み要求が無い場合はアクノリッジ信号
■ＮＴＡＣに同期して、ユニット割り込み許可信号ＣＩ
ＥＩがアクティブとなり拡張ユニットからの割り込みが
受付けられる。
各拡張ユニット４Ｂのインターフェイス回路２内の割り
込み制御回路１は、各拡張ユニット４Ｂ間の割り込み要
求及び拡張ユニット４Ｂ内の各人み要求をワイヤードオ
アし基本ユニット４Ａを経由してＣＰＵ５へ割り込み要
求をかける。入出力装置割り込み許可信号ＩＥＩは拡張
ユニット４Ｂ内の１番目の入出力装置３へ割り込み許可
する。
込み制御回路１は、各拡張ユニット４Ｂ間の割り込み要
求及び拡張ユニット４Ｂ内の各人み要求をワイヤードオ
アし基本ユニット４Ａを経由してＣＰＵ５へ割り込み要
求をかける。入出力装置割り込み許可信号ＩＥＩは拡張
ユニット４Ｂ内の１番目の入出力装置３へ割り込み許可
する。
ユニット割り込み許可出力信号ＣＩＥＯは後段の拡張ユ
ニットに対する割り込み許可信号である。
ニットに対する割り込み許可信号である。
データバスＤＡＴＡはＣＰＵ５と各入出力装置３間で拡
張データバスＣＤＡＴＡを介してデータ交換を行う。
張データバスＣＤＡＴＡを介してデータ交換を行う。
第５図は拡張ユニット４内の割り込み制御回路１及び入
出力装置３間で割り込みを受け付ける従来の方法で、第
６図はそのタイミングチャートである。第５図において
入出力装置３がＣＰＵに対して割り込み処理要求を行う
場合、割り込み要因により割り込み要求回路２０３は処
理要求信号ＩＮＴを第６図のＴ１のタイミングでアクテ
ィブとする。この信号は出カバソファ２０７（オープン
コレクタ）から出力され複数の入出力装置３の処理要求
をワイヤードオアにより出力可能としている。出力され
た信号は割り込み要求信号ＩＲＰとしてＣＰＵへ取り込
まれる。ＣＰＵは割り込みを受け付けるとＴ２のタイミ
ングで割り込みのアクノリッジ信号ＩＮＴＡＣを割り込
み制御回路１及び入出力装置３へ返信する。これに同期
して割り込み制御回路（は割り込み要求信号ＩＲＰがア
クティブの場合、ユニット割り込み受け付は信号Ｑ２３
をアクティブとする。この時ユニット割り込み許可信号
ＣＩＥＩがアクティブであれば、入出力装置割り込み許
可信号ＩＥＩをアクティブとし、割り込み要求を行った
入出力装置３に対して許可信号を出力する。この時、自
ユニットが割り込みを受け付けたため、下段に対するユ
ニット割り込み許可信号ＣＩＥＯは禁止される。また、
各入出力装置３が同時゛に処理要求信号ＩＮＴを出力し
ている場合、アクノリッジ信号ＩＮＴＡＣに同期してＴ
１０割り込み受付は信号Ｑ２５をアクティブとする。
出力装置３間で割り込みを受け付ける従来の方法で、第
６図はそのタイミングチャートである。第５図において
入出力装置３がＣＰＵに対して割り込み処理要求を行う
場合、割り込み要因により割り込み要求回路２０３は処
理要求信号ＩＮＴを第６図のＴ１のタイミングでアクテ
ィブとする。この信号は出カバソファ２０７（オープン
コレクタ）から出力され複数の入出力装置３の処理要求
をワイヤードオアにより出力可能としている。出力され
た信号は割り込み要求信号ＩＲＰとしてＣＰＵへ取り込
まれる。ＣＰＵは割り込みを受け付けるとＴ２のタイミ
ングで割り込みのアクノリッジ信号ＩＮＴＡＣを割り込
み制御回路１及び入出力装置３へ返信する。これに同期
して割り込み制御回路（は割り込み要求信号ＩＲＰがア
クティブの場合、ユニット割り込み受け付は信号Ｑ２３
をアクティブとする。この時ユニット割り込み許可信号
ＣＩＥＩがアクティブであれば、入出力装置割り込み許
可信号ＩＥＩをアクティブとし、割り込み要求を行った
入出力装置３に対して許可信号を出力する。この時、自
ユニットが割り込みを受け付けたため、下段に対するユ
ニット割り込み許可信号ＣＩＥＯは禁止される。また、
各入出力装置３が同時゛に処理要求信号ＩＮＴを出力し
ている場合、アクノリッジ信号ＩＮＴＡＣに同期してＴ
１０割り込み受付は信号Ｑ２５をアクティブとする。
ここで入出力装置割り込み許可信号ＩＥＩがアクティブ
であれば、この入出力装置３はＡＮＤ回路２０６の出力
ＩＥＯによりＴ３のタイミングで後段の入出力装置３に
対して割り込み禁止状態とするとともに、 ＡＮＤ回路
２０５によりベクター生成回路２０８をアクティブとし
データバスＤＡＴＡ上へベクターデータを出力し、Ｔ４
のタイミングでこれがＣＰＵへ取り込まれる。
であれば、この入出力装置３はＡＮＤ回路２０６の出力
ＩＥＯによりＴ３のタイミングで後段の入出力装置３に
対して割り込み禁止状態とするとともに、 ＡＮＤ回路
２０５によりベクター生成回路２０８をアクティブとし
データバスＤＡＴＡ上へベクターデータを出力し、Ｔ４
のタイミングでこれがＣＰＵへ取り込まれる。
（発明が解決しようとする課題）
しかし、従来の方式ではユニット内の複数の入出力袋＠
３が同時にｃｐｕに対して割り込み要求信号ＩＲＰをア
クティブにした場合、アクノリッジ信号ＩＮＴＡＣに同
期して入出力装置割り込み許可信号ＩＥＩをアクティブ
とするがこれは各入出力装置３が連続して実装されてい
なければならず、途中が未実装のときや断線のときはＣ
ＰＵに割り込み要求を出しつづけ、割り込み処理が受け
付けられない状態へ落ち入ってしまう問題があった・ そこで本発明では割り込み要求受け付は時にデ−タバス
の各ビットをそれぞれの入出力装置３へ対応づけること
により、同時に複数台の入出力装置３からの割り込み要
求を受けとり割り込みの優先順位を決定しベクターを生
成する割り込み制御回路を備えたプログラマブルコント
ローラを提供することを目的とするものである。
３が同時にｃｐｕに対して割り込み要求信号ＩＲＰをア
クティブにした場合、アクノリッジ信号ＩＮＴＡＣに同
期して入出力装置割り込み許可信号ＩＥＩをアクティブ
とするがこれは各入出力装置３が連続して実装されてい
なければならず、途中が未実装のときや断線のときはＣ
ＰＵに割り込み要求を出しつづけ、割り込み処理が受け
付けられない状態へ落ち入ってしまう問題があった・ そこで本発明では割り込み要求受け付は時にデ−タバス
の各ビットをそれぞれの入出力装置３へ対応づけること
により、同時に複数台の入出力装置３からの割り込み要
求を受けとり割り込みの優先順位を決定しベクターを生
成する割り込み制御回路を備えたプログラマブルコント
ローラを提供することを目的とするものである。
（課題を解決するための手段）
上記の目的を達成するために本発明は、複数の入出力装
置から割り込み要求を受けるプログラマブルコントロー
ラにおいて、各入出力装置には実装位置に対応した情報
を検出する手段を備え、各入出力装置の割り込み要求を
実装位置に対応したデータバスのビットを介して同時に
受け付ける割り込み要求ラッチ手段と、同時割り込み要
求に対する優先順位を制御する優先順位制御手段と、こ
の優先順位制御手段で決定された入出力装置の実装位置
情報を含む割り込みベクターを生成するベクター生成手
段を設けてプログラマブルコントローラを構成する。
置から割り込み要求を受けるプログラマブルコントロー
ラにおいて、各入出力装置には実装位置に対応した情報
を検出する手段を備え、各入出力装置の割り込み要求を
実装位置に対応したデータバスのビットを介して同時に
受け付ける割り込み要求ラッチ手段と、同時割り込み要
求に対する優先順位を制御する優先順位制御手段と、こ
の優先順位制御手段で決定された入出力装置の実装位置
情報を含む割り込みベクターを生成するベクター生成手
段を設けてプログラマブルコントローラを構成する。
（作 用）
上記構成とすることにより、入出力装置は通常はデータ
バスとして使用している信号を、割り込みサイクル時に
自己の実装位置情報を含む割り込み要求信号として使用
し、任意の複数の入出力装置から同時に割り込み要求が
発生した場合に優先順位制御手段で決定された入出力装
置の割り込みベクターを生成することにより、ユニット
内の入出力装置の実装が自由に選択でき、連続して入出
力装置を実装する必要がなくなる。また断線や誤実装を
原因とした割り込み要求が処理されないというプツトロ
ック状態を回避することができる。
バスとして使用している信号を、割り込みサイクル時に
自己の実装位置情報を含む割り込み要求信号として使用
し、任意の複数の入出力装置から同時に割り込み要求が
発生した場合に優先順位制御手段で決定された入出力装
置の割り込みベクターを生成することにより、ユニット
内の入出力装置の実装が自由に選択でき、連続して入出
力装置を実装する必要がなくなる。また断線や誤実装を
原因とした割り込み要求が処理されないというプツトロ
ック状態を回避することができる。
（実施例）
以下、本発明の実施例を図面を参照しながら説明する。
第１図は本発明の要部を示す実施例であって第２図はそ
の入出力装置３の詳細図である。
の入出力装置３の詳細図である。
ＣＰＵ、ＲＡＭ、ＲＯＭは図示してないが従来と同様に
備えられている。
備えられている。
を受け取る。第２図に入出力装置３の要部を示す。
入出力装置３で割り込み要因が発生した場合、割り込み
要求回路２０３は処理信号１１１２４をアクティブとし
、割り込み要求信号ＩＲＰによりＣＰＵへ割り込みを第
３図に示すＴ１０のタイミングで通知する。ＣＰＵは割
り込みを受け付けると割り込みアクノリッジ信号ＩＮＴ
Ａを割り込み制御回路１へ送信する。この信号によりタ
イミング制御回路１０７は各入出力装置３ に対して割
り込みデータ許可信号ＩＤＥＮをアクティブとする。こ
の信号よりＥＮと処理要求信号Ｑ２４が成立した場合、
ビット抽出回路３０２より割り込み情報が送出される。
要求回路２０３は処理信号１１１２４をアクティブとし
、割り込み要求信号ＩＲＰによりＣＰＵへ割り込みを第
３図に示すＴ１０のタイミングで通知する。ＣＰＵは割
り込みを受け付けると割り込みアクノリッジ信号ＩＮＴ
Ａを割り込み制御回路１へ送信する。この信号によりタ
イミング制御回路１０７は各入出力装置３ に対して割
り込みデータ許可信号ＩＤＥＮをアクティブとする。こ
の信号よりＥＮと処理要求信号Ｑ２４が成立した場合、
ビット抽出回路３０２より割り込み情報が送出される。
また、どの入出力装置から割り込みが発生したかを識別
する情報は各入出力装置が実装されるユニット側にハー
ド的に設定されており、入出力装置３が実装された位置
に対応した情報がＩ１０位置検出回路３０４で検出され
る。従って実装位置とデータバスＤＡＴＡ上のビットを
対応させることにより各入出力装置３の割り込み要求を
同時に扱うことが可能となる。データバスＤＡＴＡにの
せられた割り込み情報はタイミング制御回路１０７がら
７１２のタイミングで出力される割り込み要求ラッチ信
号ＩＲＥＱＬの立上がりパルスで割り込み要求ラッチ回
路１００に保持される。
する情報は各入出力装置が実装されるユニット側にハー
ド的に設定されており、入出力装置３が実装された位置
に対応した情報がＩ１０位置検出回路３０４で検出され
る。従って実装位置とデータバスＤＡＴＡ上のビットを
対応させることにより各入出力装置３の割り込み要求を
同時に扱うことが可能となる。データバスＤＡＴＡにの
せられた割り込み情報はタイミング制御回路１０７がら
７１２のタイミングで出力される割り込み要求ラッチ信
号ＩＲＥＱＬの立上がりパルスで割り込み要求ラッチ回
路１００に保持される。
プライオリティ制御回路１０１は前段のユニットからの
ユニット割り込み許可信号ＣＩＥＩがアクティブで自ユ
ニット内からの割り込み要求があれば、下段に対するユ
ニット割り込み許可信号ＣＩＥ○を禁止状態とする。
ユニット割り込み許可信号ＣＩＥＩがアクティブで自ユ
ニット内からの割り込み要求があれば、下段に対するユ
ニット割り込み許可信号ＣＩＥ○を禁止状態とする。
また、情報ラッチバスＱ３のいずれかがアクティブの時
、すなわち、いずれかの人出刃装置が割り込み要求を行
っている場合、割り込み発生信号ＩＲ８ＥＬをアクティ
ブとする。
、すなわち、いずれかの人出刃装置が割り込み要求を行
っている場合、割り込み発生信号ＩＲ８ＥＬをアクティ
ブとする。
プライオリティ設定回路１０２はＣＰＵがらデータバス
を介して最優先の人出刃装置番号が予め設定され、設定
された優先順位により割り込み情報をバイナリデータへ
変換し、ベクター情報の一部実装位置情報（スロットベ
クトル）ＳＬＴＤＡＴを生成する。一方、ユニット番号
生成回路１０３はユニット番号に対応した情報を、ベク
ター情報の一部ユニット情報ＵＮＤＡＴとして生成する
。これによりベクター生成回路１０４はリードゲート許
可信号ＲＧＥＮ及びＡＮＤ回路１０５の出力（上段ユニ
ットからの割り込み許可信号ＣＩＥＩと自ユニット内の
割り込み発生信号ＩＲ３ＥＬのＡＮＤ条件）ＶＤＥＮに
よりベクターコードを拡張データバスＣＤＡＴＡへのせ
、ＣＰＵはベクターを図３のＴ１４のタイミングで取り
込み、ベクターに対応した割り込み処理を行う。図３で
はＴｌｌのタイミングで双方向バッファ１０６をディス
エーブルとし、データバスＤＡＴＡと拡張データバスＣ
ＤＡＴＡを切り離し、Ｔ１３のタイミングで入出力装置
３から割り込み情報をデータバスＤＡＴＡへ出力する動
作を停止する。
を介して最優先の人出刃装置番号が予め設定され、設定
された優先順位により割り込み情報をバイナリデータへ
変換し、ベクター情報の一部実装位置情報（スロットベ
クトル）ＳＬＴＤＡＴを生成する。一方、ユニット番号
生成回路１０３はユニット番号に対応した情報を、ベク
ター情報の一部ユニット情報ＵＮＤＡＴとして生成する
。これによりベクター生成回路１０４はリードゲート許
可信号ＲＧＥＮ及びＡＮＤ回路１０５の出力（上段ユニ
ットからの割り込み許可信号ＣＩＥＩと自ユニット内の
割り込み発生信号ＩＲ３ＥＬのＡＮＤ条件）ＶＤＥＮに
よりベクターコードを拡張データバスＣＤＡＴＡへのせ
、ＣＰＵはベクターを図３のＴ１４のタイミングで取り
込み、ベクターに対応した割り込み処理を行う。図３で
はＴｌｌのタイミングで双方向バッファ１０６をディス
エーブルとし、データバスＤＡＴＡと拡張データバスＣ
ＤＡＴＡを切り離し、Ｔ１３のタイミングで入出力装置
３から割り込み情報をデータバスＤＡＴＡへ出力する動
作を停止する。
以上のように本実施例によれば入出力装置３の割り込み
情報を実装位置情報をデータバスＤＡＴＡを介して同時
に検出すると共に割り込み処理の優先順位を自由に設定
することが可能となり、実装上、使用上の制限が無くな
り柔軟性のある高速な割り込み応答を実現することがで
きる６〔発明の効果〕 本発明によれば、割り込み許可信号を入出力装置の並び
前により順番に出力するデイジ−チエインの方法を回避
することができ、必ずしも入出力装置を連続に実装する
必要がなくなる。また、割り込み要求信号を割り込みサ
イクル中は使用していないデータバスで代用し、さらに
、入出力装置の実装位置に対応したデータバスのビット
を使用するため、同一タイミングで各割り込み要求を受
け付け、これに優先順位を自由に設定することができる
。
情報を実装位置情報をデータバスＤＡＴＡを介して同時
に検出すると共に割り込み処理の優先順位を自由に設定
することが可能となり、実装上、使用上の制限が無くな
り柔軟性のある高速な割り込み応答を実現することがで
きる６〔発明の効果〕 本発明によれば、割り込み許可信号を入出力装置の並び
前により順番に出力するデイジ−チエインの方法を回避
することができ、必ずしも入出力装置を連続に実装する
必要がなくなる。また、割り込み要求信号を割り込みサ
イクル中は使用していないデータバスで代用し、さらに
、入出力装置の実装位置に対応したデータバスのビット
を使用するため、同一タイミングで各割り込み要求を受
け付け、これに優先順位を自由に設定することができる
。
第１図は本発明の要部である割り込み制御回路の実施例
を示すブロック図、第２図は上記実施例の入出力装置の
部分詳細図、第３図は上記実施例のタイミングチャート
、第４図は従来の割り込み制御回路のブロック図、第５
図は上記従来例の部分詳細図、第６図は上記従来例のタ
イミングチャートを示す。 １・・・割り込み制御回路 ３・・・入出力装置 １００・・・割り込み要求ラッチ回路 １０１・・・プライオリティ制御回路 １０２・・・プライオリティ設定回路 １０３・・ユニット番号生成回路 １０４・・・ベクター生成回路 ３０２・・・ビット抽出回路 ３０４・・Ｉ１０位置検出回路
を示すブロック図、第２図は上記実施例の入出力装置の
部分詳細図、第３図は上記実施例のタイミングチャート
、第４図は従来の割り込み制御回路のブロック図、第５
図は上記従来例の部分詳細図、第６図は上記従来例のタ
イミングチャートを示す。 １・・・割り込み制御回路 ３・・・入出力装置 １００・・・割り込み要求ラッチ回路 １０１・・・プライオリティ制御回路 １０２・・・プライオリティ設定回路 １０３・・ユニット番号生成回路 １０４・・・ベクター生成回路 ３０２・・・ビット抽出回路 ３０４・・Ｉ１０位置検出回路
Claims (1)
- 複数の入出力装置から割り込み要求を受けるプログラマ
ブルコントローラにおいて、各入出力装置には実装位置
に対応した情報を検出する手段を備え、各入出力装置の
割り込み要求を実装位置に対応したデータバスのビット
を介して同時に受け付ける割り込み要求ラッチ手段と、
同時割り込み要求に対する優先順位を制御する優先順位
制御手段と、この優先順位制御手段で決定された入出力
装置の実装位置情報を含む割り込みベクターを生成する
ベクター生成手段を設け、上記優先順位を自由に変更す
ることを可能としたプログラマブルコントローラ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1279645A JPH03142504A (ja) | 1989-10-30 | 1989-10-30 | プログラマブルコントローラ |
| DE69024913T DE69024913T2 (de) | 1989-10-30 | 1990-10-29 | Programmierbare Steuerungsvorrichtung mit Unterbrechungssteuerungsgerät zur Prioritätsbestimmung von Unterbrechungsanforderungen von einer Vielzahl von Ein-/Ausgabeeinrichtungen und zur Unterbrechungsvektorerzeugung |
| KR1019900017322A KR940000289B1 (ko) | 1989-10-30 | 1990-10-29 | 프로그래머블 콘트롤러(programmable controller) |
| EP90120726A EP0426081B1 (en) | 1989-10-30 | 1990-10-29 | Programmable controller having interrupt controller for determining priority for interrupt requests from a plurality of I/O devices and generating interrupt vector |
| US08/093,035 US5430879A (en) | 1989-10-30 | 1993-07-19 | Programmable controller having a means to accept a plurality of I/O devices mountable in arbitrary slots |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1279645A JPH03142504A (ja) | 1989-10-30 | 1989-10-30 | プログラマブルコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03142504A true JPH03142504A (ja) | 1991-06-18 |
Family
ID=17613870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1279645A Pending JPH03142504A (ja) | 1989-10-30 | 1989-10-30 | プログラマブルコントローラ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5430879A (ja) |
| EP (1) | EP0426081B1 (ja) |
| JP (1) | JPH03142504A (ja) |
| KR (1) | KR940000289B1 (ja) |
| DE (1) | DE69024913T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010021903A (ja) * | 2008-07-14 | 2010-01-28 | Sony Corp | リモートコントローラ、画像信号処理装置および画像信号処理方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5590338A (en) * | 1993-07-23 | 1996-12-31 | Dell Usa, L.P. | Combined multiprocessor interrupt controller and interprocessor communication mechanism |
| JPH07105175A (ja) * | 1993-10-08 | 1995-04-21 | Nec Corp | マイクロコンピュータ |
| US5671421A (en) * | 1994-12-07 | 1997-09-23 | Intel Corporation | Serial interrupt bus protocol |
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