JPH08287004A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH08287004A JPH08287004A JP11401195A JP11401195A JPH08287004A JP H08287004 A JPH08287004 A JP H08287004A JP 11401195 A JP11401195 A JP 11401195A JP 11401195 A JP11401195 A JP 11401195A JP H08287004 A JPH08287004 A JP H08287004A
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- Japan
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- dma
- cpu
- cycle
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Abstract
(57)【要約】
【目的】 ＤＭＡの実行中においてもＣＰＵがＤＭＡア
クセスを行わないデバイスに対して自由にＣＰＵサイク
ルを実行できるデータ処理装置を提供する。 【構成】 ＣＰＵの処理とＤＭＡ（ダイレクトメモリア
クセス）の処理とを並列的に行えるようにしたＤＭＡ方
式のデータ処理装置であって、ＤＭＡアクセスを行うＤ
ＭＡアクセス部とＤＭＡアクセスを行わない非ＤＭＡア
クセス部とのアドレス・データ・ライト・リード信号を
それぞれ別に供給するための第１および第２のバス手段
を有し、上記ＤＭＡアクセス部はＤＭＡコントローラか
らのアドレス・データ・ライト・リード信号を使用し、
上記非ＤＭＡアクセス部は直接ＣＰＵからのアドレス・
データ・リード・ライト信号を使用することによりＤＭ
Ａサイクルの実行中にＣＰＵサイクルを実行できるよう
にした構成となっている。
クセスを行わないデバイスに対して自由にＣＰＵサイク
ルを実行できるデータ処理装置を提供する。 【構成】 ＣＰＵの処理とＤＭＡ（ダイレクトメモリア
クセス）の処理とを並列的に行えるようにしたＤＭＡ方
式のデータ処理装置であって、ＤＭＡアクセスを行うＤ
ＭＡアクセス部とＤＭＡアクセスを行わない非ＤＭＡア
クセス部とのアドレス・データ・ライト・リード信号を
それぞれ別に供給するための第１および第２のバス手段
を有し、上記ＤＭＡアクセス部はＤＭＡコントローラか
らのアドレス・データ・ライト・リード信号を使用し、
上記非ＤＭＡアクセス部は直接ＣＰＵからのアドレス・
データ・リード・ライト信号を使用することによりＤＭ
Ａサイクルの実行中にＣＰＵサイクルを実行できるよう
にした構成となっている。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵとは独立にＤＭ
Ａコントローラを有すると共に、上記ＣＰＵとアクセス
対象間のデータ転送路とは独立した転送路を有し、上記
ＣＰＵの動作とＤＭＡの動作とを並列的に行えるように
したダイレクトメモリアクセス（ＤＭＡ）方式のデータ
処理装置に関し、特に、上記ＤＭＡの実行中においても
上記ＣＰＵがＤＭＡアクセスを行わないデバイスに対し
て自由にＣＰＵサイクルを実行できるデータ処理装置に
関する。
Ａコントローラを有すると共に、上記ＣＰＵとアクセス
対象間のデータ転送路とは独立した転送路を有し、上記
ＣＰＵの動作とＤＭＡの動作とを並列的に行えるように
したダイレクトメモリアクセス（ＤＭＡ）方式のデータ
処理装置に関し、特に、上記ＤＭＡの実行中においても
上記ＣＰＵがＤＭＡアクセスを行わないデバイスに対し
て自由にＣＰＵサイクルを実行できるデータ処理装置に
関する。
【０００２】
【従来の技術】一般に、ＣＰＵとは独立にＤＭＡコント
ローラを有すると共に、上記ＣＰＵとアクセス対象間の
データ転送路とは独立した転送路を有し、ＣＰＵの動作
とＤＭＡの動作とを並列的に行えるようにしたダイレク
トメモリアクセス（ＤＭＡ）方式のデータ処理装置が知
られている。図３に従来のＤＭＡ方式のデータ処理装置
の一例としての概略構成図を示す。図３に示す様に、こ
のデータ処理装置は、ＣＰＵ１と、ＤＭＡアドレスなど
を発生するＤＭＡバス信号発生部３および上記ＣＰＵ１
よりのＣＰＵアドレスと上記ＤＭＡバス信号発生部３よ
りのＤＭＡアドレスをマルチプレクスするマルチプレク
サ部５からなるＤＭＡコントローラ７と、上記マルチプ
レクサ部５を通してアドレス、データ、ライト信号ある
いはアドレス、リード信号を送ることによってデータの
書き込み／読み出しができる非ＤＭＡアクセス部９およ
びＤＭＡアクセス部１１とを有している。なお、上記Ｄ
ＭＡバス信号発生部３よりＣＰＵのＷＡＩＴ信号が上記
ＣＰＵ１に送られる様になっている。
ローラを有すると共に、上記ＣＰＵとアクセス対象間の
データ転送路とは独立した転送路を有し、ＣＰＵの動作
とＤＭＡの動作とを並列的に行えるようにしたダイレク
トメモリアクセス（ＤＭＡ）方式のデータ処理装置が知
られている。図３に従来のＤＭＡ方式のデータ処理装置
の一例としての概略構成図を示す。図３に示す様に、こ
のデータ処理装置は、ＣＰＵ１と、ＤＭＡアドレスなど
を発生するＤＭＡバス信号発生部３および上記ＣＰＵ１
よりのＣＰＵアドレスと上記ＤＭＡバス信号発生部３よ
りのＤＭＡアドレスをマルチプレクスするマルチプレク
サ部５からなるＤＭＡコントローラ７と、上記マルチプ
レクサ部５を通してアドレス、データ、ライト信号ある
いはアドレス、リード信号を送ることによってデータの
書き込み／読み出しができる非ＤＭＡアクセス部９およ
びＤＭＡアクセス部１１とを有している。なお、上記Ｄ
ＭＡバス信号発生部３よりＣＰＵのＷＡＩＴ信号が上記
ＣＰＵ１に送られる様になっている。
【０００３】しかしながら、上記従来のデータ処理装置
は、以下の様な欠点を有していた。上記ＣＰＵ１とＤＭ
Ａコントローラ７のバスライン１２が共通であったた
め、外部端子上では上記ＣＰＵ１とＤＭＡ７の同時実行
ができなかった。ＤＭＡ実行中はＣＰＵ１によるアクセ
スを禁止するか、または１サイクルごとにＣＰＵサイク
ルをもうけていたため、ＤＭＡ実行中はＣＰＵ１の処理
が遅くなる。すなわち、ＤＭＡ実行中はＣＰＵによるア
クセスを禁止した場合、上記ＣＰＵ１の処理がストップ
してしまい、１サイクルごとにＣＰＵサイクルを設けた
場合、半分ほどの処理しか行えなかった。また、特開平
４−２４８５４号には、ＤＭＡコントローラで外部端子
が使用される期間、内部バスを外部端子から切り離すこ
とにより、ＣＰＵからの内部モジュールに対する処理を
行う方法が記載されているが、上記問題点を十分に解決
するものではなかった。
は、以下の様な欠点を有していた。上記ＣＰＵ１とＤＭ
Ａコントローラ７のバスライン１２が共通であったた
め、外部端子上では上記ＣＰＵ１とＤＭＡ７の同時実行
ができなかった。ＤＭＡ実行中はＣＰＵ１によるアクセ
スを禁止するか、または１サイクルごとにＣＰＵサイク
ルをもうけていたため、ＤＭＡ実行中はＣＰＵ１の処理
が遅くなる。すなわち、ＤＭＡ実行中はＣＰＵによるア
クセスを禁止した場合、上記ＣＰＵ１の処理がストップ
してしまい、１サイクルごとにＣＰＵサイクルを設けた
場合、半分ほどの処理しか行えなかった。また、特開平
４−２４８５４号には、ＤＭＡコントローラで外部端子
が使用される期間、内部バスを外部端子から切り離すこ
とにより、ＣＰＵからの内部モジュールに対する処理を
行う方法が記載されているが、上記問題点を十分に解決
するものではなかった。
【０００４】
【発明の目的】本発明は、上述の如き従来の問題点を解
決するためになされたもので、その目的は、ＤＭＡの実
行中においてもＣＰＵがＤＭＡアクセスを行わないデバ
イスに対して自由にＣＰＵサイクルを実行できるデータ
処理装置を提供することである。
決するためになされたもので、その目的は、ＤＭＡの実
行中においてもＣＰＵがＤＭＡアクセスを行わないデバ
イスに対して自由にＣＰＵサイクルを実行できるデータ
処理装置を提供することである。
【０００５】
【発明の構成】上記目的を達成するため、請求項１に記
載の発明は、ＣＰＵの処理とＤＭＡ（ダイレクトメモリ
アクセス）の処理とを並列的に行えるようにしたＤＭＡ
方式のデータ処理装置において、ＤＭＡアクセスを行う
ＤＭＡアクセス部とＤＭＡアクセスを行わない非ＤＭＡ
アクセス部とのアドレス・データ・ライト・リード信号
をそれぞれ別に供給するための第１および第２のバス手
段を有し、上記ＤＭＡアクセス部はＤＭＡコントローラ
からのアドレス・データ・ライト・リード信号を使用
し、上記非ＤＭＡアクセス部は直接ＣＰＵからのアドレ
ス・データ・リード・ライト信号を使用することにより
ＤＭＡサイクルの実行中にＣＰＵサイクルを実行できる
ようにしたことを特徴とする。請求項２に記載の発明
は、上記請求項１に記載のデータ処理装置において、上
記ＤＭＡサイクル実行中に上記ＣＰＵがＤＭＡ転送の対
象にアクセスしようとした場合、そのＤＭＡサイクル終
了後にＣＰＵサイクルを入れてＣＰＵの処理を行い、そ
の後にＤＭＡ転送を再開する様にしたことを特徴とす
る。請求項３に記載の発明は、上記請求項１に記載のデ
ータ処理装置において、上記ＤＭＡ実行中のアドレスエ
リアと上記ＣＰＵの実行中のアドレスエリアとを比較
し、両者が一致した場合に、少なくとも１サイクル上記
ＣＰＵの処理をＷＡＩＴ状態にすることを特徴とする。
請求項４に記載の発明は、上記請求項１に記載のデータ
処理装置において、上記ＤＭＡ実行中のアドレスエリア
と上記ＣＰＵの実行中のアドレスエリアとを比較し、両
者が一致した場合に、少なくとも次のＤＭＡサイクルに
おいて上記ＤＭＡの処理をＷＡＩＴ状態にすることを特
徴とする。
載の発明は、ＣＰＵの処理とＤＭＡ（ダイレクトメモリ
アクセス）の処理とを並列的に行えるようにしたＤＭＡ
方式のデータ処理装置において、ＤＭＡアクセスを行う
ＤＭＡアクセス部とＤＭＡアクセスを行わない非ＤＭＡ
アクセス部とのアドレス・データ・ライト・リード信号
をそれぞれ別に供給するための第１および第２のバス手
段を有し、上記ＤＭＡアクセス部はＤＭＡコントローラ
からのアドレス・データ・ライト・リード信号を使用
し、上記非ＤＭＡアクセス部は直接ＣＰＵからのアドレ
ス・データ・リード・ライト信号を使用することにより
ＤＭＡサイクルの実行中にＣＰＵサイクルを実行できる
ようにしたことを特徴とする。請求項２に記載の発明
は、上記請求項１に記載のデータ処理装置において、上
記ＤＭＡサイクル実行中に上記ＣＰＵがＤＭＡ転送の対
象にアクセスしようとした場合、そのＤＭＡサイクル終
了後にＣＰＵサイクルを入れてＣＰＵの処理を行い、そ
の後にＤＭＡ転送を再開する様にしたことを特徴とす
る。請求項３に記載の発明は、上記請求項１に記載のデ
ータ処理装置において、上記ＤＭＡ実行中のアドレスエ
リアと上記ＣＰＵの実行中のアドレスエリアとを比較
し、両者が一致した場合に、少なくとも１サイクル上記
ＣＰＵの処理をＷＡＩＴ状態にすることを特徴とする。
請求項４に記載の発明は、上記請求項１に記載のデータ
処理装置において、上記ＤＭＡ実行中のアドレスエリア
と上記ＣＰＵの実行中のアドレスエリアとを比較し、両
者が一致した場合に、少なくとも次のＤＭＡサイクルに
おいて上記ＤＭＡの処理をＷＡＩＴ状態にすることを特
徴とする。
【０００６】
【作用】上記構成によれば、ＤＭＡアクセス部が使用す
るアドレス・データ・ライト・リード信号と非ＤＭＡア
クセス部が使用するアドレス・データ・ライト・リード
信号を別々にしているので、ＤＭＡの実行中においても
ＣＰＵが非ＤＭＡアクセス部に対して自由に処理を行え
る。また、ＤＭＡ実行中において、ＣＰＵがＤＭＡ転送
の対象デバイスに対してアクセスしようとした場合に、
ＤＭＡサイクル終了後に、ＤＭＡ転送を中断し、ＤＭＡ
バスをＣＰＵに解放するので、ＣＰＵ処理が実行でき
る。また、ＤＭＡ実行中にＣＰＵがＤＭＡ転送の対象デ
バイスに対してアクセスしようとした場合には、ＣＰＵ
を１サイクルＷＡＩＴ状態にすることにより、次サイク
ルでＤＭＡを中断し、ＣＰＵ処理を行うことができる。
また、ＤＭＡ実行中にＣＰＵがＤＭＡ転送の対象デバイ
スに対してアクセスしようとした場合には、ＤＭＡを次
のサイクルでＷＡＩＴ状態にすることにより次のサイク
ルをＣＰＵに割り当てることができ、次にＤＭＡ処理を
継続できる。
るアドレス・データ・ライト・リード信号と非ＤＭＡア
クセス部が使用するアドレス・データ・ライト・リード
信号を別々にしているので、ＤＭＡの実行中においても
ＣＰＵが非ＤＭＡアクセス部に対して自由に処理を行え
る。また、ＤＭＡ実行中において、ＣＰＵがＤＭＡ転送
の対象デバイスに対してアクセスしようとした場合に、
ＤＭＡサイクル終了後に、ＤＭＡ転送を中断し、ＤＭＡ
バスをＣＰＵに解放するので、ＣＰＵ処理が実行でき
る。また、ＤＭＡ実行中にＣＰＵがＤＭＡ転送の対象デ
バイスに対してアクセスしようとした場合には、ＣＰＵ
を１サイクルＷＡＩＴ状態にすることにより、次サイク
ルでＤＭＡを中断し、ＣＰＵ処理を行うことができる。
また、ＤＭＡ実行中にＣＰＵがＤＭＡ転送の対象デバイ
スに対してアクセスしようとした場合には、ＤＭＡを次
のサイクルでＷＡＩＴ状態にすることにより次のサイク
ルをＣＰＵに割り当てることができ、次にＤＭＡ処理を
継続できる。
【０００７】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は、本発明を実施したデータ処理装置の概
略構成図である。図１に示す様に、このデータ処理装置
は、ＣＰＵ１と、ＤＭＡアドレスなどを発生するＤＭＡ
バス信号発生部３および上記ＣＰＵ１からのＣＰＵアド
レスと上記ＤＭＡバス信号発生部３からのＤＭＡアドレ
スをマルチプレクスするマルチプレクサ部５からなるＤ
ＭＡコントローラ７と、アドレス・データ・ライト信号
あるいはアドレス・リード信号を送ることによってデー
タの書き込み読み出しができる非ＤＭＡアクセス部９お
よびＤＭＡアクセス部１１と、上記ＣＰＵ１と上記非Ｄ
ＭＡアクセス部９とを結ぶＣＰＵバス１３と、上記マル
チプレクサ部５と上記ＤＭＡアクセス部１１とを結ぶＤ
ＭＡバス１５と、上記ＣＰＵ１の実行アドレスエリアを
示すためのＣＰＵアドレスデコーダ１７と、ＤＭＡの実
行アドレスエリアを示すためのＤＭＡアドレスデコーダ
１９と、上記ＣＰＵ１の実行アドレスエリアと上記ＤＭ
Ａの実行アドレスエリアとを比較する比較器２１と、上
記比較器２１の比較結果に基づいて上記ＤＭＡバス信号
発生部３およびＣＰＵ１にＤＭＡＷＡＩＴ信号およびＣ
ＰＵＷＡＩＴ信号をそれぞれ出力するＷＡＩＴ発生部２
３とを有している。また、上記ＤＭＡバス信号発生部３
よりもＣＰＵＷＡＩＴ信号が上記ＣＰＵ１に送られる様
になっている。また、上記アクセス部９、１１は、例え
ば、メモリやＲＳ−２３２Ｃインターフェースの様な入
出力装置から成っている。
明する。図１は、本発明を実施したデータ処理装置の概
略構成図である。図１に示す様に、このデータ処理装置
は、ＣＰＵ１と、ＤＭＡアドレスなどを発生するＤＭＡ
バス信号発生部３および上記ＣＰＵ１からのＣＰＵアド
レスと上記ＤＭＡバス信号発生部３からのＤＭＡアドレ
スをマルチプレクスするマルチプレクサ部５からなるＤ
ＭＡコントローラ７と、アドレス・データ・ライト信号
あるいはアドレス・リード信号を送ることによってデー
タの書き込み読み出しができる非ＤＭＡアクセス部９お
よびＤＭＡアクセス部１１と、上記ＣＰＵ１と上記非Ｄ
ＭＡアクセス部９とを結ぶＣＰＵバス１３と、上記マル
チプレクサ部５と上記ＤＭＡアクセス部１１とを結ぶＤ
ＭＡバス１５と、上記ＣＰＵ１の実行アドレスエリアを
示すためのＣＰＵアドレスデコーダ１７と、ＤＭＡの実
行アドレスエリアを示すためのＤＭＡアドレスデコーダ
１９と、上記ＣＰＵ１の実行アドレスエリアと上記ＤＭ
Ａの実行アドレスエリアとを比較する比較器２１と、上
記比較器２１の比較結果に基づいて上記ＤＭＡバス信号
発生部３およびＣＰＵ１にＤＭＡＷＡＩＴ信号およびＣ
ＰＵＷＡＩＴ信号をそれぞれ出力するＷＡＩＴ発生部２
３とを有している。また、上記ＤＭＡバス信号発生部３
よりもＣＰＵＷＡＩＴ信号が上記ＣＰＵ１に送られる様
になっている。また、上記アクセス部９、１１は、例え
ば、メモリやＲＳ−２３２Ｃインターフェースの様な入
出力装置から成っている。
【０００８】次に、上記構成のデータ処理装置の動作に
ついて図２のタイムチャートを参照して説明する。上記
データ処理装置において、ＤＭＡ実行時の動作は、上記
ＣＰＵ１が上記ＤＭＡ転送の対象デバイスにアクセスし
ようとしたか、あるいはしなかったかによって異なる。
上記区別は、上記比較器２１によって、上記ＣＰＵの実
行アドレスエリアと上記ＤＭＡの実行アドレスエリアと
を比較することによって達成される。
ついて図２のタイムチャートを参照して説明する。上記
データ処理装置において、ＤＭＡ実行時の動作は、上記
ＣＰＵ１が上記ＤＭＡ転送の対象デバイスにアクセスし
ようとしたか、あるいはしなかったかによって異なる。
上記区別は、上記比較器２１によって、上記ＣＰＵの実
行アドレスエリアと上記ＤＭＡの実行アドレスエリアと
を比較することによって達成される。
【０００９】すなわち、上記ＣＰＵ１が上記ＤＭＡ転送
の対象デバイスにアクセスしようとしなかった場合、上
記比較器２１において上記ＣＰＵの実行アドレスエリア
とＤＭＡの実行アドレスエリアとが比較され、上記両エ
リアが重なっていないので、特にＷＡＩＴ制御の必要が
なく、上記ＷＡＩＴ発生部２３よりＷＡＩＴ信号が出力
されず、図２の通常サイクルＡに示す様に、上記ＤＭＡ
処理とＣＰＵ処理とが並行して行われる。
の対象デバイスにアクセスしようとしなかった場合、上
記比較器２１において上記ＣＰＵの実行アドレスエリア
とＤＭＡの実行アドレスエリアとが比較され、上記両エ
リアが重なっていないので、特にＷＡＩＴ制御の必要が
なく、上記ＷＡＩＴ発生部２３よりＷＡＩＴ信号が出力
されず、図２の通常サイクルＡに示す様に、上記ＤＭＡ
処理とＣＰＵ処理とが並行して行われる。
【００１０】次に、上記ＣＰＵ１が上記ＤＭＡ転送の対
象デバイスにアクセスしようとした場合、上記比較器２
１において上記ＣＰＵの実行アドレスエリアとＤＭＡの
実行アドレスエリアとが比較され、上記両者が重なって
いるので、図２のＷＡＩＴサイクルＣに示す様に、まず
第１サイクルで、上記ＣＰＵ１に対して上記ＷＡＩＴ発
生部２３よりＷＡＩＴ信号が発生され、上記ＣＰＵ１が
ＷＡＩＴし、その間に、上記ＤＭＡ７により、そのサイ
クルの処理が終了される。
象デバイスにアクセスしようとした場合、上記比較器２
１において上記ＣＰＵの実行アドレスエリアとＤＭＡの
実行アドレスエリアとが比較され、上記両者が重なって
いるので、図２のＷＡＩＴサイクルＣに示す様に、まず
第１サイクルで、上記ＣＰＵ１に対して上記ＷＡＩＴ発
生部２３よりＷＡＩＴ信号が発生され、上記ＣＰＵ１が
ＷＡＩＴし、その間に、上記ＤＭＡ７により、そのサイ
クルの処理が終了される。
【００１１】次に、上記ＷＡＩＴサイクルＣの第２サイ
クルにおいて、上記ＷＡＩＴ発生部２３により上記ＣＰ
Ｕ１のＷＡＩＴが解除されて上記ＣＰＵ１の処理が実行
されると共に、上記ＤＭＡバス信号発生部３に対して上
記ＷＡＩＴ発生部２３よりＷＡＩＴ信号が発生され、１
サイクルのＷＡＩＴがかけられてＤＭＡ処理が１サイク
ル遅らされる。そして、次の通常サイクルＢにおいて、
上記ＤＭＡ７のＷＡＩＴが解除されて、上記ＣＰＵ処理
とＤＭＡ処理とが並列して行われる。なお、上記通常サ
イクルＢにおいて上記ＣＰＵ１が再びＤＭＡ転送の対象
デバイスにアクセスしようとした場合は、再び上述した
ＷＡＩＴサイクルＣとなる。
クルにおいて、上記ＷＡＩＴ発生部２３により上記ＣＰ
Ｕ１のＷＡＩＴが解除されて上記ＣＰＵ１の処理が実行
されると共に、上記ＤＭＡバス信号発生部３に対して上
記ＷＡＩＴ発生部２３よりＷＡＩＴ信号が発生され、１
サイクルのＷＡＩＴがかけられてＤＭＡ処理が１サイク
ル遅らされる。そして、次の通常サイクルＢにおいて、
上記ＤＭＡ７のＷＡＩＴが解除されて、上記ＣＰＵ処理
とＤＭＡ処理とが並列して行われる。なお、上記通常サ
イクルＢにおいて上記ＣＰＵ１が再びＤＭＡ転送の対象
デバイスにアクセスしようとした場合は、再び上述した
ＷＡＩＴサイクルＣとなる。
【００１２】
【発明の効果】本発明によれば、ＤＭＡアクセス部が使
用するアドレス・データ・ライト・リード信号と非ＤＭ
Ａアクセス部が使用するアドレス・データ・ライト・リ
ード信号を別々にしているので、ＤＭＡの実行中におい
てもＣＰＵが非ＤＭＡアクセス部に対して自由に処理を
行える。また、ＤＭＡ実行中において、ＣＰＵがＤＭＡ
転送の対象デバイスに対してアクセスしようとした場合
に、ＤＭＡサイクル終了後に、ＤＭＡ転送を中断し、Ｄ
ＭＡバスをＣＰＵに解放するので、ＣＰＵ処理が実行で
きる。
用するアドレス・データ・ライト・リード信号と非ＤＭ
Ａアクセス部が使用するアドレス・データ・ライト・リ
ード信号を別々にしているので、ＤＭＡの実行中におい
てもＣＰＵが非ＤＭＡアクセス部に対して自由に処理を
行える。また、ＤＭＡ実行中において、ＣＰＵがＤＭＡ
転送の対象デバイスに対してアクセスしようとした場合
に、ＤＭＡサイクル終了後に、ＤＭＡ転送を中断し、Ｄ
ＭＡバスをＣＰＵに解放するので、ＣＰＵ処理が実行で
きる。
【００１３】また、ＤＭＡ実行中にＣＰＵがＤＭＡ転送
の対象デバイスに対してアクセスしようとした場合に
は、ＣＰＵを１サイクルＷＡＩＴ状態にすることによ
り、次サイクルでＤＭＡを中断し、ＣＰＵ処理を行うこ
とができる。また、ＤＭＡ実行中にＣＰＵがＤＭＡ転送
の対象デバイスに対してアクセスしようとした場合に
は、ＤＭＡを次のサイクルでＷＡＩＴ状態にすることに
より次のサイクルをＣＰＵに割り当てることができ、次
にＤＭＡ処理を継続できる。
の対象デバイスに対してアクセスしようとした場合に
は、ＣＰＵを１サイクルＷＡＩＴ状態にすることによ
り、次サイクルでＤＭＡを中断し、ＣＰＵ処理を行うこ
とができる。また、ＤＭＡ実行中にＣＰＵがＤＭＡ転送
の対象デバイスに対してアクセスしようとした場合に
は、ＤＭＡを次のサイクルでＷＡＩＴ状態にすることに
より次のサイクルをＣＰＵに割り当てることができ、次
にＤＭＡ処理を継続できる。
【図面の簡単な説明】
【図１】本発明を実施したデータ処理装置の概略構成図
である。
である。
【図２】図１に示したデータ処理装置の動作を示すタイ
ムチャートである。
ムチャートである。
【図３】従来のデータ処理装置の概略構成図である。
１…ＣＰＵ、 ３…ＤＭＡ
バス信号発生部、５…マルチプレクサ（ＭＰＸ）、
７…ＤＭＡコントローラ、９…非ＤＭＡアクセス
部、 １１…ＤＭＡアクセス部、１２…
バスライン、 １３…ＣＰＵバ
ス、１５…ＤＭＡバス、 １７…
ＣＰＵアドレスデコーダ、１９…ＤＭＡアドレスデコー
ダ、 ２１…比較器、２３…ＷＡＩＴ発生部、
バス信号発生部、５…マルチプレクサ（ＭＰＸ）、
７…ＤＭＡコントローラ、９…非ＤＭＡアクセス
部、 １１…ＤＭＡアクセス部、１２…
バスライン、 １３…ＣＰＵバ
ス、１５…ＤＭＡバス、 １７…
ＣＰＵアドレスデコーダ、１９…ＤＭＡアドレスデコー
ダ、 ２１…比較器、２３…ＷＡＩＴ発生部、
Claims (4)
- 【請求項１】 ＣＰＵの処理とＤＭＡ（ダイレクトメモ
リアクセス）の処理とを並列的に行えるようにしたＤＭ
Ａ方式のデータ処理装置であって、ＤＭＡアクセスを行
うＤＭＡアクセス部とＤＭＡアクセスを行わない非ＤＭ
Ａアクセス部とのアドレス・データ・ライト・リード信
号をそれぞれ別に供給するための第１および第２のバス
手段を有し、上記ＤＭＡアクセス部はＤＭＡコントロー
ラからのアドレス・データ・ライト・リード信号を使用
し、上記非ＤＭＡアクセス部は直接ＣＰＵからのアドレ
ス・データ・リード・ライト信号を使用することにより
ＤＭＡサイクルの実行中にＣＰＵサイクルを実行できる
ようにしたことを特徴とするデータ処理装置。 - 【請求項２】 上記ＤＭＡサイクル実行中に上記ＣＰＵ
がＤＭＡ転送の対象にアクセスしようとした場合、その
ＤＭＡサイクル終了後にＣＰＵサイクルを入れてＣＰＵ
の処理を行い、その後にＤＭＡ転送を再開する様にした
ことを特徴とする請求項１記載のデータ処理装置。 - 【請求項３】 上記ＤＭＡ実行中のアドレスエリアと上
記ＣＰＵの実行中のアドレスエリアとを比較し、両者が
一致した場合に、少なくとも１サイクル上記ＣＰＵの処
理をＷＡＩＴ状態にすることを特徴とする請求項１記載
のデータ処理装置。 - 【請求項４】 上記ＤＭＡ実行中のアドレスエリアと上
記ＣＰＵの実行中のアドレスエリアとを比較し、両者が
一致した場合に、少なくとも次のＤＭＡサイクルにおい
て上記ＤＭＡの処理をＷＡＩＴ状態にすることを特徴と
する請求項１記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11401195A JPH08287004A (ja) | 1995-04-14 | 1995-04-14 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11401195A JPH08287004A (ja) | 1995-04-14 | 1995-04-14 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08287004A true JPH08287004A (ja) | 1996-11-01 |
Family
ID=14626822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11401195A Pending JPH08287004A (ja) | 1995-04-14 | 1995-04-14 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08287004A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1153205A (ja) * | 1997-08-04 | 1999-02-26 | Omron Corp | データ処理方法および装置 |
| JP2000148659A (ja) * | 1998-11-11 | 2000-05-30 | Nec Corp | バス制御方法およびバス制御装置、並びに記録媒体 |
-
1995
- 1995-04-14 JP JP11401195A patent/JPH08287004A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1153205A (ja) * | 1997-08-04 | 1999-02-26 | Omron Corp | データ処理方法および装置 |
| JP2000148659A (ja) * | 1998-11-11 | 2000-05-30 | Nec Corp | バス制御方法およびバス制御装置、並びに記録媒体 |
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