JPH03269752A - 情報処理システム及びそれに使用される入出力制御装置 - Google Patents
情報処理システム及びそれに使用される入出力制御装置Info
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- JPH03269752A JPH03269752A JP6838390A JP6838390A JPH03269752A JP H03269752 A JPH03269752 A JP H03269752A JP 6838390 A JP6838390 A JP 6838390A JP 6838390 A JP6838390 A JP 6838390A JP H03269752 A JPH03269752 A JP H03269752A
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- 230000010365 information processing Effects 0.000 title claims description 14
- 238000001514 detection method Methods 0.000 claims abstract description 20
- 230000004044 response Effects 0.000 claims abstract description 17
- 230000000694 effects Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数の入出力装置の動作を制御する入出力制御
装置を備えた情報処理システムに関する。
装置を備えた情報処理システムに関する。
従来の情報処理システムにおいては、中央処理装置がジ
ョブを実行中、入出力命令をフエ・ソチしてデコードす
ると、その結果に従って入出力制御装置に指令を送出す
る。この指令に応答して、入出力制御装置はその指令を
デコードした後、入出力装置に対して書込み、読出し等
の処理を実行する。この処理が終了すると、入出力制御
装置は中央処理装置にその処理結果を報告する。中央処
理装置は、入出力命令を送出した後、入出力制御装置か
らの肯定応答または否定応答のいずれかの応答を待って
、次の処理に進む。
ョブを実行中、入出力命令をフエ・ソチしてデコードす
ると、その結果に従って入出力制御装置に指令を送出す
る。この指令に応答して、入出力制御装置はその指令を
デコードした後、入出力装置に対して書込み、読出し等
の処理を実行する。この処理が終了すると、入出力制御
装置は中央処理装置にその処理結果を報告する。中央処
理装置は、入出力命令を送出した後、入出力制御装置か
らの肯定応答または否定応答のいずれかの応答を待って
、次の処理に進む。
上述した従来の情報処理システムでは、中央処理装置が
入出力制御装置に対して入出力命令を送出してから入出
力制御装置から応答か返ってくるまでの間、中央処理装
置での処理が中断するので、中央処理装置の使用効率か
悪くなるという欠点かある。
入出力制御装置に対して入出力命令を送出してから入出
力制御装置から応答か返ってくるまでの間、中央処理装
置での処理が中断するので、中央処理装置の使用効率か
悪くなるという欠点かある。
また、入出力制御装置から否定応答が返ってきた場合に
おいても、リトライを中央処理装置か実行しなくてはな
らないため、中央処理装置の使用効率が悪くなり、シス
テム全体のスループットか低下するという欠点かある。
おいても、リトライを中央処理装置か実行しなくてはな
らないため、中央処理装置の使用効率が悪くなり、シス
テム全体のスループットか低下するという欠点かある。
従って、本発明の目的は、中央処理装置の使用効率を向
上することができる情報処理システムを提供することに
ある。
上することができる情報処理システムを提供することに
ある。
本発明の他の目的は、システム全体のスルーブツトを増
大することができる情報処理システムを提供することに
ある。
大することができる情報処理システムを提供することに
ある。
本発明による情報処理システムは、中央処理装置と、主
記憶装置と、入出力制御装置とがバスを介して接続され
、前記入出力制御装置か前記中央処理装置から送出され
てくる入出力命令に応答して複数の入出力装置の動作を
制御する情報処理システムに於いて、 前記入出力制御装置は前記複数の入出力装置に対応して
分割された複数の記憶領域をもつ入出力命令専用メモリ
を有し、 前記中央処理装置は、前記主記憶装置からフェッチした
前記入出力命令かどの入出力装置に対するものかを判断
する判断手段と、該判断手段で判断された入出力装置に
対応する前記入出力命令専用メモリの記憶領域へ前記入
出力命令を書き込む書込み手段とを有することを特徴と
する。
記憶装置と、入出力制御装置とがバスを介して接続され
、前記入出力制御装置か前記中央処理装置から送出され
てくる入出力命令に応答して複数の入出力装置の動作を
制御する情報処理システムに於いて、 前記入出力制御装置は前記複数の入出力装置に対応して
分割された複数の記憶領域をもつ入出力命令専用メモリ
を有し、 前記中央処理装置は、前記主記憶装置からフェッチした
前記入出力命令かどの入出力装置に対するものかを判断
する判断手段と、該判断手段で判断された入出力装置に
対応する前記入出力命令専用メモリの記憶領域へ前記入
出力命令を書き込む書込み手段とを有することを特徴と
する。
この情報処理システムにおいて、前記入出力制御装置は
、前記入出力命令専用メモリのどの記憶頭載に前記入出
力命令が書込まれたかを検出し、前記入出力命令が書込
まれた記憶領域を示す書込検出信号を出力する検出手段
と、前記書込検出信号に応答して、該書込検出信号で示
された記憶領域から前記入出力命令をフェッチして、対
応する入出力装置に対して当該入出力命令を実行する実
行手段とを有する。
、前記入出力命令専用メモリのどの記憶頭載に前記入出
力命令が書込まれたかを検出し、前記入出力命令が書込
まれた記憶領域を示す書込検出信号を出力する検出手段
と、前記書込検出信号に応答して、該書込検出信号で示
された記憶領域から前記入出力命令をフェッチして、対
応する入出力装置に対して当該入出力命令を実行する実
行手段とを有する。
本発明による入出力制御装置は、中央処理装置及び主記
憶装置にバスを介して接続され、前記中央処理装置から
送出されてくる入出力命令に応答して、複数の入出力装
置の動作を制御する入出力制御装置に於いて、 各入出力装置毎に分割された複数の記憶領域をもち、前
記入出力命令が入出力装置別に前記記憶領域に書込まれ
る入出力命令専用メモリと、前記入出力命令専用メモリ
のどの記憶領域に前記入出力命令が書込まれたかを検出
し、前記入出力命令が書込まれた記憶領域を示す書込検
出信号を出力する検出手段と、 前記書込検出信号に応答して、該書込検出信号で示され
た記憶領域から前記入出力命令をフェッチして、対応す
る入出力装置に対して当該入出力命令を実行する実行手
段とを有することを特徴とする。
憶装置にバスを介して接続され、前記中央処理装置から
送出されてくる入出力命令に応答して、複数の入出力装
置の動作を制御する入出力制御装置に於いて、 各入出力装置毎に分割された複数の記憶領域をもち、前
記入出力命令が入出力装置別に前記記憶領域に書込まれ
る入出力命令専用メモリと、前記入出力命令専用メモリ
のどの記憶領域に前記入出力命令が書込まれたかを検出
し、前記入出力命令が書込まれた記憶領域を示す書込検
出信号を出力する検出手段と、 前記書込検出信号に応答して、該書込検出信号で示され
た記憶領域から前記入出力命令をフェッチして、対応す
る入出力装置に対して当該入出力命令を実行する実行手
段とを有することを特徴とする。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図を参照すると、本発明の一実施例による情報処理
システムは、中央処理装置］１と、主記憶装置１２と、
入出力制御装置（１１０制御装置）１３と、これら装置
を接続するシステムバス１４と、入出力バス（１１０バ
ス）１５を介して入出力制御装置１３に接続された第１
乃至第４の入出力装置（１１０装置）１６．１７，１８
．及び１９とを有する。
システムは、中央処理装置］１と、主記憶装置１２と、
入出力制御装置（１１０制御装置）１３と、これら装置
を接続するシステムバス１４と、入出力バス（１１０バ
ス）１５を介して入出力制御装置１３に接続された第１
乃至第４の入出力装置（１１０装置）１６．１７，１８
．及び１９とを有する。
中央処理装置１１はシステムバス１４上の命令をフェッ
チしてデコードするデコード処理部２１と、入出力命令
（１１０命令）をシステムバス１４上へ送出する入出力
命令退出部（１１０命令退出部）２２とを有する。
チしてデコードするデコード処理部２１と、入出力命令
（１１０命令）をシステムバス１４上へ送出する入出力
命令退出部（１１０命令退出部）２２とを有する。
入出力制御装置１３は、システムバス１４上の入出力命
令が書き込まれる入出力命令専用メモリ（１１０命令専
用メモリ）２３と、入出力命令か入出力命令専用メモリ
２３に書き込まれたことを検出する入出力命令書込み検
出部（１１０命令書込み検出部）２４と、入出力命令専
用メモリ２３と入出力命令書込み検出部２４とに接続さ
れ、入出力制御を行うプロセッサ部２５とを有する。入
出力命令専用メモリ２３は、第１乃至第４の入出力装置
１６〜１９に対応してそれぞれ割り当てられた第１乃至
第４の記憶領域２６，２７．２８及び２９に分割されて
いる。
令が書き込まれる入出力命令専用メモリ（１１０命令専
用メモリ）２３と、入出力命令か入出力命令専用メモリ
２３に書き込まれたことを検出する入出力命令書込み検
出部（１１０命令書込み検出部）２４と、入出力命令専
用メモリ２３と入出力命令書込み検出部２４とに接続さ
れ、入出力制御を行うプロセッサ部２５とを有する。入
出力命令専用メモリ２３は、第１乃至第４の入出力装置
１６〜１９に対応してそれぞれ割り当てられた第１乃至
第４の記憶領域２６，２７．２８及び２９に分割されて
いる。
以下、本情報処理システムの動作について説明する。処
理を実行−中、中央処理装置１１か主記憶装置１２から
フェッチした命令が第１の入出力装置１６に対する入出
力命令（以下、第１の入出力命令と呼ぶ。）であると仮
定する。この場合、デコード処理部２１は、この第１の
入出力命令をデコードして、当該箱１の入出力命令が第
１の入出力装置１６に対する入出力命令であることを認
識し、この認識結果を入出力命令送出部２２に送る。
理を実行−中、中央処理装置１１か主記憶装置１２から
フェッチした命令が第１の入出力装置１６に対する入出
力命令（以下、第１の入出力命令と呼ぶ。）であると仮
定する。この場合、デコード処理部２１は、この第１の
入出力命令をデコードして、当該箱１の入出力命令が第
１の入出力装置１６に対する入出力命令であることを認
識し、この認識結果を入出力命令送出部２２に送る。
この認識結果に応答して、入出力命令送出部２２はシス
テムバス１４を介して第１の入出力命令を入出力命令専
用メモリ２３の第１の記憶領域２６へ送出して書き込む
。第１の入出力命令が第１の記憶領域２６に書き込まれ
たことを検出すると、入出力命令書込み検出部２４は第
１の記憶領域２６のアドレスを指示する第１の書込検出
信号をプロセッサ部２５へ送出する。第１の書込検出信
号に応答して、プロセッサ部２５はどの入出力装置に対
する入出力命令なのかを判断し、入出力命令専用メモリ
２３の第１の記憶領域２６から第１の入出力命令をフェ
ッチする。そして、プロセッサ部２５は主記憶装置１２
との間でシステムバス１４を介してデータ転送を行い、
第１の入出力装置１６の読出し、書込み等の処理を制御
する。この処理が終了すると、プロセッサ部２５は割り
込みによって入出力処理の終了を中央処理装置１１へ報
告する。
テムバス１４を介して第１の入出力命令を入出力命令専
用メモリ２３の第１の記憶領域２６へ送出して書き込む
。第１の入出力命令が第１の記憶領域２６に書き込まれ
たことを検出すると、入出力命令書込み検出部２４は第
１の記憶領域２６のアドレスを指示する第１の書込検出
信号をプロセッサ部２５へ送出する。第１の書込検出信
号に応答して、プロセッサ部２５はどの入出力装置に対
する入出力命令なのかを判断し、入出力命令専用メモリ
２３の第１の記憶領域２６から第１の入出力命令をフェ
ッチする。そして、プロセッサ部２５は主記憶装置１２
との間でシステムバス１４を介してデータ転送を行い、
第１の入出力装置１６の読出し、書込み等の処理を制御
する。この処理が終了すると、プロセッサ部２５は割り
込みによって入出力処理の終了を中央処理装置１１へ報
告する。
以下余白
〔発明の効果〕
以上説明したように本発明は、入出力命令たけを入出力
制御装置に付帯させた各入出力装置毎に記憶領域が分割
された入出力命令専用メモリに書き込む手段と、入出力
命令専用メモリのどの記憶領域に入出力命令が書き込ま
れたかを検出する手段と、この書込みの検出に応答して
、入出力命令専用メモリの書込みが行われた記憶領域か
ら入出力命令をフェッチして、対応する入出力装置に対
して入出力命令を実行する手段とを設けることにより、
中央処理装置か入出力制御装置からの応答を待つことな
く、また、入出力処理のりトライ処理においては中央処
理装置か関係することなく、入出力処理を行うことがで
き、スルーブツトを向上できるという効果がある。
制御装置に付帯させた各入出力装置毎に記憶領域が分割
された入出力命令専用メモリに書き込む手段と、入出力
命令専用メモリのどの記憶領域に入出力命令が書き込ま
れたかを検出する手段と、この書込みの検出に応答して
、入出力命令専用メモリの書込みが行われた記憶領域か
ら入出力命令をフェッチして、対応する入出力装置に対
して入出力命令を実行する手段とを設けることにより、
中央処理装置か入出力制御装置からの応答を待つことな
く、また、入出力処理のりトライ処理においては中央処
理装置か関係することなく、入出力処理を行うことがで
き、スルーブツトを向上できるという効果がある。
第１図は本発明の一実施例による情報処理システムの構
成を示すブロック図である。 １１・・・中央処理装置、１２・・・主記憶装置、１３
・・入出力制御装置（１１０制御装置）、１４・・・シ
ステムハス、１５・・・入出力バス（１１０バス）、１
６．１７，１８．１９・・・入出力装置（１１０装置）
、２１・・・デコード処理部、２２・・・入出力命令送
出部（１１０命令送出部）、２３・・・入出力命令専用
メモリ（１１０命令専用メモリ）、２４・・・入出力命
令書込み検出部（１１０命令書込み検出部）２５・・プ
ロセッサ部、２６，２７，２８．２９・・記憶領域。
成を示すブロック図である。 １１・・・中央処理装置、１２・・・主記憶装置、１３
・・入出力制御装置（１１０制御装置）、１４・・・シ
ステムハス、１５・・・入出力バス（１１０バス）、１
６．１７，１８．１９・・・入出力装置（１１０装置）
、２１・・・デコード処理部、２２・・・入出力命令送
出部（１１０命令送出部）、２３・・・入出力命令専用
メモリ（１１０命令専用メモリ）、２４・・・入出力命
令書込み検出部（１１０命令書込み検出部）２５・・プ
ロセッサ部、２６，２７，２８．２９・・記憶領域。
Claims (1)
- 【特許請求の範囲】 １、中央処理装置と、主記憶装置と、入出力制御装置と
がバスを介して接続され、前記入出力制御装置は、前記
中央処理装置から送出されてくる入出力命令に応答して
、複数の入出力装置の動作を制御する情報処理システム
に於いて、 前記入出力制御装置は前記複数の入出力装置に対応して
分割された複数の記憶領域をもつ入出力命令専用メモリ
を有し、 前記中央処理装置は、前記主記憶装置からフェッチした
前記入出力命令がどの入出力装置に対するものかを判断
する判断手段と、該判断手段で判断された入出力装置に
対応する前記入出力命令専用メモリの記憶領域へ前記入
出力命令を書き込む書込み手段とを有する ことを特徴とする情報処理システム。 ２、前記入出力制御装置は、前記入出力命令専用メモリ
のどの記憶領域に前記入出力命令が書込まれたかを検出
し、前記入出力命令が書込まれた記憶領域を示す書込検
出信号を出力する検出手段と、前記書込検出信号に応答
して、該書込検出信号で示された記憶領域から前記入出
力命令をフェッチして、対応する入出力装置に対して当
該入出力命令を実行する実行手段とを有する請求項１記
載の情報処理システム。 ３、中央処理装置及び主記憶装置にバスを介して接続さ
れ、前記中央処理装置から送出されてくる入出力命令に
応答して、複数の入出力装置の動作を制御する入出力制
御装置に於いて、 各入出力装置毎に分割された複数の記憶領域をもち、前
記入出力命令が入出力装置別に前記記憶領域に書込まれ
る入出力命令専用メモリと、前記入出力命令専用メモリ
のどの記憶領域に前記入出力命令が書込まれたかを検出
し、前記入出力命令が書込まれた記憶領域を示す書込検
出信号を出力する検出手段と、 前記書込検出信号に応答して、該書込検出信号で示され
た記憶領域から前記入出力命令をフェッチして、対応す
る入出力装置に対して当該入出力命令を実行する実行手
段と を有することを特徴とする入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6838390A JPH03269752A (ja) | 1990-03-20 | 1990-03-20 | 情報処理システム及びそれに使用される入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6838390A JPH03269752A (ja) | 1990-03-20 | 1990-03-20 | 情報処理システム及びそれに使用される入出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03269752A true JPH03269752A (ja) | 1991-12-02 |
Family
ID=13372150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6838390A Pending JPH03269752A (ja) | 1990-03-20 | 1990-03-20 | 情報処理システム及びそれに使用される入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03269752A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7617330B2 (en) | 2001-04-26 | 2009-11-10 | The Boeing Company | System and method for preloading a bus controller with command schedule |
-
1990
- 1990-03-20 JP JP6838390A patent/JPH03269752A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7617330B2 (en) | 2001-04-26 | 2009-11-10 | The Boeing Company | System and method for preloading a bus controller with command schedule |
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