JPS5819094B2 - 優先ベクトル割込み装置 - Google Patents

Description

【発明の詳細な説明】 この発明は割込み手段を有するプログラム内蔵式デジタ
ル・コンピュータに関する。

プログラム内蔵式デジタル・コンピュータの技術におい
て割込みとは、通常プロセッサをメモリ中の他の場所に
分岐させて新しい一連の命令を実行させる外部からの非
同期信号によって実行中の一連の正規プログラム命令中
に生じる停滞、不運続または中断を意味するものとされ
ている。

通常この割込まれたプログラムは普通サブルーチンと呼
ばれるその新しい一連の命令の実行後続性される。

データの大量蓄積手段となるディスク、テープ、ドラム
または手動データ入力手段となるキーボード等の周辺装
置はプロセッサに比して動作速度が極めて遅いが、割込
みはプロセッサが周辺装置に対するサービスを待つ間に
命令を実行し得るようにする手段を提供するものである
。

この周辺装置から要求されるサービスにはその装置に記
Ｉ意すべきデータの供給、その装置から読出されるデー
タの受入れ、その装置の動作の制御等がある。

プロセッサは通常１個または少数の割込み要求入力端子
しか持たないが、割込み要求入力端子の数より周辺装置
の数が多いときはサービス要求信号を通常オアゲート等
により結合して割込み要求信号とする。

割込み信号によってプロセッサはまずどの装置がその割
込み信号を発したかを決めるサブルーチンに分岐され、
次に割込んで来た装置：に対するサービス用サブルーチ
ンに分岐される。

通常各装置は各別の独特なサブルーチンを必要とする。

可能性のあるいくつかの装置から割込みを起した装置を
識別する技法の１つにポーリングと呼ばれるものがあり
、これによれば各装置のす一ビス要求線路を順次試験し
て割込みをした装置を見出すか、各装置が条件付プログ
ラム分岐命令の感知できる独特のフラッグ信号等の識別
信号を供給する。

一部の装置が他の装置より高速度でサービスを受ける必
要のある方式では優先割込み方式が用いられる。

例えば高速磁気テープリーダは紙テープリーダよりデー
タ周期が短かく、従って許容緩衝（待ち）時間が短かい
から後者より高頻度高速度のサービスを要する。

優先割込み方式ではどの装置が割込みを要求したかを判
定するだけでなく、同時に割込みを要求する複数個の装
置のどれが最高の優先権を持ち、第１番にサービスを受
けるべきかをきめる問題がある。

ベクトル割込みは通常それぞれが特定の応答に対応する
数個の割込み要求入力端子を用いて割込み信号に対する
複数個の応答の１つを採択する割込みである。

割込み要求の期待し得る割込み発生源を走査すなわちポ
ーリングし、その結果からどのサブル−チンまたはプロ
グラム分岐を実行すべきかを決定するサブルーチンがソ
フトウェア型ベクトル割込みであるが、要求入力をある
順序でポーリングするようにサブルーチンがプログラミ
ングされるから、これは優先階級型とも言える。

割込みを利用する方式は優先ベクトル割込みに要するプ
ロセッサ時間を増す相当なソフトウェアの支援を必要と
する。

大型の電算機より一般に命令が基礎になるマイクロプロ
セッサにおいては、優先ベクトル割込みのサービスを行
うために多数の命令を必要とすることがある。

割込み処理のさらに詳細な説明は例え”はヘラ−マン（
Ｈ，Ｈｅｌｌｅｒｍａｎ）著［デジタル・コンピュータ
方式の諸原則（Ｄｉｇｉｔａｌ Ｃｏｍｐｕｔｅｒ Ｓ
ｙｓｔｅｍ ｐｒｉｎｃ−ｉｐｌｅｓ）Ｊマクグロウヒ
ル社１９６７年発行）の第３５０頁ないし第３５５頁を
参照されたい。

この発明が実施される、外部で発生した割込み信号に応
答するコンピュータ装置は、複数のアドレス可能な記憶
位置を有するメモリ手段を備えている。

このメモリ手段は、実行すべき命令列のそれぞれを複数
の組のアドレス可能な記憶位置に記憶し、且つ、少なく
とも１つの別な記憶位置（例えば後述する位置ＺＺ）に
１つの命令、例えば、その命令のアドレス部に、外部で
発生した割込み信号に応答して実行されるべき１つの命
令のアドレス（すなわち位置）を指定する命令を記憶す
る。

コンピュータ装置はまた、メモリ手段のアドレス入力に
結合されたアドレスバスに、実行すべき各命令の位置を
指定するアドレス信号を供給するためのアドレス手段を
備えている。

更にまた、コンピュータ装置は、双方向性のデータバス
手段がメモリ手段中の指定された各記憶位置から実行す
べき命令を表わす信号を受信するように構成されている
。

各組の命令信号はデータバス手段によって制御部に供給
され、それらの命令の実行に使用される。

その制御部中の上記アドレス手段は、また、割込み信号
に応答して、上記１つの命令の位置（すなわちアドレス
）を指定するアドレス信号をアドレスバスに供給する。

上記コンピュータ装置に使用される、この発明による優
先ベクトル割込み装置は、優先順位の異なる複数個の要
求信号を受信して、これらの要求信号のうちの最高優先
順位を持つ活性信号を表わす選択信号を生成し、また、
複数個の要求信号に応答して制御部に上記外部で発生し
た割込信号を供給するように構成されている。

さらに、この発明の割込み装置は、上記選択信号に応答
して、付勢時に、上記１つの命令のアドレス部をデータ
バスへ供給するアドレス発生手段を備えている。

さらにこの発明の割込装置には、アドレスバスに結合さ
れ、上記１つの命令のアドレス部を指定する上記アドレ
ス信号に応じて制御信号を発生するデコーダ手段と、上
記メモリ手段とデコーダ手段とに結合され、制御信号の
発生に応じてメモリ手段の動作を停止すると共にアドレ
ス発生手段を付勢する手段が設けられる。

これらの配置により、アドレス発生手段から供給される
上記１つの命令のアドレス部がメモリ手段に記憶された
１つの命令のアドレス部の代りに制御部のアドレス手段
に供給される。

なお、ここで、この発明の理解を助けるために、この発
明が実施されるコンピュータ装置の構成について簡単に
説明する。

例えば、後述するＣＯ８ＭＡＣ型マイクロプロセ！ツサ
を使用したコンピュータ装置では、メモリは、通常、複
数のページ（各ページは１組の位置を含む）に分割され
る。

この発明の実施例では、各ページは２５６の位置を有し
、成る１゛つのページ中の位置はアドレスバスに現われ
る１バイト（８ビエツト）から成るアドレスによって選
択される。

しかしながら、どのページのどの位置であるのかを識別
するためには、更に、ページ識別用のアドレスビットが
必要である。

そこで、ＣＯ８ＭＡＣ型の装置では、通常、メモリに対
して２つのバイドアごドレスを与えることによって、ペ
ージとそのページ中の位置との選択を行なっている。

また、成るプログラムを実行する間、そのプログラムの
、分岐命令を含む各種命令を単一メモリページ中の位置
に記憶することが望ましい場合が６ある。

このような場合に、′短い分岐命令″が実行される。

これは、分岐命令位置の在るメモリページと同じページ
中の位置へプログラムを分岐させる命令のことである。

この短い分岐命令を使用すると、制御部に対してページ
識別用のアドレス４バイトを伝送する必要がなくなるの
で、それだけプログラムの実行速度が速くなる。

ＣＯ８ＭＡＣ型マイクロプロセッサでは、通常、短い分
岐命令のオペレーションコードとして’３０．６″’
（１６進法の３０″すなわち、２進法の” ００１１０
０００ ”）が使用される。

更にまた、ＣＯ８ＭＡＣ型あるいはその他の型の装置で
は、プログラムの各種命令を記憶するページと同じペー
ジ中の位置へプログラムを分岐させることができない場
合もある。

この場合には、プログラム実行中に分岐命令があると、
ページ中の位置を指定する下位のアドレスバイトをバス
を介して制御部へ供給すると共に、メモリページを指定
する高位のアドレスバイトをバスを介して制御部へ供給
しなければならない。

このような分岐命令を゛長い分岐命令″といい、ＣＯ８
ＭＡＣ型マイクロプロセッサでは、通常、”Ｃ０１６”
（２進法の°” １１００００００” ）のオペレー
ションコードが使用される。

次に、添付図面を参照しつつこの発明をその実施例につ
いて詳細に説明する。

図において制御部１は予めプログラミングされた命令を
順次実行または処理するもので、実行すべき命令はそれ
ぞれそのプログラムの書かれた目的に依存し、命令自体
は制御部１で用いられるプロセッサに依存する。

説明の便宜上アール・シー・ニー社（ＲＣＡ Ｃ０ｒｐ
、）のＣＯ８ＭＡＣ型マイクロプロセッサ型式ＣＤＰ
１８０２を用いて種々の機能を例示する。

しかしこの発明は称呼や名称の異なる命令を用いる他の
プロセッサやコンピュータを使用して実施することもで
きることは明らかである。

マイクロプロセッサを含む大抵のコンピュータの動作は
２段階に分けられる。

第１段階は通常関連するメモリから実行すべき命令を読
出すのに当てられる。

プロセッサ中の特定のレジスタをプログラムカウンタと
して用い、アドレスバス３を介してメモリ２にアドレス
信号を供給する。

メモリ２は制御部１からのアドレス信号およびタイミン
グ信号に応じて実行すべき命令をデータバス４へ送り出
す。

この命令は実行のため制御部１の他のレジスタに記憶さ
れる。

第２段階は第１段階でメモリから読出された命令の実行
に当てられる。

各命令はオペレーション部とアドレス部とで構成され、
オペレーション部は加算、減算、移動、記憶等の実行す
べき基本動作を指定し、アドレス部はオペランドを取出
すべき位置を指定するかオペレーション部で指定すれた
動作を改変する附属的機能を行なう。

プロセッサはすべてプログラム分岐型の命令を含むが、
その命令のオペレーション部はその命令を固定し、アド
レス部は通常他の命令列の実行のためにプログラムカウ
ンタをセットすべきアドレスを指定する。

命令のオペレーション部がその独特のコードによっであ
る条件のときだけプログラム分岐の起るべきことを示す
。

他のプログラム分岐は無制限で、それが実行されるとき
のプロセッサの他の状態に関係なく行なわれる。

大抵のプロセッサはその電算機が非同期的に外部信号に
応動し得るようにする割込み手段を含んでいる。

例えば、紙テープリーダ、磁気テープリーダ、磁気ドラ
ム、磁気ディスク等の装置からデータが読出され（また
はそれにデータが書入れられ）でいるとき、その転送さ
れるデータの各ワードまたはキャラクタに対する装置時
間はプロセッサの１サイクルに比して長い。

プロセッサと周辺装置との間の各データ転送に要する時
間は短かいが、各データ転送間の時間は数百または数千
の命、命の実行に要する時間に等しい。

従って割込み手段はプロセッサがプログラムを実行し得
るようにすると共に、ある装置にデータ転送の用意があ
るとき外部の割込み信号によって割込ませ得るようにす
る。

プロセッサは外部の割込み信号に応じて。その割込みを
起す装置にデータ転送等のサービスをするための池の１
組の命令（サブルーチン）を実行した後、割込まれたプ
ログラムに戻る。

一般に割込み応答はプログラムの実行をサブルーチンに
移すプログラム分岐命令を伴なう。

メモリ２は当業者に公知のもので、アドレスバス３を介
してアドレスされるが、このアドレスバス３はタイミン
グ信号並びに読出しと書入れのどちらを行うべきかを示
す信号も伝送する。

アドレスされたメモリ２中のデータはデータバス４へ送
。

り出される。

メモリ２にはオアゲ゛−ト１０からの出力信号に応じて
その正規の動作を停止させる除勢手段が含まれる。

現在の技術水準における記憶装置は一般にチップ選択信
号と呼ばれる付勢信号を供給すべき端子を有する。

この実施例では、市販のメモリモジュールに共通するよ
うに、チップ選択信号すなわち付勢信号が低レベル信号
すなわち論理０である。

従ってオアゲート１０からのチップ選択信号が低レベル
の間、メモリ２が普通に動作し、オアゲート１０の出力
信号が高レベルになるとこのメモリの動作が停止する。

そして、メモリデータはオアゲート１０からの低レベル
出力信号によってデータバス４へ送り出され、また、そ
の送り出しはそのオアゲート１０からの高レベル出力信
号により除勢される。

図においてアンドゲートとして示された２個のデコーダ
８，９はアドレスバス３からアドレス信号を受入れるよ
うに結合され、特定のアドレスに；応じて出力信号を発
生する。

すなわちアドレスバス３にある特定のアドレスが存在す
るとき、デコーダ８は論理１の出力信号を生成し、また
アドレスバス３に第２の特定のアドレスが存在するとき
、デコーダ９は論理１の出力信号を生成する。

読出し専用メモリ（以後ＲＯＭと呼ぶ）５，６は市販の
装置であって、アドレス信号を受入れて付勢入力信号Ｅ
が存在するときアドレスされた位置にあるデータをデー
タバス４へ送り出す。

ＲＯＭは文字通り各記１意位置に読出すことはできるが
変更はできない固定されたデータを有する。

アドレス可能な位置に予め情報を記憶したＲＯＭ５．６
の代りに、必要に応じて通常のランダムアクセスメモリ
（読出し並びに書入れの能力を持つ）を用いることもで
きる。

優先順位エンコーダ７は、例えばアール・シー・ニー社
の集積回路型式ＣＤ４５３２等の市販装置とすることが
できる。

エンコーダ７はその入力として８個の要求信号を受入れ
、それに応じて少なくとも１つの要求信号を受入れたこ
とを示す出力信号（ＩＮＴ’）と優先順位最高の要求信
号の番号を２進表記で表わす３つの符号化信号とを発生
する。

これらの符号化信号を以後選択信号と呼ぶ。例示のため
に割込み信号（ＩＮＴ）によって制御部１が短い分岐命
令を呼出すものとする。

この命令は上記ＣＯ８ＭＡＣ型装置では、同じページへ
のプログラム分岐命令である。

（ページとは隣接する２５６の記憶位置からなる群であ
り、ページの「番号」とはプログラムカウンタの上位バ
イト（最上位から８ビツト）によって指定される数であ
る。

この命令は１バイト（８ビツト）で表わした３０□６す
なわち００１１００００として指定されるオペレーショ
ン部（コード）を持つ。

これに続く次のバイトはそのページの２５６の記ｌ意位
置の中プログラムを分岐すべき位置を示し、プログラム
カウンタの低位バイト（最下位から８ビツト）に代るも
のである。

この分岐命令は３０ＸＸと記号で表わすことができる。

ここで、ＸＸはプログラムを分岐すべきページ中の位置
を１６進法で指定する。

各Ｘは４ビツトで構成されている。 ゛図示の回路の
動作は次の通りである。

優先順位エンコーダ７の入力端子に要求信号の存在しな
いとき、制御部１はデータバス４を介してメモリ２から
一つずつ取出した特定の命令列を実行していてもよい。

割込み信号に応じて実行すべきプログラム分岐命令のア
ドレスバイトがメモリ２の位置ＺＺにあるものとする。

すなわち、この位置ＺＺ（各Ｚは４ピツ１へで構成され
ている）には、この発明が実施されない場合に割込み信
号に応じてコンピュータ装置を分岐させるための分岐命
令が記憶されているものとする。

割込み信号が制御部１に供給されると、制御部１中のア
ドレス手段によってアドレスＺＺがアドレスバス３に生
成される。

この発明が実施されない場合には、このアドレスＺＺに
よってメモリ２の位置ＺＺが選択されるこシとになる。

しかし、この発明が実施される場合には、テ゛コーダ８
がアドレスＺＺに応じて出力信号を発生する。

すなわち、デコーダ８は、アドレスバス３にプログラム
分岐アドレスの位置を表わす信号があるときに出力信号
を発生する。

そして、シこの出力信号に基いて後述するようにメモリ
２は除勢され、ＲＯＭ５は付勢される。

ＲＯＭ５の各記憶位置には特定の要求信号、すなわち優
先順位エンコーダ７の入力部で有効な最優先要求信号の
信号源に依存する割込信号に応じごてプログラムを分岐
すべき位置を指定するアドレスバイトがある。

例外もあるが各要求信号は各別のサービス用サブルーチ
ンを持つものでその各別のサブルーチンの始まりの位置
が、ＲＯＭ５中の、関連する符号化要求信号番号に対応
するＲＯＭアＪドレスに記憶されている。

優先順位エンコーダ７の入力端子に要求信号の存在する
とき、制御部１への割込み信号が付勢されて割込み処理
を開始する。

エンコーダ７はまたＲＯＭ５に有効優先要求の番号（０
−７’）に依存号する３ビツトの選択アドレスを供給す
る。

割込みルーチンが開始されると、メモリ２にあるプログ
ラム分岐命令のアドレス部のアドレス動作がデコーダ８
によって検知され、このデコーダがＲＯＭ５に付勢信号
Ｅを供給すると共にオアゲート１０を介してメモリ２を
除勢する。

有効要求入力信号中で最高の優先順位を持つ要求信号に
対応するＲＯ１ＭＳ中の記憶アドレスがデータバス４を
介して制御部１に送られ、これにプログラム分岐命令の
アドレス部を供給する。

制御部１は分岐命令のアドレス部をあたかもそれがメモ
リ２から来たかのようにデータバス４から受入れる。

これによって優先順位エンコーダγの最優先要求信号を
持つ割込み装置のサービス用サブルーチンに相当するそ
の１組の命令へのプログラムの分岐が行われる。

これまでの説明では、割込み要求信号ＩＮＴに応答して
１バイトのアドレスがＲＯＭ５によって供給されるもの
と仮定し、また、この１バイトは制御部１のアドレス手
段を働かせて、割込みプログラムの最初の命令を記憶す
る位置を選択するに十分なアドレスをアドレスバス３に
生成させ得るものであると仮定した。

更に、ここで、■ＮＴ要求のサービス時に使用される割
込みルーチン中の最初の位置は目゛下実行されるプログ
ラムの命令を記憶するページとは異なるメモリページに
在るものと仮定する。

この条件の下で、ＲＯＭ５とＲＯＭ６は、制御部１のア
ドレス手段からアドレスバス３に連続して現われる各バ
イトに応答して各バイトのアドレスを順次生成し、デー
タバス４に順次伝送する。

第１（高位）のバイトのアドレスビットがアドレスバス
３に現われるき、デコーダ８は上述のように応答して、
メモリ２を除勢し、且つ、ＲＯＭ”５を動作させて第１
（高位）のアドレスバイトを生成し、それをデータバス
４に供給する。

その後、制御部１のアドレス手段で第２のバイトのアド
レスが生成されてアドレスバス３に現われると、デコー
ダ９が応答してメモリ２を除勢し、且つＲＯＭ６を付勢
する。

このようにして、アドレスバス３に順次現われるバイト
はメモリページと、そのページ中のプログラム分岐が実
行される位置とを指定する。

既に述べたように、アドレスバス３における第１のバイ
トによってデータバス４には高位バイトが現われ、また
、アドレスバス３における第２のバイトによってデータ
バス４には低位バイトが現われる。

そして、これらのバイトは制御部１内でプログラムカウ
ンタ中に配置される。

デコーダ８は制御部１が長い分岐命令のアドレス部の第
１の部分（バイト）を要求したのを検知して、ＲＯＭ５
を付勢すると共にオアゲート１０を介してメモリ２を除
勢する。

同時にＲＯＭ５は優先順位エンコーダ７からの選択アド
レスに応じて第１のアドレスをデータバス４を介して制
御部１に供給する。

次の位置すなわち命令のアドレス部の第２の部分の位置
がデコーダ９で検知され、デコーダ９の出力信号によっ
てオアゲート１０を介してメモリ２が除勢され、第２の
ＲＯＭ６が付勢される。

ＲＯＭ６はエンコーダ７から３ビツトのアドレスを受取
り、これとデコーダ９からの付勢信号Ｅとに応じて分岐
アドレスの第２の部分をデータバス４に供給する。

ＲＯＭ５とＲＯＭ６とに与えられる選択アドレスは同じ
である。

上述の述り、優先ベクトル割込みをすべきときは、最優
先順位を持って割込んでいる装置に特有の分岐アドレス
を供給するＲＯＭのような装置によってプログラム分岐
命令アドレス部が供給され、これによって実行すべき適
当なサービス用ルーチンｌト分岐する前にどの装置が割
込みを要求したかを、ポーリングその他の技法によって
決める必要なく、単一のプログラム分岐命令によって割
込みのベクトル動作が可能になる。

【図面の簡単な説明】

図はこの説明を実施する装置の論理ブロック図である。 １・・・・・・制御部、２・・・・・・メモリ、３・・
・・・・アドレスバス、４・・・・・・データバス、５
．６・・・・・・ＲＯＭ、７・・・・・・優先順位エン
コーダ、８，９・・・・・・デコーダ、１０・・・・・
・オアゲート。

Claims (1)

1. 【特許請求の範囲】 １ 複数のアドレス可能な記憶位置を有し、実行すべき
   命令列を有する複数の命令プログラムのそれぞれを複数
   の組の上記記憶位置に記憶し且つ外部で発生した割込み
   信号に応答して実行すべき１つの命令のアドレスを上記
   複数の組の記憶位置羨は異なる別の記憶位置に記憶する
   ためのメモリ手段と；実行すべき命令の記憶位置を指定
   するアドレス信号を上記メモリ手段に結合されたアドレ
   スバスに供給するアドレス手段を有する制御部と；を具
   備し、双方向性のデータバス手段が上記メモリ手段から
   実行すべき命令を表わす信号を受信するようにされてお
   り、また、上記制御部は命令列を有する上記複数のプロ
   グラムのうちの任意のものを実行し、また、上記制御部
   は上記割込み信号に応答して上記１つの命令の位置を指
   定するメモリアドレス信号を上記アドレスバスへ供給す
   るようにされているコンピュータ装置において使用され
   る、割込み信号に応答する優先ベクトル割込み装置であ
   って： 優先順位の異なる複数個の要求信号に応答してそれらの
   要求信号のうちの最高優先順位を持つ活性信号を表わす
   選択信号を発生し、また、上記複数個の要求信号に応答
   して上記制御部へ上記外部で発生した割込み信号を供給
   するように構成されており： 且つ、付勢時に、上記選択信号に応答して分岐命令のア
   ドレスを上記データバスへ供給し、上記コンピュータ装
   置が上記要求信号のうちの最高優先順位を持つ活性信号
   の要求に適った割込みプログラムへ分岐できるようにす
   るためのアドレス発生手段を具備し： 更に、上記制御部のアドレス手段によって上記１つの命
   令のアドレスが発生すると、上記要求信号のうちの最高
   優先順位を持つ活性信号のために使用される命令列に対
   して直接上記コンピュータ装置を分岐せしめるために、
   上記アドレスバスに結合されていて、上記１つの命令の
   アドレスを指定する上記アドレス信号に応答して制御信
   号を生成するためのデコーダ手段と；上記メモリ手段と
   上記デコーダ手段とに結合されていて、上記制御信号に
   応答して、上記メモリ手段の動作を停止し且つ上記アド
   レス発生手段を付勢するための手段と：を具備した、優
   先ベクトル割込み装置。