JPH0460858A - 割込アドレス設定制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 入出力装置の動作終了を、入出力制御装置からチャネル
制御装置に割込アドレスとして通知する為の割込アドレ
ス設定制御方式に関し、入出力制御装置に於ける割込ア
ドレス設定の処理を簡単化することを目的とし、 チャネル制御装置からの起動指令に従って、入出力制御
装置から入出力装置を指定して起動し、起動された入出
力装置の動作終了を、前記入出力制御装置から前記チャ
ネル制御装置へ割込アドレスとして通知するシステムに
於いて、前記チャネル制御装置から前記起動指令が与え
られた時に、該起動指令に付加された入出力装置のアド
レスを、前記人出力制御装置の割込アドレス設定レジス
タに設定し、該アドレスに従って起動された入出力装置
の動作終了により、前記割込アドレス設定レジスタに設
定されたアドレスを、割込アドレスとして前記チャネル
制御装置へ送出するように構成した。

〔産業上の利用分野〕

本発明は、入出力装置の動作終了を、入出力制御装置か
らチャネル制御装置に割込アドレスとして通知する為の
割込アドレス設定制御方式に関するものである。

磁気ディスク装置、光デイスク装置、磁気テープ装置、
プリンタ等の各種の入出力装置を、チャネル制御装置か
ら入出力制御装置を介して制御するシステムに於いては
、入出力制御装置の制御下にある複数の入出力装置の中
の１台のみが動作可能の構成が多いものである。従って
、チャネル制御装置からの起動指令により、入出力制御
装置から入出力装置を指定して起動し、その入出力装置
の動作が終了した時に、その入出力装置のアドレスを識
別して割込アドレスを設定し、チャネル制御装置にその
割込アドレスにより入出力装置の動作終了を通知するこ
とになる。

このような入出力制御装置に於ける割込アドレスの設定
による処理負担を軽減することが要望されている。

〔従来の技術〕

第９図は一般的なシステムの構成の要部を示すものであ
り、プロセッサ（ＣＰＵ）４０に任意数のチャネル制御
装置（ＣＨＣ）４１が接続され、このチャネル制御装置
４１に入出力制御バス（ＩＯＢ）４４を介して任意数の
入出力制御装置（ＩＯＣ）４２が接続され、この入出力
制御装置４２に入出力バス（ＩＯＵＢ）４５を介して複
数の入出力装置Ｈｏｕｏ〜ｌ０Ｕ３）４３が接続されて
いる。

プロセッサ４０によりチャネル制御装置４１が制御され
、このチャネル制御装置４１がら入出力制御バス４４を
介して入出力制御装置４２に、入出力装置４３を指定し
た起動指令が加えられる。

入出力制御装置４２は、この起動指令により入出力バス
４５を介して指定された入出力装置４３を起動し、指令
された動作を行わせる。入出力制御装置４２はこの入出
力装置４３の動作の終了を認識すると、その入出力装置
ｊ４３のアドレスを認識して割込アドレスを設定し、そ
の割込アドレスをチャネル制御装置４１に送出すること
により、指令された動作の終了が通知される。

入出力制御装置４２には、入出力装置（ＩＯＵＯ−１０
［Ｊ３）４３対応の制御レジ７！、夕ＲＯ−Ｒ３を備え
ており、各制御レジスタＲＯ〜Ｒ３は、それぞれ入出力
装置４３の状態を示すデバイスステータスレジスタＤＳ
Ｒと、ＤＭＡ動作時のデータ転送バイト数を示すバイト
カウントレジスタＢＣＲと、ＤＭＡ動作時のデータ転送
アドレスを指示するメモリアドレスレジスタＭＡＲと、
入出力装置４３の動作開始及び動作種別を指示するコマ
ンドレジスタＣＭＲとからなるものである。

第１１図は従来例の入出力制御装置のブロック図であり
、５１はマイクロプロセッサ（ＭＰＵ）、５２はリード
オンリメモリ（ＲＯＭ）　、５３はランダムアクセスメ
モリ（ＲＡＭ）　、５４はデコーダ、５５は内部バス、
ＣＢＳは制御ハス、ＡＢＳはアドレスバス、ＤＢＳはデ
ータバス、５６はコマンドライト検出部（ＣＭＲＤ）　
、５７はレジスタアクセス及び割込制御部、５８はアン
ド回路、５９は制御レジスタ群、６ｏは割込アドレス設
定レジスタ、６１は割込アドレス送出ゲート回路、６２
は双方向ゲート回路、６３はデコーダ、６４ハＤ　Ｍ　
Ａ　制御部（ＤＭＡＣ）　、６５はレジスタ、６６はア
ンド回路、６７は入出力制御バス、ＣＢは制御バス、Ａ
Ｂはアドレスバス、ＤＢはデータバス、ｌ０ＵＯ〜ｌ０
Ｕ３は入出力装置である。

アドレスバスＡＢとデータバスＤＢとは、例えば、１６
ビツト幅を有し、アドレスをＣＡＢ　００〜ＣＡＢ１５
、データをＣＤＢ　ＯＯ〜ＣＤＢ　１５とすると、上位
８ビツトのアドレスＣＡＢＯＯ〜ＣＡＢＯ７により、入
出力制御バス６７に接続された入出力制御装置が指定さ
れる。

入出力制御装置では、アンド回路５日により固有アドレ
スＸＹと比較し、比較一致にょる出力信号と、制御バス
ＣＢによる制御信号とにより、レジスタアクセス及び割
込制御部５７を動作状態とする。又下位８ビツトのアド
レスＣＡＢＯ８〜ＣＡＢ１５がデコーダ６３によりデコ
ードされて制御レジスタ群５９内の入出力装置対応のデ
ハイスステータスレジスタＤＳＲやコマンドレジスタＣ
ＭＲ等が指定される。

又レジスタアクセス及び割込制御部５７から制御信号■
〜■が出力されるもので、制御信号■は双方向ケ−１・
回路６２に加えられて、データバスＤＢと制御レジスタ
群５９との間のデータの転送方向が制御される。又制御
信号＠はコマンドライト検出部５６に加えられ、制御信
号■は割込アドレス送出ケート回路６１に加えられ、こ
の制御信号■により、割込アドレス設定レジスタ６０か
らの割込アドレスがデータバスＤＢに送出される。

その場合、ＣＤＢ　００−ＣＤＢ　０７が固有アｌ゛レ
スＸＹ、、ＣＤＢＯ３〜ＣＤＢ１０は“０”’、ＣＤＢ
１１．ＣＤＢ１２ば割込アドレス設定レジスタ６０に設
定された入出力装置のアドレス、ＣＤＢ１３〜ＣＤＢ　
１５はデバイスステータスレジスタＤＳＲ指定情報であ
るが、この場合は０”に設定される。なお、入出力装置
１０ＬＩＯ〜ｌ０Ｕ３のアドレスは、例えば、ｌ０ＵＯ
＝　’“００”、ｌ０ＵＩ−“０１”　　　ｌ０Ｕ２−
“１０”、ｌ０Ｕ３−“’１１”とすることができる。

又デコーダ６３によるデコード出力信号の中のコマンド
レジスタＣＭＲ指定信号［相］が、コマンドライ１へ検
出部５６に加えられ、コマンドレジスタＣＭＲに対する
アクセスが検出されて、マイクロプロセッサ５１に検出
信号が加えられる。

又マイクロプロセッサ５１からアドレスバスＡＢＳに送
出されたアドレスがデコーダ５４によりデコードされ、
イネーブル信号■〜■が各部へ供給される。例えば、イ
ネーブル信号■はリードオンリメモリ５２に、イネーブ
ル信号■ばランダムアクセスメモリ５３に、イネーブル
信号■はレジスタアクセス及び割込制御部５７に、イネ
ーブル信号■は制御レジスタ群５９に、イネーブル信号
■は割込アドレス設定レジスタ６ｏのアンド回路６６に
それぞれ加えられる。

割込アドレス設定レジスタ６０には、マイクロプロセッ
サ５１から制御バスＣＢＳによる制御信号と、アドレス
バスＡＢＳによる割込アドレス設定レジスタ６０のアド
レスと、データバスＤＢＳによる入出力装置のアドレス
と、デコーダ５４がらのイネーブル信号■とが加えられ
、データバスＤＢＳによる入出力装置のアドレスが、ア
ンド回路６６の“１゛の出力信号によってレジスタ６５
にセットされる。

チャネル制御装置からの起動指令による制御信号、アド
レス、データにより、レジスタアクセス及び割込制御部
５７及び制御レジスタ群５９が動作され、指定された入
出力装置対応の制御レジスタに制御データが書込まれ、
コマンドレジスタＣＭＲのスタートヒツトとじて“１“
が書込まれると、コマンドライト検出部５６を介してマ
イクロプロセッサ５１に通知され、リードオンリメモリ
５２に格納されたプログラムに従って処理が行われ、制
御レジスタ群５９のコマンドレジスタＣＭＲ以外のレジ
スタの内容が読出され、その内容に従って例えばＤＭＡ
制御部６４が起動され、起動指令によって指定された入
出力装置との間のＤＭＡ制御が行われる。

又リードオンリメモリ５２に格納されたプログラムに従
ってＤＭＡ動作が終了したが否が監視する。即ち、ハイ
ドカウントレジスタＢＣＲに転送ハイド数がセットされ
るから、ＤＭＡ動作による転送ハイド数をカウントする
ことにより、ＤＭＡ動作の終了を判定することができる
。この判定は、ＤＭＡ制御部６４に転送ハイド数を指示
することにより、ＤＭＡ制御部６４に於いて行うことも
可能である。

マイクロプロセッサ５１は、指定された入出力装置のＤ
ＭＡ動作の終了により、その入出力装置のアドレスを認
識して、内部ハス５５を介して割込アドレス設定レジス
タ６０に割込アドレスを設定し、レジスタアクセス及び
割込制御部５７を起動し、割込アドレス送出ゲート回路
６１に制御信号■を加えることにより、割込アドレス設
定レジスタ６０に設定された割込アドレスを、入出力制
御ハス６７を介してチャネル制御装置に送出することに
なる。

チャネル制御装置は、割込アドレスにより先に指定した
入出力装置に於ける動作が終了したが判るので、次の入
出力装置を指定することになる。

それによって、入出力制御装置の制御下にある複数の入
出力装置の中の１台のみを動作させることができる。

［発明が解決しようとする課題］ 入出力制御装置に於いては、指定された入出力装置の動
作終了毎に、その入出力装置の認識処理を行い、認識し
たアドレスを割込アドレス設定レジスタ６０に設定し、
割込アト°レス送出ゲート回路６１からチャネル制御装
置に送出するもので、入出力制御装置に於ける処理負担
が増加する欠点があった。

本発明は、入出力制御装置に於ける割込アドレス設定の
処理を簡単化することを目的とするものである。

〔課題を解決するための手段］ 本発明の割込アドレス設定制御方式は、起動指令による
入出力装置のアドレスをハードウェアに設定して、入出
力装置の動作終了時のアドレス識別等の処理負担を軽減
するもので、第１図を参照して説明する。

チャネル制御装置１からの起動指令に従って、入出力制
御装置２から入出力装置３−１〜３−ｎを指定して起動
し、起動された入出力装置のデータ書込みやデータ出力
等の動作終了を、入出力制御装置２からチャネル制御装
置１へ割込アドレスとして通知するシステムに於いて、
チャネル制御装置１から起動指令が与えられた時に、そ
の起動指令に付加された入出力装置のアドレスを、入出
力制御装置の割込アドレス設定レジスタ４に設定し、指
定された入出力装置の動作が終了した時に、その割込ア
ドレス設定レジスタ４に設定されたアドレスを、割込ア
ドレスとしてチャネル制御装置１へ送出するものである
。

［作用］ 入出力制御装置２の割込アドレス設定レジスタ４に、チ
ャネル制御装置１から入出力装置３−１〜３−ｎが指定
された時に、そのアドレスを設定しておくことにより、
指定された入出力装置の動作が終了した場合に、その入
出力装置のアドレス認識処理を行うことなく、チャネル
制御装置１に割込アドレスを送出することかできる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の実施例のブロック図であり、１１はマ
イクロプロセッサ（ＭＰＵ）、１２はリードオンリメモ
リ（ＲＯＭ）、１３はランダムアクセスメモリ（ＲＡＭ
）、１４はデコーダ、１５は内部バス、ＣＢＳは制御バ
ス、ＡＢＳはアドレスバス、ＤＢＳはデータバス、１６
はコマンドライト検出部（ＣＭＲＤ）、１７はレジスタ
アクセス及び割込制御部、１８はアンド回路、１９は制
御レジスタ群、２０は割込アドレス設定レジスタ、２１
は割込アドレス送出ゲート回路、２２は双方向ゲート回
路、２３はデコーダ、２４はＤＭＡ制御部（ＤＭＡＣ）
　、２５はレジスタ、２６はアンド回路、２７は入出力
制御バス、ＣＢは制御バス、ＡＢはアドレスバス、ＤＢ
はデータバス、ｌ０ＵＯ〜ｌ０Ｕ３は入出力装置である
。

割込アドレス設定レジスタ２０のレジスタ２５に、入出
力制御バス２７の中のアドレスバスＡＢ上の２ビツトの
ＣＡＢ　１１．ＣＡＢ　１２が加えられ、アンド回路２
６に、コマンドレジスタＣＭＨの指定信号ａと、データ
バスＤＢ上にチャネル制御装置からデータが送出された
ことを示す信号すと、スタートビットＣと、入出力制御
バス２７上のデータ及びアドレスが有効であることを示
す信号ｄとが加えられ、その出力信号が“１″”となる
ことにより、入出力装置のアドレスＣＡＢＩＩ。

ＣＡＢ　１２がレジスタ２５にセットされる。

この場合、４台の入出力装置ｌ０ＵＯ〜ｌ０Ｕ３が入出
力制御装置により制御される場合であるから、ＣＡＢｌ
　１．ＣＡＢ　１２の２ビツトのアドレスとするもので
あるが、更に多数の入出力装置を制御する場合は、それ
より上位のピッ）ＣＡＢｌｏ、ＣＡ３９等を用いたアド
レスとすることができる。

又デコーダ１４からのイネーブル信号■〜■と、レジス
タアクセス及び割込制御部１７からの制御信号■〜［相
］と、デコーダ２３からの信号［相］は、それぞれ第１
１図に示す従来例に於ける信号■〜■。

■〜０と同じものである。

第３図はコマンドの説明図であり、スタートピッｌ−Ｓ
と、動作指定コートＣＭ　Ｃと、コマンド動作指示補助
情報ＦＬＧとからなり、制御レジスタ群１９の指定され
た入出力装置対応のコマンドレジスタＣＭＲに書込まれ
る。

第４図はアドレス比較部の説明図であり、第２図に於け
るアンド回路１８とデコーダ２３とに対応する部分を示
し、３１はデコーダ、３２はナンド回路、３３はアント
回路、３４は設定スイッチである。設定スイッチ３４に
より入出力制御装置対応の８ビツトの固有アト−レスＸ
Ｙが設定され、アンド回路３３に加えられる。又アドレ
スバスＡＢのアドレスの上位８ヒツトＣＡＢＯＯ−ＣＡ
Ｂ０７がアンド回路３３に加えられ、固有アドレスＸＹ
と比較され、比較一致によるナンド回路３２の出力信号
によりデコーダ３１のデコード動作が可能となり、アド
レスの下位２ヒツトＣＡＢ　１３゜ＣＡＢ　１４がデコ
ードされ、制御レジスタ群１９の中のデバイスステータ
スレジスタＤＳＲハイトカウン１−レジスタＢＣＲ，メ
モリアドレスレジスタＭＡＲ，コマンドレジスタＣＭＲ
の何れかを指定する指定信号Ａ−Ｄが出力される。

第５図は割込アドレス設定レジスタのブロック図であり
、第２図に於ける割込アドレス設定レジスタ２０のみを
抽出して示すものである。レジスタ２５のデータ端子り
。、Ｄｌに、アドレスバスＡＢのアドレスの中の入出力
装置１０ＵＯ〜■ＯＵ３を指定する２ビツトＣＡＢ　１
１．　　ＣＡＢ　１２が加えられ、端子Ｃに加えられる
アント回路２６の出力信号が１“となるとセットされ、
出力端子Ｑ。、Ｑｌから出力される。なお、アンド回路
２６には、前述のように、コマンドレジスタＣＭＲの指
定信号ａ（第４図のデコーダ３１の出力信号Ｄ）と、デ
ータバスＤＢｕ二にチャネル制御装置からデータが送出
されたことを示す信号すと、スタートビットＣ（第３図
のコマンドの中のスタートビットＳ）と、入出力制御バ
ス２７上のデータ及びアドレスが有効であることを示す
信号ｄが加えられる。

従って、チャネル制御装置から入出力装置が指定されて
起動されると、その入出力装置のアドレスＣＡＢＩＩ　
　ＣＡＢ１２が割込アドレス設定レジスタ２０に設定さ
れることになり、指定された入出力装置の動作終了によ
り、マイクロプロセッサ１１は、その入出力装置のアド
レスの認識処理を行うことなく、レジスタアクセス及び
割込制御部１７を起動することにより、制御信号■が出
力されて、割込アドレス設定レジスタ２０に設定された
アドレスが割込アドレス送出ケ−１・回路２１からチャ
ネル制御装置に送出される。

第６図は制御レジスタライト動作説明図、第７図は制御
レジスタリード動作説明図、第８図は割込動作説明図で
あり、チャネル制御装置ＣＨＣと入出力制御装置ＩＯＣ
との動作を示す。各図に於いて、ＢＢＳＹは入出力制御
卸ハス２７の使用中を示すハス使用中信号、ＤＡＴＯは
チャネル制御装置からデータバスＤＢにデータを送出し
たことを示すデータ出力信号（第５図に於ける信号すに
相当）、ＤＡＴＡは入出力制御バス２７に送出されたデ
ータ、ＡＤＲ３はアドレスバスＡＢに送出されたアドレ
ス、ＳＲＶ　Ｉはチャネル制御装置の出力データ及びア
ドレスの有効を示す有効信号（第５図に於ける信号ｄに
相当）、５ＲＶＯは有効信号ＳＲＶ　Ｉで示されたデー
タの受信又は人出力制御装置からのデータの有効を示す
有効信号、ＩＮＴＡは割込動作実行信号、ＡＣＩは割込
受付信号、ＳＦＸ　Ｉは割込開始待ち信号、ＲＱＩは割
込要求信号である。

第６図に於いては、チャネル制御装置ＣＨＣが人出力制
御バス２７の空きを検出した後、入出力装置を指定して
起動する為に、ハス使用中信号ＢＢＳＹを送出して入出
力制御ハス２７を専有し、そして、データＤＡＴＡをデ
ータバスＤＢに送出し、アドレスＡＤＲ３をアドレスバ
スＡＢに送出する。そして、データＤＡＴＡ及びアドレ
スＡＤＲ３の有効を示ず有効信号ＳＲＶ　Ｉが出力され
ると、入出力制御装置ＩＯＣは、アドレス△ＤＲ３によ
り自装置が指定されたか否か検出し、自装置が指定され
たことが検出されると、デコーダ２３のデコード出力信
号により制御レジスタが選択され、ｔｌ（即ち、ＳＲＶ
　Ｉの受信）をレジスタライトタイミングとして、選択
された制御レジスタにデータＤＡＴＡが書込まれ、デー
タＤＡＴＡの受信を示す有効信号５ＲＶＯが出力される
。

この制御レジスタライト動作時に、前述のように、割込
アドレス設定レジスタ２０に、入出力装置のアドレスが
設定される。又有効信号ＳＲＶ　１の立下りにより入出
力制御装置ＩＯＣからの有効信号５ＲＶＯも立下りとな
る。

第７図は、入出力制御装置１０Ｃの制御レジスタの内容
をチャネル制御装置ＣＨＣが読取る場合を示し、チャネ
ル制御装置ＣＨＣからハス使用中信号ＢＢＳＹを送出し
、アドレスＡＤＲ３を送出して有効信号ＳＲＶ　Ｉを送
出する。それにより、入出力制御装置１０Ｃは、自装置
が指定されたことを検出した時に、指定された入出力装
置対応の制御卸レジスタの内容のデータＤＡＴＡを送出
し、有効信号５ＲＶＯを送出する。チャネル制御装置Ｃ
ＨＣでは有効信号５ＲＶＯによりｔ２（即ち、５ＲＶＯ
の受信）をデータ取込みタイミングとして、入出力制御
バス２７上のデータを取込むことになる。

第８図は割込動作を示すもので、入出力制御装置１０Ｃ
から割込要求信号ＲＱＩを送出し、チャネル制御装置Ｃ
ＨＣがその割込陽気を信号ＲＱＩを受付けると、割込受
付信号ＡＣＴを送出する。

それにより、入出力制御装置１０Ｃは割込待ち５ＦＸＩ
となり、チャネル制御装置ＣＨＣは割込みを開始する為
に、バス使用中信号ＢＢＳＹを送出し、割込実行信号Ｉ
ＮＴＡを送出する。それにより、入出力制御装置１０Ｃ
はデータＤＡＴＡとして割込アドレスを送出し、又有効
信号５ＲＶＯを送出する。

チャネル制御装置ＣＨＣでは、ｔ３（即ち、５ＲＶＯの
受信）の割込アドレス取込みタイミングでデータＤＡＴ
Ａとしての割込アドレスを取込み、割込アドレスにより
動作終了の入出力装置を識別することになり、チャネル
制御装置ＣＨＣから例えば他の入出力装置が指定されて
起動される。

〔発明の効果〕

以上説明したように、本発明は、入出力制御装置２の割
込アドレス設定レジスタ３に、チャネル制御装置１から
起動指令が与えられた時の入出力装置３−１〜３−ｎの
アドレスを設定し、指定された入出力装置の動作終了に
より、そのアドレスを割込アドレスとしてチャネル制御
装置１に送出するものであり、入出力制御装置２に於い
ては、入出力装置の動作終了時のアドレス認識処理が省
略されることになり、処理負担を軽減することができる
利点がある。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の実施例
のブロック図、第３図はコマンドの説明図、第４図はア
ドレス比較部の説明図、第５図は本発明の実施例の割込
アドレス設定レジスタのブロック図、第６図は制御レジ
スタライト動作説明図、第７図は制御レジスタリード動
作説明図、第８図は割込動作説明図、第９図はシステム
説明図、第１０図は制御レジスタの説明図、第１１図は
従来例の入出力制御装置のブロック図である。 工はチャネル制御装置、２は人出力制御装置、３−１〜
３−ｎは入出力装置、４は割込アドレス設定レジスタで
ある。

Claims (1)

1. 【特許請求の範囲】 チャネル制御装置（１）からの起動指令に従って、入出
   力制御装置（２）から入出力装置（３−１〜３−ｎ）を
   指定して起動し、起動された入出力装置の動作終了を、
   前記入出力制御装置（２）から前記チャネル制御装置（
   １）へ割込アドレスとして通知するシステムに於いて、 前記チャネル制御装置（１）から前記起動指令が与えら
   れた時に、該起動指令に付加された入出力装置のアドレ
   スを、前記入出力制御装置（２）の割込アドレス設定レ
   ジスタ（４）に設定し、該アドレスに従って起動された
   入出力装置の動作終了により、前記割込アドレス設定レ
   ジスタ（４）に設定されたアドレスを、割込アドレスと
   して前記チャネル制御装置（１）へ送出する ことを特徴とする割込アドレス設定制御方式。