JPH05298118A - 割込み制御回路 - Google Patents

Abstract

(57)【要約】 【目的】割込み処理の前処理，後処理を少なくし性能の
向上をはかる。 【構成】マイクロプロセッサに割込み許可ベクタレジス
タ１６を設ける。割込みコントローラ２に、割込み許可
ベクタレジスタ１６からの割込み許可ベクタを格納する
設定割込みベクタレジスタ（２２）を設け、設定割込み
ベクタレジスタ２２及び要求割込みベクタレジスタから
の割込みベクタを比較しその結果により割込み要求ＩＲ
Ｑを出力するコンパーレータ（２６）を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は割込み制御回路に関し、
特にマイクロプロセッサ・システムにおいて割込みの受
付け制御等を行う割込み制御回路に関する。

【０００２】

【従来の技術】従来のこの種の割込み制御回路の一例を
図３に示す。

【０００３】図３において、１ａは割込み処理を行なう
マイクロプロセッサ、１１ａはマイクロプロセッサ１ａ
の内部のデータ処理及び実効アドレス計算等を行なう中
央処理部、１３ａはマイクロプロセッサ１ａが外部とデ
ータのやり取りを行なう際にデータバス５の制御を行う
バス制御部、１２はマイクロプロセッサ１ａが割込みを
外部から受付け、中央処理部１１ａからの指示に応じて
割込みを行なうか否かを決定する割込み制御部、１４は
中央処理部１１ａから出力される実効アドレスを保持す
るアドレスラッチ回路、１５は中央処理部１１ａと外部
とのデータのやり取りを行なうデータバッファ回路、Ｂ
ＣＲは割込み制御部１２から割込みバス・サイクルの起
動を要求する割込みバスサイクル要求信号、ＤＴＤはデ
ータバス５のデータの流れる方向を制御する方向制御信
号、４はアドレスバス、５はデータバス、２ａは外部機
器からの割込みを制御する割込みコントローラ、３は命
令，データ等を記憶するメモリ部、ＯＩＲＱ１，ＯＩＲ
Ｑ２は外部機器からの割込み要求信号でＯＩＲＱ１のほ
うがプライオリティを高く設定している。ＩＲＱａは割
込みコントローラ２ａからマイクロプロセッサ１ａへの
割込み要求信号、ＩＡＫは割込み認知バス・サイクル信
号、ＷＴはライトサイクル信号、ＲＤはリードサイクル
信号、ＭＷＴはメモリライトサイクル信号、ＭＲＤはメ
モリリードサイクル信号、ＩＩＲＱはマイクロプロセッ
サ１ａ内部の割込み制御部１２から中央処理部１１ａへ
の内部割込み要求信号、ＢＣＤはメモリリードやライト
等のバス・サイクルを中央処理部１１ａが行なうバス・
サイクル指示信号である。

【０００４】また図４は、図３に示された割込みコント
ローラ２ａの内部に詳細に記述したブロック図である。

【０００５】図４において、２７は個々の割込み要求に
対するマスクレジスタで２つの要求に対し１つずつあ
る。２４はどの外部機器が割込み要求をだしているかを
記憶する要求ラッチレジスタ、２５は複数個の割込みコ
ントローラがあった時の識別子で、マイクロプロセッサ
１ａによってあらかじめ指定される識別子レジスタ、２
３は要求ラッチレジスタ２４と識別子レジスタ２５とを
１つのレジスタと扱い、割込み認知サイクルとなった時
どの割込みか区別する為の要求割込みベクタレジスタ、
２１ａはマイクロプロセッサ１ａの指示に基づいて、割
込みコントローラ２ａの内部レジスタのどれをアクセス
するか指示するデコーダである。

【０００６】次にこの割込み制御回路の動作について説
明する。

【０００７】例えば、外部機器の１つから割込み要求が
あった場合、外部機器の種類に応じて割込み要求信号Ｏ
ＩＲＱ１，ＯＩＲＱ２の一方が有効レベルになる。割込
みコントローラ２ａはマスクレジスタ２７でマスクされ
ていない限り、論理ゲートＧ１〜Ｇ３を介してマイクロ
プロセッサ１ａに割込み要求信号ＩＲＱａを出力する。

【０００８】マイクロプロセッサ１ａは割込み要求信号
ＩＲＱａによって割込み要求を検知し、中央処理部１１
ａに通知する。中央処理部１１ａは内部で問題なければ
バス・サイクル指定信号ＢＣＤにより割込みバス・サイ
クルを起動し、割込み認知バス・サイクル信号ＩＡＫを
有効レベルにする。割込みコントローラ２ａは、割込み
認知バス・サイクル信号ＩＡＫの指示にしたがって、要
求割込みベクタレジスタ２３の値をデータバス５に出力
し、中央処理部１１ａにいずれかの割込みが発生したか
を通知する。

【０００９】この時点でのマイクロプロセッサ１ａは、
メモリ部３上の割込みプログラムに遷移し、割込みコン
トローラ２ａのパラメータセット等を行なった後、本来
の外部機器制御部等の割込み処理を行なう。

【００１０】この例では、割込みコントローラ２ａを１
つとして扱ったが、複数個ある場合は個々の割込みコン
トローラのマスク情報をメモリ部３上に待避するととも
に割込み優先順位にもとずいてマスクレジスタ等の情報
を書換え、現在受け付けている割込みよりレベルの低い
物はすべて割込みをマスクする。また割込み処理が終る
直前にメモリ部３上に待避されていたマスク情報を回復
する。

【００１１】

【発明が解決しようとする課題】この従来の割込み制御
回路では、マイクロプロセッサ１ａにより書込みを許可
するか否かを判定し実際の割込み処理を行なう構成とな
っているので、割込み処理を行う前の前処理と割込み処
理の後処理のオーバヘッドが大きく、トータルの性能ダ
ウンにつながるという問題点があった。

【００１２】本発明の目的は、割込み処理の前処理及び
後処理を少なくし性能を向上させることができる割込み
制御回路を提供することにある。

【００１３】

【課題を解決するための手段】本発明の割込み制御回路
は、割込み許可ベクタレジスタを備え、初期状態では前
記割込み許可ベクタレジスタに予め設定された割込みベ
クタを書込み、割込み要求が受付けられるとこの受付け
られた割込み要求と対応する割込みベクタを前記割込み
許可ベクタレジスタに書込むと共にこの書込み要求に対
する処理を実行し、この割込み要求に対する処理が終了
したとき退避しておいた割込みベクタを前記割込み許可
ベクタレジスタに復帰させ、所定のタイミングで前記割
込み許可ベクタレジスタの内容を出力するマイクロプロ
セッサと、所定のタイミングで前記割込み許可ベクタレ
ジスタからの割込みベクタを書込む設定割込みベクタレ
ジスタ、外部機器からの割込み要求があったときこの外
部機器からの割込み要求と対応する割込みベクタを記憶
し所定のタイミングで出力する要求割込みベクタレジス
タ、並びに前記設定割込みベクタレジスタ及び要求割込
みベクタレジスタからの割込みベクタを比較し前記要求
割込みベクタレジスタの割込みベクタの方が高いと判定
されたとき前記マイクロプロセッサに割込み要求を出力
するコンパレータを備えた割込みコントローラとを有し
ている。

【００１４】

【実施例】次に本発明の実施例について図面を参照して
説明する。

【００１５】図１は本発明の一実施例のブロック図、図
２はこの実施例の割込みコントローラの内部ブロック図
である。

【００１６】この実施例が図３及び図４に示された従来
の割込み制御回路と相違する点は、マイクロプロセッサ
１を、割込み許可ベクタレジスタ１６を備え、初期状態
では割込み許可ベクタレジスタ１６に予め設定された割
込みベクタを書込み、割込み要求が受付けられるとこの
受付けられた割込み要求と対応する割込みベクタを割込
み許可ベクタレジスタ１６に書込むと共にこの書込み前
の内容を退避させて受付けられた割込み要求に対する処
理を実行し、この割込み要求に対する処理が終了したと
き退避しておいた割込みベクタを割込み許可ベクタレジ
スタに復帰させ、所定のタイミングで割込み許可ベクタ
レジスタ１６の内容を出力する構成とし、割込みコント
ローラ２を、所定のタイミングで割込み許可ベクタレジ
スタ１６からの割込みベクタを書込む設定割込みベクタ
レジスタ２２と、外部機器からの割込み要求（ＯＩＲＱ
１，ＯＩＲＱ２）があったときこの外部機器からの割込
み要求と対応する割込みベクタを記憶し所定のタイミン
グで出力する要求割込みベクタレジスタ２３と、設定割
込みベクタレジスタ２２及び要求割込みベクタレジスタ
２３からの割込みベクタを比較し前記要求割込みベクタ
レジスタ２３の割込みベクタの方が高いと判定されたと
きマイクロプロセッサ１に割込み要求を（ＩＲＱ）出力
するコンパレータ２６と、内部レジスタを制御するデコ
ーダ２１とを備えた構成とした点にある。

【００１７】次にこの実施例の動作について説明する。
マイクロプロセッサ１は、割込みによる動作を開始する
前に割込み許可ベクタレジスタ１６を初期化する命令を
実行する。この命令の副次的な動作として割込み許可ベ
クタレジスタ１６に書込まれた値が中央処理部１１の指
示のもとバス・サイクル指示信号ＢＣＤによりバス制御
部１３が動作する。バス制御部１３は指示に基づいてベ
クタブロードキャスト信号ＢＣを有効レベルにするとと
もに割込み許可ベクタレジスタ１６の内容をデータバス
５に出力する。一方割込みコントローラ２は、この内容
をベクタブロードキャスト信号ＢＣのタイミングに基づ
いて設定割込みベクタレジスタ２２に書込む。この動作
は命令の副次的な動作といったが入出力命令等で代用し
てもかまわない。重要なのは、割込み許可ベクタを割込
みコントローラ２に送る手段があることである。また、
複数の割込みコントローラがある時には同時に送ること
ができることも重要である。個々の割込みコントローラ
には各々の割込み要求がどのレベルであるかを指示する
為に個々に識別子レジスタ２５を初期化する。

【００１８】つぎに、このような初期化のあと、外部機
器より割込み要求があった場合の動作を説明する。

【００１９】外部機器からの割込み要求信号ＯＩＲＱ
１，ＯＩＲＱ２が割込みコントローラ２に入力される
と、割込みコントローラ２は割込み要求信号ＯＩＲＱ
１，ＯＩＲＱ２と識別子レジスタ２５の内容から割込み
ベクタを決定する。この決定された割込みベクタはコン
パレータ２６に入力され、設定割込みベクタレジスタ２
２の割込みベクタのレベルより高いか否かが判定され
る。もし高いと判定されると割込み要求信号ＩＲＱを有
効レベルにしてマイクルプロセッサ１に割込みを通知す
る。

【００２０】マイクロプロセッサ１は従来例と同様に要
求割込みベクタレジスタ２３の内容を引取り、指定の割
込みプログラムを実施する。なお、この時点でマイクロ
プロセッサ１は既存の割込み許可ベクタレジスタ１６の
値をメモリまたはレジスタに書込み、割込みプログラム
から復帰する時、割込み許可ベクタレジスタ１６の内容
を回復させる。また、割込み許可ベクタレジスタ１６の
内容は受け付けた要求のベクタで書換える。このときこ
の書換えられたベクタは、前述のように割込み受け付け
シーケンスの副次的な処理またはＩ／０命令等で各割込
みコントローラに伝達される。この時点で受け付けた割
込みより低い割込みの受け付けは禁止される。

【００２１】

【発明の効果】以上説明したように本発明では、割込み
コントローラにおいて割込み許可ベクタという共通のデ
ータを用い割込みを管理する構成となっているので、マ
イクロプロセッサにおける割込み処理の前処理及び後処
理を少なくでき、従ってトータルの性能を向上させるこ
とができる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】図１に示された実施例の割込みコントローラの
内部ブロック図である。

【図３】従来の割込み制御回路の一例を示すブロック図
である。

【図４】図３に示された割込み制御回路の割込みコント
ローラの内部ブロック図である。

【符号の説明】

１，１ａ マイクロプロセッサ ２，２ａ 割込みコントローラ ３ メモリ部 ４ アドレスバス ５ データバス １１，１１ａ 中央処理部 １２ 割込み制御部 １３，１３ａ バス制御部 １４ アドレスラッチ回路 １５ データバッファ回路 ２１，２１ａ デコーダ ２２ 設定割込みベクタレジスタ ２３ 要求割込みベクタレジスタ ２４ 要求ラッチレジスタ ２５ 識別子レジスタ ２６ コンパレータ ２７ マスクレジスタ Ｇ１〜Ｇ３ 論理ゲート ＩＶ１ インバータ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 割込み許可ベクタレジスタを備え、初期
   状態では前記割込み許可ベクタレジスタに予め設定され
   た割込みベクタを書込み、割込み要求が受付けられると
   この受付けられた割込み要求と対応する割込みベクタを
   前記割込み許可ベクタレジスタに書込むと共にこの書込
   み要求に対する処理を実行し、この割込み要求に対する
   処理が終了したとき退避しておいた割込みベクタを前記
   割込み許可ベクタレジスタに復帰させ、所定のタイミン
   グで前記割込み許可ベクタレジスタの内容を出力するマ
   イクロプロセッサと、所定のタイミングで前記割込み許
   可ベクタレジスタからの割込みベクタを書込む設定割込
   みベクタレジスタ、外部機器からの割込み要求があった
   ときこの外部機器からの割込み要求と対応する割込みベ
   クタを記憶し所定のタイミングで出力する要求割込みベ
   クタレジスタ、並びに前記設定割込みベクタレジスタ及
   び要求割込みベクタレジスタからの割込みベクタを比較
   し前記要求割込みベクタレジスタの割込みベクタの方が
   高いと判定されたとき前記マイクロプロセッサに割込み
   要求を出力するコンパレータを備えた割込みコントロー
   ラとを有することを特徴とする割込み制御回路。
2. 【請求項２】 割込みコントローラが複数個設けられ、
   要求割込みベクタレジスタ，設定割込みベクタレジス
   タ，及び割込み許可ベクタレジスタに記憶する割込みベ
   クタを、前記複数個の割込みコントローラを識別するた
   めの識別子と、外部機器と対応するベクタとを含んだ構
   成とした請求項１記載の割込み制御回路。