JPH05233318A - マイクロプロセッサ - Google Patents

マイクロプロセッサ

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JPH05233318A
JPH05233318A JP4029814A JP2981492A JPH05233318A JP H05233318 A JPH05233318 A JP H05233318A JP 4029814 A JP4029814 A JP 4029814A JP 2981492 A JP2981492 A JP 2981492A JP H05233318 A JPH05233318 A JP H05233318A
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JP
Japan
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interrupt
interruption
level signal
vector
request
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JP4029814A
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Tomokazu Enami
智和 榎並
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt

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Abstract

(57)【要約】 【目的】ハードウェア量を低減すると共に割込み処理ま
での時間を短縮する。 【構成】周辺装置１０１〜１０ｎからの割込み要求ＩＲ
Ｑ１〜ＩＲＱｎ発生に応答して割込みレベル信号ＩＮＴ
Ｌ，割込みイネーブル信号ＩＮＴＥを発生する割込み要
求制御回路２を設ける。ＣＰＵ１内に、割込みイネーブ
ル信号ＩＮＴＥがアクティブのとき割込みレベル信号Ｉ
ＮＴＬに対し割込みを許可するか否かを判定する割込み
許可判定部１１と割込みレベル信号ＩＮＴＬと対応する
割込みベクタＩＶを発生する割込みベクタ発生部１２を
設ける。割込みが許可されたときＣＰＵ１内で発生した
割込みベクタＩＶにより割込み処理を行う。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサに関
し、特に割込み要求に対応した割込みベクタにより割込
み処理を実行するマイクロプロセッサに関する。
【０００２】
【従来の技術】マイクロプロセッサのシステムスループ
ットを向上させる最も有効な手段は、中央処理装置（以
下ＣＰＵという）の処理能力をあげることである。これ
を実現するために、キャッシュ・メモリを設けたり、Ｄ
ＭＡ（ダイレクト・メモリ・アドレス）などによりＣＰ
Ｕの処理能力が落ちる際のネックとなる部分を補ってい
る。いま、ＣＰＵと周辺装置との関係を考えた場合、処
理速度の遅い周辺装置はシステム全般の処理能力を落し
ている主要な原因となっている。その欠点を克服するた
めに現在採用している方式が「割込み方式」である。割
込みを、実行中のプログラムに依存しない外部からの要
求と考えた場合、マルチタスクのプログラム割込みなど
も効率的な資源の利用を実現する方式として、一般的と
なっている。
【０００３】一般にＣＰＵは、複数の割込み要求に対応
するため複数の割込み要求入力をもち、同時に発生した
割込み処理要求に対応するため複数の割込みレベルをも
つ。外部の周辺装置からの割込み要求がない時、ＣＰＵ
は自身のプログラムの手順に従って処理を行うが、周辺
装置から割込み要求があった時は、処理速度の遅い周辺
装置に対する処理を実行するによって、ＣＰＵをより効
率的に使用する。
【０００４】ＣＰＵに割込み要求があった時に、その割
込み要求が何に起因するものかを、またどのような処理
をするのかを番号を使って区別しており、それを割込み
ベクタと呼んでいる。
【０００５】ＣＰＵに割込みベクタを与える方式として
現在使用されているものは、大きく分けて２種類ある。
１つは割込みベクタをＣＰＵの内部で生成する方式であ
りもう１つはＣＰＵ外部で生成する方式である。
【０００６】従来のマイクロプロセッサの第１の例を図
２に示す。この例は前者の方式である。
【０００７】割込み制御・ベクタ発生回路３に入力され
た周辺装置１０１〜１０ｍの割込み要求ＩＲＱ〜ＩＲＱ
ｍは、割込みベクタ発生部３１により割込み要求のあっ
た周辺装置と対応する割込みベクタＩＶを生成する。
【０００８】割込み要求制御部３２は、あらかじめ設定
された優先順位に従って、ただ一つの周辺装置の割込み
要求を選択しこの選択した周辺装置の割込みレベル信号
ＩＮＴＬを発生する。この割込みレベル信号ＩＮＴＬ
は、ＣＰＵ１ａの割込み機能を活性化するため、割込み
承認応答時間（２クロック）以上保持する必要がある。
そこで、レベル信号保持部３３を経由してＣＰＵ１ａに
入力する。
【０００９】ＣＰＵ１ａは、割込み許可判定部１１ａに
より、内部のステータス・レジスタの割込みマスクビッ
トを参照し、受け付けた割込みレベル信号ＩＮＴＬのレ
ベルに対応するマスクビットが解除されていて、かつＣ
ＰＵ１ａがその時点で受け付けた割込みレベル以上の割
込み処理を実行していなかった場合、割込みを要求した
周辺装置に対して割込みが受け付けられたことを知らせ
るために、ＣＰＵ１ａ外部に割込み承認ステータス信号
ＡＳＴと承認された割込みレベル信号ＩＮＴＦを出力す
る。ＣＰＵ１ａ自身は、データバス７に対してベクタフ
ェッチサイクルを開始する。
【００１０】承認ステータス信号ＡＳＴはデコーダ４で
デコードされ、その結果が割込み要求承認であればその
出力をイネーブルする。このデコーダ４の出力によって
デコーダ５が活性化し、アドレスバス６を介して入力さ
れる割込みレベル信号ＩＮＴＬをデコーダして対応する
周辺装置に対する割込み要求承認信号（例えばＩＡＣＫ
１）となる（周辺装置への信号線は省略）。この割込み
要求承認信号ＩＡＣＫ１は割込み制御・データ・バス７
に対応する割込みベクタＩＶを出力する。ベクタフェッ
チサイクルを開始しているＣＰＵ１ａは、データ・バス
７により割込みベクタＩＶをフェッチし、割込み処理部
１３によりその割込みベクタＩＶと対応する割込み処理
を開始する。
【００１１】なお、割込みベクタ用レジスタを有する周
辺装置では、所定のタイミングでその割込みベクタ割込
みベクタ発生部３１へ伝達しておく。
【００１２】次に、割込みベクタＣＰＵ内部で生成する
方式のマイクロプロセッサについて図３を参照して説明
する。
【００１３】周辺装置１０１〜１０ｍが割込み要求ＩＲ
Ｑ１〜ＩＲＱｍを発生してからＣＰＵ１ｂが割込み要求
を承認し、割込み要求承認信号（例えばＩＡＣＫｍ）を
出力するまでは上記例と同じ手順である。但し、割込み
制御回路８では割込みベクタは発生しないので、割込み
要求はそのまま割込み要求制御部３２に入力する。
【００１４】割込み要求承認信号ＩＡＣＫｍはベクタ生
成制御部９に入力される。ベクタ生成制御回路９はこの
ほかに割込み要求（ＩＲＱ１〜ＩＲＱｍ）も入力し、割
込み要求と割込み要求信号承認があると、自動ベクタ生
成信号ＡＶをアクティブにし割込みベクタ発生部１２ａ
を活性化する。割込みベクタ発生部１２ａは割込みレベ
ル信号ＩＮＴＬから割込みベクタを生成し、ＣＰＵ１ｂ
内部で生成した割込みベクタにより割込み処理を開始す
る。
【００１５】この方式では、ＣＰＵ１ｂがベクタフェッ
チサイクルが不要なので、図２に示された例よりもＣＰ
Ｕ外部のハードウェアがやや少なくなる。
【００１６】
【発明が解決しようとする課題】この従来のマイクロプ
ロセッサでは、割込み許可判定部１１ａで割込み要求を
承認した後割込みレベル信号ＩＮＴＬをアドレスバス６
へ伝達するため、レベル信号保持部３３が必要となり、
またアドレスバス６からの割込みレベル信号ＩＮＴＬと
承認ステータス信号ＡＳＴとにより割込み要求承認信号
ＩＡＣＫｊ（ｊ＝１〜ｍ）を発生して割込みベクタＩＶ
をＣＰＵ内部へ取込むかＣＰＵ内で発生する構成となっ
ているので、ハードウェア量が増大する上割込み処理ま
での時間が長くなるという欠点があった。
【００１７】本発明の目的は、ハードウェア量を低減す
ると共に割込み処理までの時間を短縮することができる
マイクロプロセッサを提供することにある。
【００１８】
【課題を解決するための手段】本発明のマイクロプロセ
ッサは、複数の周辺装置からの割込み要求が同時に複数
入力されたときはこれら割込み要求のうちの１つを選択
し、１つのときは入力された割込み要求をそのまま選択
してこの選択された割込み要求を出力した周辺装置と対
応するレベルの割込みレベル信号を発生すると共に前記
複数の周辺装置のうちの少なくとも１つからの割込み要
求によりアクティブとなる割込みイネーブル信号を発生
する割込み要求制御回路と、前記割込みイネーブル信号
がアクティブのとき前記割込みレベル信号と対応する割
込み要求を許可するか否かを判定する割込み許可判定
部、前記割込みレベル信号と対応する割込みベクタを発
生する割込みベクタ発生部、及び前記割込み許可判定部
により割込み要求を許可すると判定されたとき前記割込
みベクタ発生部で発生した割込みベクタに従って割込み
処理を行う割込み処理部を含むＣＰＵとを有している。
【００１９】
【実施例】次に本発明の実施例について図面を参照して
説明する。
【００２０】図１は本発明の一実施例を示すブロック図
である。
【００２１】割込み要求制御回路２は、複数の周辺装置
１０１〜１０ｎからの割込み要求ＩＲＱ１〜ＩＲＱｎが
同時に複数入力されたときはこれら割込み要求のうちの
１つを予め設定された論理に従って選択し、１つのとき
は入力された割込み要求をそのまま選択し、割込みレベ
ル信号ＩＮＴＬのレベルを複数設けて各周辺装置１０１
〜１０ｎにこの複数のレベルのうちの１つを割当てて選
択された割込み要求と対応する周辺装置に割当てられた
レベルの割込みレベル信号ＩＮＴＬを出力すると共に、
複数の周辺装置１０１〜１０ｎのうちの少なくとも１つ
からの割込み要求によりアクティブとなる割込みイネー
ブル信号ＩＮＴＥを発生する。
【００２２】ＣＰＵ１は、割込みイネーブル信号ＩＮＴ
Ｅがアクティブのとき割込みレベル信号ＩＮＴＬと対応
する割込み要求を許可するか否かを判定する割込み許可
判定部１１と、割込みレベル信号ＩＮＴＬと対応する割
込みベクタＩＶを発生する割込みベクタ発生部１２と、
割込み許可判定部１１により割込み要求を許可すると判
定されたとき割込みベクタ発生部１２で発生した割込み
ベクタＩＶに従って割込み処理を行う割込み処理部１３
とを含んだ構成となっている。
【００２３】割込み許可判定部１１は、割込みイネーブ
ル信号ＩＮＴＥがアクティブであれば、ＣＰＵ１の内部
で割込み処理及び例外処理実行中か、割込み可か、入力
された割込み要求レベルＩＮＴＬが許可レベル以上か等
をチェックし、割込み可ならば割込み処理部１３に対し
割込み処理を開始するように命じる。
【００２４】これと同時に割込みベクタ発生部１２から
割込みベクタＩＶが割込み処理部１３に入力されるの
で、割込み許可判定部１１から割込み承認ステータス信
号ＡＳＴや割込みレベル信号ＩＮＴＬを出力する必要が
なく、従ってレベル信号保持部が不要となり、またこれ
ら信号を処理する後段の回路（デコーダ４，５等）が不
要となり、ハードウェア量を少なくすると共に、割込み
処理までの時間を短縮することができる。
【００２５】
【発明の効果】以上説明したように本発明は、割込み要
求制御回路により割込みレベル信号と割込みイネーブル
信号とを発生し、ＣＰＵ内の割込み許可判定部により割
込みイネーブル信号がアクティブであれば割込みレベル
信号に対応する割込みを許可するか否かを判定し、割込
み許可であれば、並行して割込みベクタ発生部により発
生した割込みベクタにより割込み処理を行う構成とする
ことにより、割込み許可判定部から承認ステスタス信号
やアドレスバスへの割込みレベル信号を出力する必要が
なくなるので、レベル信号保持部や承認ステータス信
号，アドレスバスからの割込みレベル信号に対する処理
回路が不要になってハードウェア量を低減することがで
き、また割込み処理までの時間を短縮することができる
効果がある。
【００２６】
【図面の簡単な説明】
【図１】本発明の一実施例を示すブロック図である。
【図２】従来のマイクロプロセッサの第１の例を示すブ
ロック図である。
【図３】従来のマイクロプロセッサの第２の例を示すブ
ロック図である。
【符号の説明】
１，１ａ，１ｂ ＣＰＵ ２ 割込み要求制御回路 ３ 割込み制御・ベクタ発生回路 ４，５ デコーダ ６ アドレスバス ７ データバス ８ 割込み制御回路 ９ ベクタ生成制御回路 １１，１１ａ 割込み許可判定部 １２，１２ａ 割込みベクタ発生部 １３ 割込み処理部 １４ ベクタ入力部 ３１ 割込みベクタ発生部 ３２ 割込み要求制御部 ３３ レベル信号保持部 ３４ 出力制御部 １０１〜１０ｍ，１０ｎ 周辺装置

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 複数の周辺装置からの割込み要求が同時
    に複数入力されたときはこれら割込み要求のうちの１つ
    を選択し、１つのときは入力された割込み要求をそのま
    ま選択してこの選択された割込み要求を出力した周辺装
    置と対応するレベルの割込みレベル信号を発生すると共
    に前記複数の周辺装置のうちの少なくとも１つからの割
    込み要求によりアクティブとなる割込みイネーブル信号
    を発生する割込み要求制御回路と、前記割込みイネーブ
    ル信号がアクティブのとき前記割込みレベル信号と対応
    する割込み要求を許可するか否かを判定する割込み許可
    判定部、前記割込みレベル信号と対応する割込みベクタ
    を発生する割込みベクタ発生部、及び前記割込み許可判
    定部により割込み要求を許可すると判定されたとき前記
    割込みベクタ発生部で発生した割込みベクタに従って割
    込み処理を行う割込み処理部を含むＣＰＵとを有するこ
    とを特徴とするマイクロプロセッサ。
  2. 【請求項２】 割込み要求制御回路を、予め設定された
    論理に従って複数の割込み要求のうちの１つを選択し、
    割込みレベル信号のレベルを複数設けて各周辺装置にこ
    の複数のレベルのうちの１つを割当て前記選択された割
    込み要求と対応する周辺装置に割当てられたレベルの割
    込みレベル信号を出力するようにした請求項１記載のマ
    イクロプロセッサ。
JP4029814A 1992-02-18 1992-02-18 マイクロプロセッサ Pending JPH05233318A (ja)

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US08/019,274 US5659760A (en) 1992-02-18 1993-02-18 Microprocessor having interrupt vector generation unit and vector fetching command unit to initiate interrupt processing prior to returning interrupt acknowledge information

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Effective date: 19980630