JP3894579B2 - 多用途多ソース割り込み構成を有するソリッドステートデータプロセッサ - Google Patents
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Description
発明の背景
本発明は、請求の範囲１によるデータプロセッサに関係する。特に、種々の割り込みソースを、複数の個別的なディジーチェインに分配することができる。
割り込み構成は、長い間使用されているが、さらなる改善および拡張の必要が依然として感じられる。このような発展は、質および量の種々のレベルにおいてあるかもしれず、この理由のため、本発明は特に、
・代表的に２００以上の多数の異なる割り込みソースおよび／または割り込み原因をサポートすべきであり、
・代表的に１６または３２である多数の異なる優先権レベルをサポートすべきであり、
・適切なハンドラルーチンの高速な選択を容易にするベクトルサポートを与えるべきであり、
・サイズにおいて容易に拡張可能とすべきであり、
・割り込み優先権の柔軟な割り当てを行うべきであり、
・最小限の経路選択オーバヘッドのみを必要とすべきである。
すべての上記条件を許容しうる価格／性能レベルにおいて満たすことができるシステムは、まだ現れていない。
発明の要約
したがって、特に本発明の目的は、すべての上記条件の組み合わせに対する広範囲で多用途の解決法を提供する割り込みアーキテクチャを有するデータプロセッサを提供することである。ここで、それに加え、第１の態様によれば、本発明は、前記割り込みハンドラ手段が、「読み出しベクトル」コマンドをすべての割り込みソースに並列に伝達し、その結果、実際の割り込みベクトルを前記バス手段において伝送することを可能にすることを特徴とする。特に、前記バスを、前記割り込み手続き以外の他の輸送形式に用いてもよく、すなわち、これはハードウェア条件を少なくする。
有利に、割り込みデフォルトベクトル発生器を、前記ディジーチェイン手段の尾部につなげる。この特徴は、前記発展の進歩を止めるのを回避する。他の有利な態様を、従属する請求の範囲に詳述する。
【図面の簡単な説明】
本発明のこれらおよび他の態様を、好適実施形態の開示の参照と共に、特に、添付する図面の参照と共に以下により詳細に説明する。
図１は、本発明による割り込みアーキテクチャの基本的な実施形態を示す。
図２は、割り込みメカニズムのタイミング図を示す。
図３は、割り込みコントローラのブロック図を示す。
図４は、割り込みソースのブロック図を示す。
図５Ａ−５Ｄは、４つの異なる割り込みソースの実施を示す。
図６は、割り込みデフォルトベクトル発生器のブロック図を示す。
図７は、相互接続配置の詳細な例を示す。
図８は、好例の相互接続配置を示す。
図９は、割り込みアーキテクチャの概略を示す。
図１０は、割り込み承認ディジーチェインおよびベクトル選択メカニズムを示す。
好適実施形態の詳細な説明
図１は、本発明による割り込みアーキテクチャの基本的な実施形態を示す。このブロック図は、集積回路ＶＬＳＩデータプロセッサの主要なサブシステムを含む。示すように、中央プロセッサユニット２０をＰＩバスに、割り込みコントローラ２２と、割り込みソース２４および２６と、割り込みデフォルトベクトル発生器２８と同様に接続する。実際には、割り込みソースの数は多くてもよく、考察するシステムは、関係する固有または非固有割り込みベクトルによって識別できる２００より多くの異なる割り込み原因を集合的に発生してもよい２０より多くのこのような物理的ソースを有してもよい。図４において以下に示すように、前記物理的割り込みソースを、ＩＮＴＲＥＱラインの１つにおいて割り込みコントローラ２２への割り込み要求信号を生じさせるＯＲＥＤとし、割り込みコントローラ２２からより低いマルチビットラインにおいて、各々のＯＲＥＤラインに対して１つ割り込み承認信号を受けるために、同様に直列につなぐ。これらのラインの数を１以上としてもよく、前記割り込みヘッダは、どの要求を最初に処理すべきかを、例えば階層を基礎として、ラウンドロビンスケジュールにおいて決定することができる。コントローラ２２は、すべてのこのようなソースに対し、ライン３２において割り込み＿読み出し＿ベクトル信号を与える。本当の割り込みベクトルを、中央処理ユニット２０に、バス３０全体における実際に部分的に自己選択された活性ソースによって与えることができる。好適には、これを、ＰＣＴ出願ＥＰ９４／０１７１１において開示されているような、いわゆるＰＩバスとする。さらに、前記プロセッサを、チップ上またはチップ外メモリ３４と、Ｉ／Ｏサブシステム３６と、本発明の一部ではない制御ユニットＢＣＵのような３８として示す「種々の」サブシステムと共に示した。割り込み発生装置を、一連の２４−２６において配置する。好適には、前記アーキテクチャは、洗練されていると共に低レベルの割り込みソースを許可すべきである。
非制限的な例として、前記プロセッサをＲＩＳＣプロセッサとしてもよく、ＯＲＥＤ割り込み要求ラインの数を１６に等しくしてもよい。割り込み要求の受け取りに応じて、割り込みコントーラまたはハンドラ２２は、割り込みマスキングを実行し、さらに、あるいは同時に存在する割り込みのうちどれが最も高い優先権を有するかを決定する。適切な１ビット信号は、中央処理ユニット２０に、マスクされていない割り込みの存在を示す。中央処理ユニット２０が実際の割り込みベクトルを読み出すことを要求した場合、割り込みコントローラ２２は、承認信号を承認バスの特定のラインにおいて発生し、このラインは、ソースが次に選択する、または丁度その瞬時において選択するＯＲＥＤラインに対応する。割り込みソースが前記実際の承認信号を受け取ると、前記割り込みベクトルの下位部分を発生し、前記割り込みコントローラは、上位部分を発生する。特定の情況の下で、前記割り込み承認信号が接続されているいずれのソースにも受け取られず、割り込みデフォルトベクトル発生器２８に達した場合、割り込みデフォルトベクトル発生器２８は、前記割り込みベクトルの下位部分を代わりに発生する。その後、前記割り込みベクトルを、バス３０において前記中央処理ユニットに用いる。
定義
ＣＰＵ：前記ＣＰＵをＩＣにおける処理ユニットとする。割り込みを発生し、通常のプログラムフローに割り込み、割り込みサービスルーチンを実行する。
ＣＰＵ＿ＩＮＴ［Ｍ−１．．．０］：これをＭ本のラインから成るシングルＣＰＵ割り込みバスとし、前記割り込みコントローラを前記ＣＰＵに接続する。
割り込みコントローラ：前記種々の割り込みソースからの割り込み要求をＣＰＵ割り込み要求にデコードし、あるいは多くの（１６の）ＯＲＥＤ ＲＥＱＵＥＳＴの内１つを選択する。また、前記割り込みを承認し、前記割り込みベクトルの上位部分を発生する。
割り込みデフォルトベクトル発生器：前記割り込みベクトルの下位部分の発生を、割り込みソースが行わない場合に行う。
割り込みソース：前記ＣＰＵに割り込みを要求することができる、前記ＩＣにおけるすべてのモジュール。個々のモジュールは、種々の異なる割り込みを、１本以上のＯＲＥＤ要求ラインにおいて発生できる。
ＩＮＴ＿ＲＥＱ［Ｎ−１．．．０］：前記割り込み要求バスのＮ本のラインは、前記割り込みソースを前記割り込みコントローラに接続する。
ＩＮＴ＿ＡＣＫ［Ｎ−１．．．０］：前記割り込み承認バスのＮ本のラインは、前記割り込みコントローラから前記割り込みソースを経て前記割り込みデフォルトベクトル発生器に至る。各々のラインＩＮＴ＿ＡＣＫ［ｘ］は、ＯＲＥＤ割り込み要求ラインＩＮＴ＿ＲＥＱ［ｘ］に対応する。
ＩＮＴ＿ＣＬＥＡＲ：前記割り込みソースにおいて位置する割り込み状態変数ＩＮＴ＿ＳＴＡＴＵＳを、対応する割り込みクリア変数ＩＮＴ＿ＣＬＥＡＲに４１」を書き込むことによってクリアすることができる。
ＩＮＴ＿ＥＮＡＢＬＥ：前記割り込みソースにおいて位置する割り込み可能変数ＩＮＴ＿ＥＮＡＢＬＥを「１」に設定して、前記割り込み要求に対して割り込みを承認することができ、または「０」に設定して却下することができる。
ＩＮＴ＿ＭＡＳＫ：異なる割り込み要求ラインＩＮＴ＿ＲＥＱ［ｘ］をマスクする（任意の）割り込みマスキング変数。
ＩＮＴ＿ＭＡＳＫ＿ＬＥＶＥＬ：あるレベルより下のすべての割り込み要求ラインＩＮＴ＿ＲＥＱ［ｘ］をマスクする（任意の）割り込みマスキングレベル変数。
ＩＮＴ＿ＰＲＩＯＲＩＴＹ［Ｎ−１．．．０］：各々の割り込み要求ラインＩＮＴ＿ＲＥＱ［ｘ］に対する優先権を別々に変化させることを容易にする（任意の）割り込み要求ライン優先権変数。
ＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲ：この割り込み呼出しベクトルラインは、前記割り込みコントローラをすべての割り込みソースに接続する。前記ＣＰＵが割り込みベクトルＩＮＴ＿ＶＥＣＴＯＲを読み出したい場合、前記割り込みコントローラによってアサートされ、最初に信号ＡＣＫが来て、その後ＲＤ＿ＶＥＣＴＯＲが来る。
ＩＮＴ＿ＳＥＴ：前記割り込みソースにおいて位置する割り込み状態変数ＩＮＴ＿ＳＴＡＴＵＳを、対応する割り込み設定変数ＩＮＴ＿ＣＬＥＡＲに「１」を書き込むことによって設定することができる。
ＩＮＴ＿ＳＴＡＴＵＳ：前記割り込みソースにおける割り込み状態変数ＩＮＴ＿ＳＴＡＴＵＳは、前記ソースが前記ＣＰＵに割り込みたい場合は「１」に等しく、前記割り込みソースが割り込みを望まない場合は「０」に等しい。
ＩＮＴ＿ＶＥＣＴＯＲ：前記ＣＰＵは、割り込まれた場合、前記割り込みベクトル変数を読み出し、適切な割り込みルーチンに分岐する。前記割り込みベクトル変数は、２つの１６ビット部分に分割される。
ＩＮＴ＿ＶＥＣＴＯＲ［３１．．１６］：前記割り込みベクトル変数の上位部分は、前記割り込みコントローラによって常に発生される。
ＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］：前記割り込みベクトルの下位部分は、前記種々の割り込みソース、または、前記割り込みデフォルトベクトル発生器によって発生される。
Ｌ：ディジーチェイン割り込み承認信号がすべての割り込みソースに行き渡る（そして前記割り込みコントローラに戻る）ために必要なバスクロックサイクル数。
Ｍ：ＣＰＵ割り込みバスのＣＰＵが依存する幅。一般に、Ｍ＝１。
Ｎ：前記割り込み要求バスの幅。代表的に、Ｎは１６または３２に等しい。また、ＮはＩＮＴ＿ＡＣＫラインの数である。
ＰＩバスＤ：これらのラインを前記バスのデータラインとする。
ＰＩバスＣＬＫ：これを、前記バスのクロック信号とする。
前記割り込みソースおよび割り込みコントローラにおける変数
これらの変数は、前記バスを経て読み出しおよび書き込みできるレジスタの部分である。これらのレジスタのアドレスは、前記バスアドレス範囲内でマッピングされ、前記個々の割り込みソースまたは割り込みコントローラに割り当てられる。
各々の割り込みソースは、多数の変数を有する。各々の割り込みごとに一組の変数（ＩＮＴ＿ＳＴＡＴＵＳ，ＩＮＴ＿ＥＮＡＢＬＥ，ＩＮＴ＿ＣＬＥＡＲおよび任意にＩＮＴ＿ＳＥＴ）を発生することができ、通常、他の組の変数が、前記割り込みソースを含み装置の他の動作を制御する。また、１つ以上のＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］変数または定数を、割り込みソースの部分とすることができる。
前記割り込みコントローラは、ＩＮＴ＿ＶＥＣＴＯＲ［３１．．１６］や、マスキングおよび優先権復号化のための他の変数のような多数の変数を有する。全体の割り込みベクトルＩＮＴ＿ＶＥＣＴＯＲのアドレスを、前記割り込みコントローラに割り当てられたアドレス範囲内にマッピングする。
前記割り込みデフォルトベクトル発生器は、プログラム可能デフォルトＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］変数を有してもよい。もしそうなら、そのアドレスを、前記割り込みデフォルトベクトル発生器に割り当てられたアドレス範囲内にマッピングする。
割り込み要求
割り込みソースが（内部）割り込み要求を有する場合、対応するＩＮＴ＿ＳＴＡＴＵＳ変数に「１」を書き込む。また、対応するＩＮＴ＿ＥＮＡＢＬＥ変数が「１」に等しい場合、前記要求を、この特定の割り込みを接続する割り込み要求ラインＩＮＴ＿ＲＥＱ［ｘ］を経て前記割り込みコントローラに送る。ＩＮＴ＿ＥＮＡＢＬＥ変数が「０」に等しい場合、前記内部要求を却下する。ＩＮＴ＿ＥＮＡＢＬＥが「１」に設定されている場合、前記割り込みコントローラのみに送る。
マスキングおよび優先権付与
マスキングおよび優先権付与の実装は、詳述しない。Ｎ本の割り込み要求ラインＩＮＴ＿ＲＥＱ［Ｎ−１．．０］およびＭ本のＣＰＵ割り込みラインＣＰＵ＿ＩＮＴ［Ｍ−１．．０］の間で、明確な順序は存在しない。優先権デコーダを、ハードウェアにおいて固定してもよく、プログラム可能としてもよい。このマスキング特徴は、絶対に必要なものではない。
前記マスキングおよび優先権付与の最も簡単な実装は、厳密かつ一定の階層によるものである。他の解決法は、Ｎビット割り込みマスクレジスタを実装し、このレジスタの各々のビットが１本の割り込み要求ラインをマスクすることである。この割り込みマスクレジスタのビットが「１」に等しい場合、対応する割り込み要求ラインをエネイブルにし、前記ビットが「０」に等しい場合、対応する割り込み要求ラインをディセーブルにする。第３の解決法は、割り込みマスクレベルレジスタを実装することである。少なくとも前記割り込みマスクレベルレジスタの値に等しいランクを有する割り込み要求ラインのみをエネイブルにし、他のラインをディセーブルにする。優先権付与を、各々の割り込み要求ラインに関する優先権変数を実装することによって行うことができ、その結果、各々の割り込み要求ラインＩＮＴＲＥＱ［ｘ］に対する優先権を別々に設定することができる。上記の組み合わせも同様に実行できる。ラウンドロビンのような、最も高い優先権を決定する他の方法も、しばしば実行できる。
ＣＰＵとのインターフェース
Ｎ本の割り込み要求ラインＩＮＴ＿ＲＥＱ［Ｎ−１．．０］を（マスキングおよび優先権付与後）Ｍ本のＣＰＵ割り込みラインＣＰＵ＿ＩＮＴ［Ｍ−１．．０］に接続する方法は、実装特有である。通常、Ｍ＝１で十分である。ＣＰＵが割り込まれた場合、情況保存のような同じ特定の動作を行ってもよく、次に割り込みベクトルに分岐する。この目的のため、ソフトウェアは前記割り込みハンドラに分岐し、割り込みベクトルＩＮＴ＿ＶＥＣＴＯＲを分岐表ベースアドレスに対するオフセットとして使用し、これは、ＩＮＴ＿ＶＥＣＴＯＲ、割り込みハンドラまたは実際のソースからの種々の特定のビットにおいてさらなる処理が必要ないため、高速である。
承認の発生および割り込みベクトルの獲得
割り込みベクトルＩＮＴ＿ＶＥＣＴＯＲに、前記割り込みコントローラに割り当てられたアドレス領域においてマッピングされたバスレジスタとしてアドレスする。前記割り込みコントローラが前記割り込みベクトルに対するバス読み出し要求を受けた場合、ＲＥＱに関係する承認信号とその優先権マスクとを選択し、その後、活性ソースは、ディジーチェイン（または前記割り込みデフォルトベクトル発生器）に従い、１本の割り込み承認ラインを経て自己選択し、前記割り込みソース（または割り込みデフォルトベクトル発生器）に要求し、前記割り込みベクトルの下位部分（ＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］）をＰＩバスのＤラインに入れる。上位部分ＩＮＴ＿ＶＥＣＴＯＲ［３１．．１６］は、常に前記割り込みコントローラ自身によって発生される。
前記割り込みコントローラは、マスキングおよび優先権付与の前または後に、前記割り込み要求ラインの電流値をラッチする。前記マスキングおよび優先権付与機構に応じて、最高優先権の電流を有する活性割り込み要求ラインのみが、その対応する割り込み承認ラインにおけるディジーチェイン質問信号によって答えられる。他の割り込み要求ラインは、答えられることがないままである。ディジーチェインは、前記アサートされる割り込み承認ラインに接続された割り込みソースを経て延びはじめる。
２つ以上の割り込みソースが選択された割り込み要求ラインにおいて要求を発生した場合、ディジーチェインは、これらの割り込みソースの内１つのみが承認を得るように処理する。これは、前記割り込みコントローラに論理的に最も近くに接続された割り込みソースである。「下流」に位置する他のソースは、承認を受けられない。これは、割り込み要求ラインおよび承認ラインの各々の対に関するサブ優先権の無条件の計画を招く。前記割り込みコントローラの最も近くに接続された割り込みソースは、前記ディジーチェイン内で最も高いサブ優先権を有する。
いくらかの遅延を導入し、前記承認信号に前記ディジーチェインを通過するのに十分な時間を与える。この遅延中、前記割り込みコントローラは、バス承認ＡＣＫラインをＷＡＴ承認で駆動する。前記遅延は、バスクロックＣＬＫの立ち上がりエッジと同期するＬバスクロックサイクルと等しい。バス待機サイクルの正確な数は、前記ディジーチェイン割り込み承認ラインにおける遅延によって支配され、実装に依存する。
この遅延後、前記割り込みコントローラは、（ＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲ信号は早い信号であるため）最後のＷＡＴ承認中の割り込み読み出しベクトル信号ＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲをアサートし、バスＡＣＫラインをＷＡＴ承認の代わりにＲＤＹ承認で駆動する。このサイクルにおいて、前記割り込みコントローラは、前記割り込みベクトルＩＮＴ＿ＶＥＣＴＯＲ［３１．．１６］のビット３１ないし１６を前記バスに入れ、ＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］のビット１５ないし０を、前記承認された割り込みソースまたは割り込みデフォルトベクトル発生器によって駆動する。
前記割り込みコントローラは、前記ベクトルの読み出し中の新たな割り込みの承認を疑似「停止」し、起こりうる競争状態を回避する。前記割り込みベクトルの上位部分ＩＮＴ＿ＶＥＣＴＯＲ［３１．．１６］は、優先権信号を含んでもよく、常に前記割り込みコントローラによって発生される。（前記割り込みデフォルトベクトル発生器において）少なくとも１つから、各々の割り込みごとに１つまで、前記割り込みベクトルの多くの異なる下位部分ＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］が存在する。
割り込み要求クリア
割り込み要求が割り込みルーチンによってサービスされた場合、前記割り込みソースを、対応するＩＮＴ＿ＣＲＥＡＲ変数に「１」を書き込みことによってクリアすることができる。読み出し−変更−書き込み動作は、同じレジスタにおける他のビットを変更するハードウェアによって妨害されるかもしれないことから、ＩＮＴ＿ＣＲＥＡＲ変数に「０」を書き込むことによってクリアすることは勧めない。
図２は、前記アーキテクチャの完全なタイミングメカニズムの図である。信号ＩＮＴ＿ＲＥＱ［ｘ］はバスＣＬＫと非同期であり、信号ＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲはバスＣＬＫと同期している。連続する線は、以下の信号、システムバスクロック、バス読み出し動作、バス動作コード、バスアドレス信号、特に割り込みベクトルにおいて含まれるアドレス、バスデータスロット、その最後の１つを伝送する割り込みベクトル、４つの待機サイクルとそれに続く１つの承認サイクルとを有するバス承認、割り込み要求信号、ＣＰＵ割り込み信号、割り込み承認、割り込み承認応答（信号がない）、および最後に割り込み読み出しベクトルを示す。垂直の波線は、適切なサイズの期間を示す。
信号
ＩＮＴ＿ＲＥＱ［Ｎ−１．．０］は、前記割り込みソースを前記割り込みコントローラに接続する。順序または優先権は指定されない。割り込みソースをこれらのラインに、ＯＲゲートによって接続する。各々の割り込みソースは、１本以上の割り込み要求ラインに接続できる。前記割り込み要求ラインは、非同期であり、活性ハイである。
ＩＮＴ＿ＡＣＫ［Ｎ−１．．０］：各々の割り込み承認ラインＩＮＴ＿ＡＣＫ［ｘ］は、１本の割り込み要求ラインＩＮＴ＿ＲＥＱ［ｘ］に対応する。前記割り込み承認ラインは、非同期であり、活性ハイである。
ＣＰＵが前記割り込みコントローラにアドレスし、ＩＮＴ＿ＶＥＣＴＯＲを読み出す場合、前記コントローラは、前記割り込み承認ラインの内の正確に１本を活性化する。優先権およびマスキング機構は、どの承認ラインを活性化するかを決定する。前記割り込み承認ラインを、ＲＥＱに対応する前記割り込みソースを通ってディジーチェイン化する。何らかのソースは、前記対応する要求ラインにおいて未決定の割り込みを有する場合、「下流」の他の割り込みソースに関する承認信号をブロックすることができる。
ＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲ：これらの割り込み読み出しベクトルラインは、前記割り込みコントローラを、前記割り込みベクトルの下位部分を発生できる、前記割り込みデフォルトベクトル発生器を含む前記割り込みソースに接続する。ＣＰＵが前記割り込みコントローラにアドレスし、ＩＮＴ＿ＶＥＣＴＯＲを読み出す場合、Ｌ−１バスクロックサイクルの遅延後、前記割り込みコントローラによってアサートする。前記割り込み読み出しベクトルラインは、活性ハイであり、バスクロックＣＬＫと同期する。
ＣＰＵ＿ＩＮＴ［Ｍ−１．．０］：これらＭはＣＰＵ割り込みラインであり、通常、Ｍ＝１であり、前記割り込みコントローラをＣＰＵに接続するためのものである。前記割り込みコントローラが、割り込み要求ラインＩＮＴ＿ＲＥＱ［Ｎ−１．．０］において１つ以上の割り込み要求を受ける場合、１本以上のＣＰＵ割り込みラインをアサートする（すべてのＲＥＱがマスクされない場合）。どのラインをアサートするかは、前記マスキングおよび優先権機構と、ＣＰＵ割り込みラインへのマッピングとに依存し、これらはすべて実装特有である。ＣＰＵ割り込みラインの活性レベルおよびタイミング動作は、ＣＰＵ依存である。
ＰＩバスＤ：これらのラインは、ＰＩバスデータラインである。
ＰＩバスクロック：これは、ＰＩバスのクロック信号である。
実際の情況に応じてＡＣＫ＝ＷＡＴ（待機）、ＡＣＫ＝ＲＤＹ（準備よし）。
図３は、前記割り込みコントローラのブロック図である。右上角において、Ｎ本の割り込み要求ライン３０２が達する。マスキング、優先権付与およびラッチングブロック３１０を通過した後、前記Ｎ本のラインを、Ｍ本の通常１本の（Ｍ＝１）ＣＰＵ割り込みライン３０６にマッピングする（３０８）。
前記割り込みベクトルに関するバス読み出し要求は、バスインタフェース３１８を経て制御ブロック３１４に送られる。このブロックは、ラッチングブロック３１０および承認発生ブロック３１２を制御し、このブロック３１２は、適切なディジーチェイン割り込み承認をライン３０４において発生する。
Ｌ−１バスクロックサイクルの遅延後、前記制御ブロックは、上位ベクトルブロックに要求し、次のバスＣＬＫサイクルにおいて、割り込みベクトルＩＮＴ＿ＶＥＣＴＯＲ［３１．．１６］データをバス３２２のＤラインに入れる。同時に、制御ブロック３１４は、ＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲラインをアサートし、（前記割り込みソースの内の１つか、割り込みデフォルトベクトル発生器かにおける）下位ベクトルブロックに要求し、次のＰＩバスＣＬＫサイクルにおいてＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］を前記バスのＤラインに入れる。前記割り込みコントローラにおいて、ＩＮＴ＿ＶＥＣＴＯＲ変数のみが強制的である。
ＩＮＴ＿ＶＥＣＴＯＲ：この割り込みベクトル変数を、ＣＰＵによって、ＰＩバス読み出し要求を発することによって読み出す。ＩＮＴ＿ＶＥＣＴＯＲ変数を、２つの部分に分割する。上位１６ビットＩＮＴ＿ＶＥＣＴＯＲ［３１．．１６］、常に前記割り込みコントローラによって発生する。下位１６ビットＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］を、前記承認された割り込みソースか、前記割り込みデフォルトベクトル発生器かによって発生する。
前記割り込みコントローラにおける割り込みベクトル変数ＩＮＴ＿ＶＥＣＴＯＲ［３１．．１６］を、定数に固定（読み出しのみ）しても、プログラム可能（書き込みも可能）としてもよい。異なるＩＮＴ＿ＶＥＣＴＯＲ［３１：１６］変数または定数を、前記マスキングまたは優先権メカニズムによって行われる決定に従って選択してもよい。前記優先権を、ＩＮＴ＿ＶＥＣＴＯＲ［３１：１６］の一部としてもよい。
ＩＮＴ＿ＭＡＳＫ：種々の割り込み要求ラインＩＮＴ＿ＲＥＱ［ｘ］をマスクする任意の割り込みマスキング変数。この変数における各々のビットＩＮＴ＿ＭＡＳＫ［ｘ］＝０は、対応する割り込み要求ラインＩＮＴ＿ＲＥＱ［ｘ］をマスクする。
ＩＮＴ＿ＭＡＳＫ＿ＬＥＶＥＬ：任意の割り込みマスキングレベル変数を使用し、あるレベルより下のすべての割り込み要求ラインＩＮＴ＿ＲＥＱ［ｘ］をマスクする場合、ＩＮＴ＿ＭＡＳＫ＿ＬＥＶＥＬを呼ぶ。この変数がｙの値を有する場合、ｘ＜ｙのすべての割り込み要求ラインＩＮＴ＿ＲＥＱ［ｘ］をマスクする（ｙ＝０の場合、どの割り込み要求ラインもマスクしない）。
ＩＮＴ＿ＰＲＩＯＲＩＴＹ［Ｎ−１．．０］：前記任意の割り込み要求ライン優先権変数が実装されている場合、これらをＩＮＴ＿ＰＲＩＯＲＩＴＹ［Ｎ−１．．０］と呼ぶ。これらの変数は、代表的に、４ビットの幅（Ｎ＝１６に関して）を有し、各々の割り込み要求ラインＩＮＴ＿ＲＥＱ［ｘ］に対する優先権を別々に設定することを容易にする。
図４は、割り込みソースの簡単なブロック図である。右上および左上角において、割り込み要求ラインが入力（４０２）し、出力（４０６）する。前記入力割り込み要求ラインが活性である場合、前記出力割り込み要求ラインも活性化する。前記入力割り込み要求ラインが不活性である場合、前記割り込みソースがＯＲ４０４を経て（可能な）割り込み要求を利用できる場合、前記出力割り込み要求ラインは活性化してもよい。
前記割り込みソースの左側および右側の中央において、前記割り込み承認ラインが入力（４１６）し、出力（４１４）する。前記出力割り込み承認ラインは、前記入力割り込み承認ラインが活性であると共に、前記割り込みソースがＡＮＤ４１０を経て未決定の可能な割り込み要求を持たない場合にのみ、活性化する。このＡＮＤは任意であり、前記割り込みソースがそれ自身のＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］を発生せず、前記割り込みコントローラによって発生されるデフォルトベクトルＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］を使用する場合、必要ない。
前記図の下部において、バスインタフェース４２０および読み出しベクトルラインＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲ入力部４２２を示す。ＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲライン入力部が活性であり、前記割り込みソースが未決定の承認された割り込み要求を有する場合、割り込みベクトルの下位部分ＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］を、次のバスサイクルにおいてバスＤラインに入れる。ＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲラインも、前記ソースがそれ自身のＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］を発生しない場合、実装しない。
各々の割り込みソースは、発生することができる各々の割り込みごとに３つの（および任意に第４の）１ビット変数を有する。任意にＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］変数も有する。
１ ＩＮＴ＿ＳＴＡＴＵＳ：この変数は、前記ソースがＣＰＵに割り込みたい場合、「１」に等しく、または、前記割り込みソースが割り込みたくない場合、「０」に等しい。この変数を、別個のレジスタ、フリップフロップとすることができ、または、（有限）状態機械における状態によって表すことができる。この変数を、ポーリングするバスによって読み出してもよい。同じレジスタにおける他の変数を、その間にハードウェアによって読み出すことができる。この変数のクリアおよび設定を、ＩＮＴ＿ＣＬＥＡＲ（および任意の診断目的のためのようなＩＮＴ＿ＳＥＴ）変数によって行うことができる。この変数のアドレスを、個々の割り込みソースに割り当てられたバスアドレス範囲内にマッピングする。
２ ＩＮＴ＿ＥＮＡＢＬＥ：この変数を「１」に設定し、変数ＩＮＴ＿ＳＴＡＴＵＳを（ＯＲゲートを経て）割り込み要求ラインに入れることができ、または、「０」に設定し、ＩＮＴ＿ＳＴＡＴＵＳ変数を無視し、前記割り込み要求ラインから遮断することができる。ＩＮＴ＿ＥＮＡＢＬＥを、ＰＩバスを経て読み出しおよび書き込みことができる。この変数のアドレスを、個々の割り込みソースに割り当てられたＰＩバスアドレス範囲内にマッピングする。
３ ＩＮＴ＿ＣＬＥＡＲ：ＩＮＴ＿ＳＴＡＴＵＳ［ｂ］を、対応するＩＮＴ＿ＣＬＥＡＲに「１」を書き込みことによってクリアすることができる。この変数への「０」の書き込みは、無視される。「１」をこの変数に書き込んだ後、この変数は自動的に「０」にリセットする。この変数のアドレスを、個々の割り込みソースに割り当てられたＰＩバスアドレス範囲内にマッピングする。
４ ＩＮＴ＿ＳＥＴ：この変数を、対応するＩＮＴ＿ＳＥＴ変数に「１」を書き込むことによって「１」に設定することができ、この特定のソースの割り込みをシミュレートすることができる。この変数への「０」の書き込みは、無視される。「１」をこの変数に書き込んだ後、この変数は自動的に「０」にリセットする。この変数は、任意である。この変数のアドレスを、個々の割り込みソースに割り当てられたＰＩバスアドレス範囲内にマッピングする。
ＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］：割り込みベクトル変数ＩＮＴ＿ＶＥＣＴＯＲの下位１６ビットを、割り込みソース４１８によって発生する。読み出しベクトルラインＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲ４２２において要求を受け、個々の割り込みを承認した後、そのようにする。ＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］を、一定の定数にすることができ、または、プログラム可能レジスタにすることができる。一定の定数にする場合、その値を配線化する。プログラム可能レジスタにした場合、このアドレスを、前記割り込みソースに割り当てられたＰＩバスアドレス範囲においてマッピングする（割り込みソースにおけるプログラム可能ＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］変数を、前記割り込みソースにおいて位置するそのローカルＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］アドレスによって読み出してもよい）。一般的に、２つの最下位ビットを常に０とし、表におけるオフセットとして使用される、３２ビットアドレスワードとして使用できるようにすべきである。この変数は任意であり、ない場合、前記割り込みデフォルトソースが、ＩＮＴ＿ＶＥＣＴＯＲの下位１６ビットを発生する。簡潔にするため、前記割り込みソース内の上記変数および他の項目の詳細なマッピングは、ここには説明しない。別個のＰＩアドレスを、１つ以上のアドレス可能レジスタを加算または結合することによって形成してもよい。
どのような割り込みソースに関しても、すべての割り込みを、同じ割り込み要求ラインＩＮＴ＿ＲＥＣ［ｘ］に接続してもよく、異なる割り込み要求ラインに接続してもよい。図５Ａおよび５Ｂは、ＯＲゲートを通じて種々の実装を示す。アプローチＢは、より柔軟である。望むなら、図５Ｃのように、種々の割り込み要求を１つの割り込み要求ラインにおいて連鎖することができる。図５Ｄのように、前記割り込み承認ラインに対する正しいマッピングを多重化する場合、前記割り込み要求ラインをプログラム可能にすることができる。
簡単な割り込みソースをクラスタ化し、１つのより大きい割り込みソースに結合し、前記バスインタフェースと、要求および承認メカニズムと、ＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］変数とにおける費用を低減することができる。どのような割り込みソースも少なくとも１本のラインを有するべきであるが、割り込みハンドラのみが処理することができる。各々の割り込み要求ラインＩＮＴ＿ＲＥＱ［ｘ］に対して、１本の割り込み承認ラインＩＮＴ＿ＡＣＫ［ｘ］を実装してもよく、実装しなくてもよい。
図６は、前記割り込みデフォルトベクトル発生器のブロック図である。左側において、割り込み承認ラインＩＮＴ＿ＡＣＫ［Ｎ−１．．０］が入力する（６０２）。この図の下部において、ＰＩバスインタフェース６０８と、読み出しベクトルラインＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲ入力部６１０とを示す。ＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲ入力部およびＩＮＴ＿ＡＣＫ［ｘ］が活性の場合、割り込みベクトルの下位部分ＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］６０６を、次のＰＩバス６１２サイクルにおいて、前記割り込みデフォルトベクトル発生器によって、ＰＩバスＤラインに入れる。
ＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］：これらは、前記割り込みデフォルトベクトル発生器によって発生される（デフォルト）割り込みベクトル変数ＩＮＴ＿ＶＥＣＴＯＲの下位１６ビットである。読み出しベクトルラインＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲにおいて要求を受け、ＩＮＴ＿ＡＣＫ［ｘ］が活性化した後、そのようにする。すべての詳細は、前記割り込みソース内のＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］と同じである。
Ｎの異なるＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］のアレイを、例えば、各々の入力ＩＮＴ＿ＡＣＫ［ｘ］に対して１つ実装し、異なる割り込みベクトルを、各々の優先権レベルに対して発生できるようにしてもよい。前記割り込みデフォルトベクトル発生器を前記割り込みコントローラをクラスタ化し、コストを低減するようにすることができる。
ＣＰＵに関する条件は、ＣＰＵ割り込みラインＣＰＵ＿ＩＮＴ［Ｍ−１．．０］に接続するために十分な割り込み入力部を有し、バス読み出し要求を発し、割り込みベクトルＩＮＴ＿ＶＥＣＴＯＲを読みだせることのみである。この読み出し要求を、ＣＰＵハードウェアによって直接発してもよく、ソフトウェアにおける割り込みルーチンによって発してもよい。
相互接続
ＣＰＵ、割り込みコントローラおよび種々の割り込みソースに関する相互接続配置に対する多数の条件が存在する。
割り込み要求ラインＩＮＴ＿ＲＥＱ［ｘ］を分割してはならない。これらをすべて、
・２つの異なる割り込みソースのＩＮＴ＿ＲＥＱ［ｘ］出力部およびＩＮＴ＿ＲＥＱ［ｘ］入力部間か、
・図５のように、同じ割り込みソースのＩＮＴ＿ＲＥＱ［ｘ］出力部および他のＩＮＴ＿ＲＥＱ［ｘ］入力部間か、
・割り込みソースのＩＮＴ＿ＲＥＱ［ｘ］出力部および、前記割り込みコントローラのＩＮＴ＿ＲＥＱ［ｘ］入力部間かの２点間接続とする。
割り込みソースに関して、割り込み要求ラインＩＮＴ＿ＲＥＱ［ｘ］入力部を接続する場合、ＩＮＴ＿ＲＥＱ［ｘ］出力部も接続しなければならない。
連鎖における第１の割り込みソースのＩＮＴ＿ＲＥＱ［ｘ］入力部を、論理的「０」レベルに接続する。
割り込み承認ラインＩＮＴ＿ＡＣＫ［ｘ］を分割してはならない。これらをすべて、
・２つの異なる割り込みソースのＩＮＴ＿ＡＣＫ［ｘ］出力部およびＩＮＴ＿ＡＣＫ［ｘ］入力部間か、
・同じ割り込みソースのＩＮＴ＿ＡＣＫ［ｘ］出力部および他のＩＮＴ＿ＡＣＫ［ｘ］入力部間か、
・割り込みコントローラのＩＮＴ＿ＡＣＫ［ｘ］出力部および割り込みソースのＩＮＴ＿ＡＣＫ［ｘ］入力部間か、
・割り込みソースのＩＮＴ＿ＡＣＫ［ｘ］出力部および割り込みデフォルトベクトル発生器のＩＮＴ＿ＡＣＫ［ｘ］入力部間か、
・割り込みコントローラのＩＮＴ＿ＡＣＫ［ｘ］出力部および割り込みデフォルトベクトル発生器のＩＮＴ＿ＡＣＫ［ｘ］入力部間かの２点間接続とする。
割り込みソースに関して、割り込み承認ラインＩＮＴ＿ＡＣＫ［ｘ］出力部を接続する場合、ＩＮＴ＿ＡＣＫ［ｘ］入力部および出力部も接続しなければならない。連鎖における最後の割り込みソースのＩＮＴ＿ＡＣＫ［ｘ］出力部を、前記割り込みデフォルトベクトル発生器の対応するＩＮＴ＿ＡＣＫ［ｘ］入力部に経路選択する。
すべての割り込みソースを、少なくとも１本の割り込み要求ラインＩＮＴ＿ＲＥＱ［ｘ］と、多くてすべての割り込み要求ラインに接続する。
各々のＩＮＴ＿ＲＥＱ［ｘ］ラインに関して、対応するＩＮＴ＿ＡＣＫ［ｘ］ラインがなくてはならない。割り込みソースをこのＩＮＴ＿ＡＣＫ［ｘ］に接続していなくても、前記割り込みデフォルトベクトル発生器に経路選択し、前記割り込みデフォルトベクトル発生器によってデフォルトＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］を発生できるようにしなければならない。前記割り込みデフォルトベクトル発生器を、すべてのＩＮＴ＿ＡＣＫ［Ｎ−１．．０］ラインに接続しなければならない。
すべての割り込みソースを、１対全ての割り込み承認ラインＩＮＴ＿ＡＣＫ［ｘ］に接続することができる。ＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］を発生しない割り込みソースを、割り込み承認ラインＩＮＴ＿ＡＣＫ［ｘ］に接続する必要はない。
ＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］を発生する割り込みソースを、割り込み読み出しベクトルラインＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲに接続しなければならない。ＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］を発生しない割り込みソースを、割り込み読み出しベクトルラインＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲに接続する必要はない。前記割り込みデフォルトベクトル発生器も、ＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲラインに接続しなければならない。
前記割り込みコントローラ、すべての割り込みソースおよび割り込みデフォルトベクトル発生器を、ＰＩバスに接続しなければならない。
ＣＰＵ割り込みラインＣＰＵ＿ＩＮＴ［Ｍ−１．．０］を、前記割り込みコントローラのＣＰＵ割り込みライン出力部によって、ＣＰＵの割り込み入力部に接続する。
図７は、実行可能な相互接続配置である。ここで、Ｎ＝４およびＭ＝１とする。４本の割り込み要求ラインＩＮＴ＿ＲＥＱ［３．．０］と、４本の割り込み承認ラインＩＮＴ＿ＡＣＫ［３．．０］とが存在する。
種々の割り込みソースを相互接続できる方法を、図８に載せる。さらに、すべての割り込みソース、割り込みコントローラおよび割り込みデフォルトベクトル発生器を、割り込み読み出しベクトルラインＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲおよびＰＩバスに接続する。ＣＰＵは図示しないが、ＣＰＵ割り込みバスは、１本のラインＣＰＵ＿ＩＮＴのみから成る。この場合におけるソースＣをＩＮＴ＿ＡＣＫ［ｘ］に接続せず、明らかに前記デフォルトベクトルの実際の発生に頼っていることに注意されたい。
図９は、前記割り込みアーキテクチャ、特に、多くの可能な割り込みソースに対する割り込みコントローラコアＩＮＴＣの動作の要約である。右側における入力は、３２本の要求ライン９１８であり、各々が優先権レベルを表す。これらにおける情報を、ラッチ９０４においてラッチすることができる。マスクレジスタ９０６は、ＡＮＤ９０２においてビット幅ＡＮＤ演算され、優先権決定素子９０８およびコーダ９０３に送る。前記コーダは、例え十分であるかもしれなくても、ライン９２０における６ビット信号ＣＰＵ＿ＩＮＴ［５：０］を符号化する。決定された優先権は、個々のソース９１０，９１２，．．．９１４を通じて延在する３２本の承認ライン９０９において、前記コアから他の制御信号９１１を適切に得ることを承認する。図示するように、前記ソースは、信号を要求ラインチャネルおよびシステムバス９１６に送る。前記プロセッサは、前記６ビット割り込みコードを受ける場合、前記割り込みソースに係わらず、処理瞬時を自力で設定する。次に状態を保存し、割り込みルーチンに分岐する。
次に前記プロセッサは、前記割り込みベクトルに対するバス読み出し、すなわちアドレスを発し、前記割り込みコントローラは、現在最も高い優先権をラッチし、そのレベルに接続されたソースに対するディジーチェイン質問を発生する。前記割り込みソースは、ディジーチェイン遅延後、そのベクトルを前記バスに入れる。次に、前記コントローラは、ＡＣＫ＝ＯＮをバスＡＣＫラインに入れる。ここで前記プロセッサは、アドレスオフセットとして実際に受けた値を使用し、他の動作を決定することができる。この方法において、２次元アレイ風割り込みを実現し、ここで、物理的割り込みソースと、これらの個々に発生された割り込みの双方が、独立した値を有してもよい。
前記ソースにおいて、種々の変数が存在し、ＩＮＴ＿Ｘは、割り込みが存在する（１）か否かを知らせ、これをフリップフロップとしてもよい。前記フリップフロップを、この割り込みソースが一部であるユニットに割り当てられたＰＩバス範囲におけるアドレスにマッピングされたＰＩバスに書き込むことによってリセットする。さらに、ＥＮＡＢ＿Ｘは、適切なＩＮＴ＿ＲＥＱ（Ｌ）ラインにおけるＩＮＴ＿Ｘを許可すること（１）を知らせ、これを他のフリップフロップとしてもよく、前記バスを経て読み出しおよび書き込むことができる。そのアドレスを、このソースが一部であるユニットに割り当てられたバス範囲内とする。
図１０は、ある特定の割り込みソースに関する割り込み承認ディジーチェインおよびベクトル選択メカニズムの一例を示す。上部において、割り込みコントローラコアバンドル１００２（＝９０９）およびシステムバス１００４（＝９１６）を示す。左から、ビットＩＮＴ＿ＲＥＱ＿Ｘおよび割り込み承認ＩＮＴ＿ＡＣＫ＿ＩＮが入力する。後者を、ラッチ１００８を活性化する素子１０１６において反転し、それによってＩＮＴ＿ＲＥＱ＿Ｘをラッチする。「０」を格納する場合、前記反転されたラッチ出力はＡＮＤゲート１０１４を開にし、それによって、ＩＮＴ＿ＡＣＫ＿ＯＵＴはさらに右側に進むことができる。ＡＮＤ１０１４はブロックされるが、ＡＮＤ１０１０は開になり、前記割り込みコントロールコアから他の「１」を受けるなら、それによって、バッファ１０１２は活性化される。これは、次に、前記入力ベクトルを前記バスに入れる。
本発明は、請求の範囲１によるデータプロセッサに関係する。特に、種々の割り込みソースを、複数の個別的なディジーチェインに分配することができる。
割り込み構成は、長い間使用されているが、さらなる改善および拡張の必要が依然として感じられる。このような発展は、質および量の種々のレベルにおいてあるかもしれず、この理由のため、本発明は特に、
・代表的に２００以上の多数の異なる割り込みソースおよび／または割り込み原因をサポートすべきであり、
・代表的に１６または３２である多数の異なる優先権レベルをサポートすべきであり、
・適切なハンドラルーチンの高速な選択を容易にするベクトルサポートを与えるべきであり、
・サイズにおいて容易に拡張可能とすべきであり、
・割り込み優先権の柔軟な割り当てを行うべきであり、
・最小限の経路選択オーバヘッドのみを必要とすべきである。
すべての上記条件を許容しうる価格／性能レベルにおいて満たすことができるシステムは、まだ現れていない。
発明の要約
したがって、特に本発明の目的は、すべての上記条件の組み合わせに対する広範囲で多用途の解決法を提供する割り込みアーキテクチャを有するデータプロセッサを提供することである。ここで、それに加え、第１の態様によれば、本発明は、前記割り込みハンドラ手段が、「読み出しベクトル」コマンドをすべての割り込みソースに並列に伝達し、その結果、実際の割り込みベクトルを前記バス手段において伝送することを可能にすることを特徴とする。特に、前記バスを、前記割り込み手続き以外の他の輸送形式に用いてもよく、すなわち、これはハードウェア条件を少なくする。
有利に、割り込みデフォルトベクトル発生器を、前記ディジーチェイン手段の尾部につなげる。この特徴は、前記発展の進歩を止めるのを回避する。他の有利な態様を、従属する請求の範囲に詳述する。
【図面の簡単な説明】
本発明のこれらおよび他の態様を、好適実施形態の開示の参照と共に、特に、添付する図面の参照と共に以下により詳細に説明する。
図１は、本発明による割り込みアーキテクチャの基本的な実施形態を示す。
図２は、割り込みメカニズムのタイミング図を示す。
図３は、割り込みコントローラのブロック図を示す。
図４は、割り込みソースのブロック図を示す。
図５Ａ−５Ｄは、４つの異なる割り込みソースの実施を示す。
図６は、割り込みデフォルトベクトル発生器のブロック図を示す。
図７は、相互接続配置の詳細な例を示す。
図８は、好例の相互接続配置を示す。
図９は、割り込みアーキテクチャの概略を示す。
図１０は、割り込み承認ディジーチェインおよびベクトル選択メカニズムを示す。
好適実施形態の詳細な説明
図１は、本発明による割り込みアーキテクチャの基本的な実施形態を示す。このブロック図は、集積回路ＶＬＳＩデータプロセッサの主要なサブシステムを含む。示すように、中央プロセッサユニット２０をＰＩバスに、割り込みコントローラ２２と、割り込みソース２４および２６と、割り込みデフォルトベクトル発生器２８と同様に接続する。実際には、割り込みソースの数は多くてもよく、考察するシステムは、関係する固有または非固有割り込みベクトルによって識別できる２００より多くの異なる割り込み原因を集合的に発生してもよい２０より多くのこのような物理的ソースを有してもよい。図４において以下に示すように、前記物理的割り込みソースを、ＩＮＴＲＥＱラインの１つにおいて割り込みコントローラ２２への割り込み要求信号を生じさせるＯＲＥＤとし、割り込みコントローラ２２からより低いマルチビットラインにおいて、各々のＯＲＥＤラインに対して１つ割り込み承認信号を受けるために、同様に直列につなぐ。これらのラインの数を１以上としてもよく、前記割り込みヘッダは、どの要求を最初に処理すべきかを、例えば階層を基礎として、ラウンドロビンスケジュールにおいて決定することができる。コントローラ２２は、すべてのこのようなソースに対し、ライン３２において割り込み＿読み出し＿ベクトル信号を与える。本当の割り込みベクトルを、中央処理ユニット２０に、バス３０全体における実際に部分的に自己選択された活性ソースによって与えることができる。好適には、これを、ＰＣＴ出願ＥＰ９４／０１７１１において開示されているような、いわゆるＰＩバスとする。さらに、前記プロセッサを、チップ上またはチップ外メモリ３４と、Ｉ／Ｏサブシステム３６と、本発明の一部ではない制御ユニットＢＣＵのような３８として示す「種々の」サブシステムと共に示した。割り込み発生装置を、一連の２４−２６において配置する。好適には、前記アーキテクチャは、洗練されていると共に低レベルの割り込みソースを許可すべきである。
非制限的な例として、前記プロセッサをＲＩＳＣプロセッサとしてもよく、ＯＲＥＤ割り込み要求ラインの数を１６に等しくしてもよい。割り込み要求の受け取りに応じて、割り込みコントーラまたはハンドラ２２は、割り込みマスキングを実行し、さらに、あるいは同時に存在する割り込みのうちどれが最も高い優先権を有するかを決定する。適切な１ビット信号は、中央処理ユニット２０に、マスクされていない割り込みの存在を示す。中央処理ユニット２０が実際の割り込みベクトルを読み出すことを要求した場合、割り込みコントローラ２２は、承認信号を承認バスの特定のラインにおいて発生し、このラインは、ソースが次に選択する、または丁度その瞬時において選択するＯＲＥＤラインに対応する。割り込みソースが前記実際の承認信号を受け取ると、前記割り込みベクトルの下位部分を発生し、前記割り込みコントローラは、上位部分を発生する。特定の情況の下で、前記割り込み承認信号が接続されているいずれのソースにも受け取られず、割り込みデフォルトベクトル発生器２８に達した場合、割り込みデフォルトベクトル発生器２８は、前記割り込みベクトルの下位部分を代わりに発生する。その後、前記割り込みベクトルを、バス３０において前記中央処理ユニットに用いる。
定義
ＣＰＵ：前記ＣＰＵをＩＣにおける処理ユニットとする。割り込みを発生し、通常のプログラムフローに割り込み、割り込みサービスルーチンを実行する。
ＣＰＵ＿ＩＮＴ［Ｍ−１．．．０］：これをＭ本のラインから成るシングルＣＰＵ割り込みバスとし、前記割り込みコントローラを前記ＣＰＵに接続する。
割り込みコントローラ：前記種々の割り込みソースからの割り込み要求をＣＰＵ割り込み要求にデコードし、あるいは多くの（１６の）ＯＲＥＤ ＲＥＱＵＥＳＴの内１つを選択する。また、前記割り込みを承認し、前記割り込みベクトルの上位部分を発生する。
割り込みデフォルトベクトル発生器：前記割り込みベクトルの下位部分の発生を、割り込みソースが行わない場合に行う。
割り込みソース：前記ＣＰＵに割り込みを要求することができる、前記ＩＣにおけるすべてのモジュール。個々のモジュールは、種々の異なる割り込みを、１本以上のＯＲＥＤ要求ラインにおいて発生できる。
ＩＮＴ＿ＲＥＱ［Ｎ−１．．．０］：前記割り込み要求バスのＮ本のラインは、前記割り込みソースを前記割り込みコントローラに接続する。
ＩＮＴ＿ＡＣＫ［Ｎ−１．．．０］：前記割り込み承認バスのＮ本のラインは、前記割り込みコントローラから前記割り込みソースを経て前記割り込みデフォルトベクトル発生器に至る。各々のラインＩＮＴ＿ＡＣＫ［ｘ］は、ＯＲＥＤ割り込み要求ラインＩＮＴ＿ＲＥＱ［ｘ］に対応する。
ＩＮＴ＿ＣＬＥＡＲ：前記割り込みソースにおいて位置する割り込み状態変数ＩＮＴ＿ＳＴＡＴＵＳを、対応する割り込みクリア変数ＩＮＴ＿ＣＬＥＡＲに４１」を書き込むことによってクリアすることができる。
ＩＮＴ＿ＥＮＡＢＬＥ：前記割り込みソースにおいて位置する割り込み可能変数ＩＮＴ＿ＥＮＡＢＬＥを「１」に設定して、前記割り込み要求に対して割り込みを承認することができ、または「０」に設定して却下することができる。
ＩＮＴ＿ＭＡＳＫ：異なる割り込み要求ラインＩＮＴ＿ＲＥＱ［ｘ］をマスクする（任意の）割り込みマスキング変数。
ＩＮＴ＿ＭＡＳＫ＿ＬＥＶＥＬ：あるレベルより下のすべての割り込み要求ラインＩＮＴ＿ＲＥＱ［ｘ］をマスクする（任意の）割り込みマスキングレベル変数。
ＩＮＴ＿ＰＲＩＯＲＩＴＹ［Ｎ−１．．．０］：各々の割り込み要求ラインＩＮＴ＿ＲＥＱ［ｘ］に対する優先権を別々に変化させることを容易にする（任意の）割り込み要求ライン優先権変数。
ＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲ：この割り込み呼出しベクトルラインは、前記割り込みコントローラをすべての割り込みソースに接続する。前記ＣＰＵが割り込みベクトルＩＮＴ＿ＶＥＣＴＯＲを読み出したい場合、前記割り込みコントローラによってアサートされ、最初に信号ＡＣＫが来て、その後ＲＤ＿ＶＥＣＴＯＲが来る。
ＩＮＴ＿ＳＥＴ：前記割り込みソースにおいて位置する割り込み状態変数ＩＮＴ＿ＳＴＡＴＵＳを、対応する割り込み設定変数ＩＮＴ＿ＣＬＥＡＲに「１」を書き込むことによって設定することができる。
ＩＮＴ＿ＳＴＡＴＵＳ：前記割り込みソースにおける割り込み状態変数ＩＮＴ＿ＳＴＡＴＵＳは、前記ソースが前記ＣＰＵに割り込みたい場合は「１」に等しく、前記割り込みソースが割り込みを望まない場合は「０」に等しい。
ＩＮＴ＿ＶＥＣＴＯＲ：前記ＣＰＵは、割り込まれた場合、前記割り込みベクトル変数を読み出し、適切な割り込みルーチンに分岐する。前記割り込みベクトル変数は、２つの１６ビット部分に分割される。
ＩＮＴ＿ＶＥＣＴＯＲ［３１．．１６］：前記割り込みベクトル変数の上位部分は、前記割り込みコントローラによって常に発生される。
ＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］：前記割り込みベクトルの下位部分は、前記種々の割り込みソース、または、前記割り込みデフォルトベクトル発生器によって発生される。
Ｌ：ディジーチェイン割り込み承認信号がすべての割り込みソースに行き渡る（そして前記割り込みコントローラに戻る）ために必要なバスクロックサイクル数。
Ｍ：ＣＰＵ割り込みバスのＣＰＵが依存する幅。一般に、Ｍ＝１。
Ｎ：前記割り込み要求バスの幅。代表的に、Ｎは１６または３２に等しい。また、ＮはＩＮＴ＿ＡＣＫラインの数である。
ＰＩバスＤ：これらのラインを前記バスのデータラインとする。
ＰＩバスＣＬＫ：これを、前記バスのクロック信号とする。
前記割り込みソースおよび割り込みコントローラにおける変数
これらの変数は、前記バスを経て読み出しおよび書き込みできるレジスタの部分である。これらのレジスタのアドレスは、前記バスアドレス範囲内でマッピングされ、前記個々の割り込みソースまたは割り込みコントローラに割り当てられる。
各々の割り込みソースは、多数の変数を有する。各々の割り込みごとに一組の変数（ＩＮＴ＿ＳＴＡＴＵＳ，ＩＮＴ＿ＥＮＡＢＬＥ，ＩＮＴ＿ＣＬＥＡＲおよび任意にＩＮＴ＿ＳＥＴ）を発生することができ、通常、他の組の変数が、前記割り込みソースを含み装置の他の動作を制御する。また、１つ以上のＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］変数または定数を、割り込みソースの部分とすることができる。
前記割り込みコントローラは、ＩＮＴ＿ＶＥＣＴＯＲ［３１．．１６］や、マスキングおよび優先権復号化のための他の変数のような多数の変数を有する。全体の割り込みベクトルＩＮＴ＿ＶＥＣＴＯＲのアドレスを、前記割り込みコントローラに割り当てられたアドレス範囲内にマッピングする。
前記割り込みデフォルトベクトル発生器は、プログラム可能デフォルトＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］変数を有してもよい。もしそうなら、そのアドレスを、前記割り込みデフォルトベクトル発生器に割り当てられたアドレス範囲内にマッピングする。
割り込み要求
割り込みソースが（内部）割り込み要求を有する場合、対応するＩＮＴ＿ＳＴＡＴＵＳ変数に「１」を書き込む。また、対応するＩＮＴ＿ＥＮＡＢＬＥ変数が「１」に等しい場合、前記要求を、この特定の割り込みを接続する割り込み要求ラインＩＮＴ＿ＲＥＱ［ｘ］を経て前記割り込みコントローラに送る。ＩＮＴ＿ＥＮＡＢＬＥ変数が「０」に等しい場合、前記内部要求を却下する。ＩＮＴ＿ＥＮＡＢＬＥが「１」に設定されている場合、前記割り込みコントローラのみに送る。
マスキングおよび優先権付与
マスキングおよび優先権付与の実装は、詳述しない。Ｎ本の割り込み要求ラインＩＮＴ＿ＲＥＱ［Ｎ−１．．０］およびＭ本のＣＰＵ割り込みラインＣＰＵ＿ＩＮＴ［Ｍ−１．．０］の間で、明確な順序は存在しない。優先権デコーダを、ハードウェアにおいて固定してもよく、プログラム可能としてもよい。このマスキング特徴は、絶対に必要なものではない。
前記マスキングおよび優先権付与の最も簡単な実装は、厳密かつ一定の階層によるものである。他の解決法は、Ｎビット割り込みマスクレジスタを実装し、このレジスタの各々のビットが１本の割り込み要求ラインをマスクすることである。この割り込みマスクレジスタのビットが「１」に等しい場合、対応する割り込み要求ラインをエネイブルにし、前記ビットが「０」に等しい場合、対応する割り込み要求ラインをディセーブルにする。第３の解決法は、割り込みマスクレベルレジスタを実装することである。少なくとも前記割り込みマスクレベルレジスタの値に等しいランクを有する割り込み要求ラインのみをエネイブルにし、他のラインをディセーブルにする。優先権付与を、各々の割り込み要求ラインに関する優先権変数を実装することによって行うことができ、その結果、各々の割り込み要求ラインＩＮＴＲＥＱ［ｘ］に対する優先権を別々に設定することができる。上記の組み合わせも同様に実行できる。ラウンドロビンのような、最も高い優先権を決定する他の方法も、しばしば実行できる。
ＣＰＵとのインターフェース
Ｎ本の割り込み要求ラインＩＮＴ＿ＲＥＱ［Ｎ−１．．０］を（マスキングおよび優先権付与後）Ｍ本のＣＰＵ割り込みラインＣＰＵ＿ＩＮＴ［Ｍ−１．．０］に接続する方法は、実装特有である。通常、Ｍ＝１で十分である。ＣＰＵが割り込まれた場合、情況保存のような同じ特定の動作を行ってもよく、次に割り込みベクトルに分岐する。この目的のため、ソフトウェアは前記割り込みハンドラに分岐し、割り込みベクトルＩＮＴ＿ＶＥＣＴＯＲを分岐表ベースアドレスに対するオフセットとして使用し、これは、ＩＮＴ＿ＶＥＣＴＯＲ、割り込みハンドラまたは実際のソースからの種々の特定のビットにおいてさらなる処理が必要ないため、高速である。
承認の発生および割り込みベクトルの獲得
割り込みベクトルＩＮＴ＿ＶＥＣＴＯＲに、前記割り込みコントローラに割り当てられたアドレス領域においてマッピングされたバスレジスタとしてアドレスする。前記割り込みコントローラが前記割り込みベクトルに対するバス読み出し要求を受けた場合、ＲＥＱに関係する承認信号とその優先権マスクとを選択し、その後、活性ソースは、ディジーチェイン（または前記割り込みデフォルトベクトル発生器）に従い、１本の割り込み承認ラインを経て自己選択し、前記割り込みソース（または割り込みデフォルトベクトル発生器）に要求し、前記割り込みベクトルの下位部分（ＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］）をＰＩバスのＤラインに入れる。上位部分ＩＮＴ＿ＶＥＣＴＯＲ［３１．．１６］は、常に前記割り込みコントローラ自身によって発生される。
前記割り込みコントローラは、マスキングおよび優先権付与の前または後に、前記割り込み要求ラインの電流値をラッチする。前記マスキングおよび優先権付与機構に応じて、最高優先権の電流を有する活性割り込み要求ラインのみが、その対応する割り込み承認ラインにおけるディジーチェイン質問信号によって答えられる。他の割り込み要求ラインは、答えられることがないままである。ディジーチェインは、前記アサートされる割り込み承認ラインに接続された割り込みソースを経て延びはじめる。
２つ以上の割り込みソースが選択された割り込み要求ラインにおいて要求を発生した場合、ディジーチェインは、これらの割り込みソースの内１つのみが承認を得るように処理する。これは、前記割り込みコントローラに論理的に最も近くに接続された割り込みソースである。「下流」に位置する他のソースは、承認を受けられない。これは、割り込み要求ラインおよび承認ラインの各々の対に関するサブ優先権の無条件の計画を招く。前記割り込みコントローラの最も近くに接続された割り込みソースは、前記ディジーチェイン内で最も高いサブ優先権を有する。
いくらかの遅延を導入し、前記承認信号に前記ディジーチェインを通過するのに十分な時間を与える。この遅延中、前記割り込みコントローラは、バス承認ＡＣＫラインをＷＡＴ承認で駆動する。前記遅延は、バスクロックＣＬＫの立ち上がりエッジと同期するＬバスクロックサイクルと等しい。バス待機サイクルの正確な数は、前記ディジーチェイン割り込み承認ラインにおける遅延によって支配され、実装に依存する。
この遅延後、前記割り込みコントローラは、（ＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲ信号は早い信号であるため）最後のＷＡＴ承認中の割り込み読み出しベクトル信号ＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲをアサートし、バスＡＣＫラインをＷＡＴ承認の代わりにＲＤＹ承認で駆動する。このサイクルにおいて、前記割り込みコントローラは、前記割り込みベクトルＩＮＴ＿ＶＥＣＴＯＲ［３１．．１６］のビット３１ないし１６を前記バスに入れ、ＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］のビット１５ないし０を、前記承認された割り込みソースまたは割り込みデフォルトベクトル発生器によって駆動する。
前記割り込みコントローラは、前記ベクトルの読み出し中の新たな割り込みの承認を疑似「停止」し、起こりうる競争状態を回避する。前記割り込みベクトルの上位部分ＩＮＴ＿ＶＥＣＴＯＲ［３１．．１６］は、優先権信号を含んでもよく、常に前記割り込みコントローラによって発生される。（前記割り込みデフォルトベクトル発生器において）少なくとも１つから、各々の割り込みごとに１つまで、前記割り込みベクトルの多くの異なる下位部分ＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］が存在する。
割り込み要求クリア
割り込み要求が割り込みルーチンによってサービスされた場合、前記割り込みソースを、対応するＩＮＴ＿ＣＲＥＡＲ変数に「１」を書き込みことによってクリアすることができる。読み出し−変更−書き込み動作は、同じレジスタにおける他のビットを変更するハードウェアによって妨害されるかもしれないことから、ＩＮＴ＿ＣＲＥＡＲ変数に「０」を書き込むことによってクリアすることは勧めない。
図２は、前記アーキテクチャの完全なタイミングメカニズムの図である。信号ＩＮＴ＿ＲＥＱ［ｘ］はバスＣＬＫと非同期であり、信号ＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲはバスＣＬＫと同期している。連続する線は、以下の信号、システムバスクロック、バス読み出し動作、バス動作コード、バスアドレス信号、特に割り込みベクトルにおいて含まれるアドレス、バスデータスロット、その最後の１つを伝送する割り込みベクトル、４つの待機サイクルとそれに続く１つの承認サイクルとを有するバス承認、割り込み要求信号、ＣＰＵ割り込み信号、割り込み承認、割り込み承認応答（信号がない）、および最後に割り込み読み出しベクトルを示す。垂直の波線は、適切なサイズの期間を示す。
信号
ＩＮＴ＿ＲＥＱ［Ｎ−１．．０］は、前記割り込みソースを前記割り込みコントローラに接続する。順序または優先権は指定されない。割り込みソースをこれらのラインに、ＯＲゲートによって接続する。各々の割り込みソースは、１本以上の割り込み要求ラインに接続できる。前記割り込み要求ラインは、非同期であり、活性ハイである。
ＩＮＴ＿ＡＣＫ［Ｎ−１．．０］：各々の割り込み承認ラインＩＮＴ＿ＡＣＫ［ｘ］は、１本の割り込み要求ラインＩＮＴ＿ＲＥＱ［ｘ］に対応する。前記割り込み承認ラインは、非同期であり、活性ハイである。
ＣＰＵが前記割り込みコントローラにアドレスし、ＩＮＴ＿ＶＥＣＴＯＲを読み出す場合、前記コントローラは、前記割り込み承認ラインの内の正確に１本を活性化する。優先権およびマスキング機構は、どの承認ラインを活性化するかを決定する。前記割り込み承認ラインを、ＲＥＱに対応する前記割り込みソースを通ってディジーチェイン化する。何らかのソースは、前記対応する要求ラインにおいて未決定の割り込みを有する場合、「下流」の他の割り込みソースに関する承認信号をブロックすることができる。
ＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲ：これらの割り込み読み出しベクトルラインは、前記割り込みコントローラを、前記割り込みベクトルの下位部分を発生できる、前記割り込みデフォルトベクトル発生器を含む前記割り込みソースに接続する。ＣＰＵが前記割り込みコントローラにアドレスし、ＩＮＴ＿ＶＥＣＴＯＲを読み出す場合、Ｌ−１バスクロックサイクルの遅延後、前記割り込みコントローラによってアサートする。前記割り込み読み出しベクトルラインは、活性ハイであり、バスクロックＣＬＫと同期する。
ＣＰＵ＿ＩＮＴ［Ｍ−１．．０］：これらＭはＣＰＵ割り込みラインであり、通常、Ｍ＝１であり、前記割り込みコントローラをＣＰＵに接続するためのものである。前記割り込みコントローラが、割り込み要求ラインＩＮＴ＿ＲＥＱ［Ｎ−１．．０］において１つ以上の割り込み要求を受ける場合、１本以上のＣＰＵ割り込みラインをアサートする（すべてのＲＥＱがマスクされない場合）。どのラインをアサートするかは、前記マスキングおよび優先権機構と、ＣＰＵ割り込みラインへのマッピングとに依存し、これらはすべて実装特有である。ＣＰＵ割り込みラインの活性レベルおよびタイミング動作は、ＣＰＵ依存である。
ＰＩバスＤ：これらのラインは、ＰＩバスデータラインである。
ＰＩバスクロック：これは、ＰＩバスのクロック信号である。
実際の情況に応じてＡＣＫ＝ＷＡＴ（待機）、ＡＣＫ＝ＲＤＹ（準備よし）。
図３は、前記割り込みコントローラのブロック図である。右上角において、Ｎ本の割り込み要求ライン３０２が達する。マスキング、優先権付与およびラッチングブロック３１０を通過した後、前記Ｎ本のラインを、Ｍ本の通常１本の（Ｍ＝１）ＣＰＵ割り込みライン３０６にマッピングする（３０８）。
前記割り込みベクトルに関するバス読み出し要求は、バスインタフェース３１８を経て制御ブロック３１４に送られる。このブロックは、ラッチングブロック３１０および承認発生ブロック３１２を制御し、このブロック３１２は、適切なディジーチェイン割り込み承認をライン３０４において発生する。
Ｌ−１バスクロックサイクルの遅延後、前記制御ブロックは、上位ベクトルブロックに要求し、次のバスＣＬＫサイクルにおいて、割り込みベクトルＩＮＴ＿ＶＥＣＴＯＲ［３１．．１６］データをバス３２２のＤラインに入れる。同時に、制御ブロック３１４は、ＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲラインをアサートし、（前記割り込みソースの内の１つか、割り込みデフォルトベクトル発生器かにおける）下位ベクトルブロックに要求し、次のＰＩバスＣＬＫサイクルにおいてＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］を前記バスのＤラインに入れる。前記割り込みコントローラにおいて、ＩＮＴ＿ＶＥＣＴＯＲ変数のみが強制的である。
ＩＮＴ＿ＶＥＣＴＯＲ：この割り込みベクトル変数を、ＣＰＵによって、ＰＩバス読み出し要求を発することによって読み出す。ＩＮＴ＿ＶＥＣＴＯＲ変数を、２つの部分に分割する。上位１６ビットＩＮＴ＿ＶＥＣＴＯＲ［３１．．１６］、常に前記割り込みコントローラによって発生する。下位１６ビットＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］を、前記承認された割り込みソースか、前記割り込みデフォルトベクトル発生器かによって発生する。
前記割り込みコントローラにおける割り込みベクトル変数ＩＮＴ＿ＶＥＣＴＯＲ［３１．．１６］を、定数に固定（読み出しのみ）しても、プログラム可能（書き込みも可能）としてもよい。異なるＩＮＴ＿ＶＥＣＴＯＲ［３１：１６］変数または定数を、前記マスキングまたは優先権メカニズムによって行われる決定に従って選択してもよい。前記優先権を、ＩＮＴ＿ＶＥＣＴＯＲ［３１：１６］の一部としてもよい。
ＩＮＴ＿ＭＡＳＫ：種々の割り込み要求ラインＩＮＴ＿ＲＥＱ［ｘ］をマスクする任意の割り込みマスキング変数。この変数における各々のビットＩＮＴ＿ＭＡＳＫ［ｘ］＝０は、対応する割り込み要求ラインＩＮＴ＿ＲＥＱ［ｘ］をマスクする。
ＩＮＴ＿ＭＡＳＫ＿ＬＥＶＥＬ：任意の割り込みマスキングレベル変数を使用し、あるレベルより下のすべての割り込み要求ラインＩＮＴ＿ＲＥＱ［ｘ］をマスクする場合、ＩＮＴ＿ＭＡＳＫ＿ＬＥＶＥＬを呼ぶ。この変数がｙの値を有する場合、ｘ＜ｙのすべての割り込み要求ラインＩＮＴ＿ＲＥＱ［ｘ］をマスクする（ｙ＝０の場合、どの割り込み要求ラインもマスクしない）。
ＩＮＴ＿ＰＲＩＯＲＩＴＹ［Ｎ−１．．０］：前記任意の割り込み要求ライン優先権変数が実装されている場合、これらをＩＮＴ＿ＰＲＩＯＲＩＴＹ［Ｎ−１．．０］と呼ぶ。これらの変数は、代表的に、４ビットの幅（Ｎ＝１６に関して）を有し、各々の割り込み要求ラインＩＮＴ＿ＲＥＱ［ｘ］に対する優先権を別々に設定することを容易にする。
図４は、割り込みソースの簡単なブロック図である。右上および左上角において、割り込み要求ラインが入力（４０２）し、出力（４０６）する。前記入力割り込み要求ラインが活性である場合、前記出力割り込み要求ラインも活性化する。前記入力割り込み要求ラインが不活性である場合、前記割り込みソースがＯＲ４０４を経て（可能な）割り込み要求を利用できる場合、前記出力割り込み要求ラインは活性化してもよい。
前記割り込みソースの左側および右側の中央において、前記割り込み承認ラインが入力（４１６）し、出力（４１４）する。前記出力割り込み承認ラインは、前記入力割り込み承認ラインが活性であると共に、前記割り込みソースがＡＮＤ４１０を経て未決定の可能な割り込み要求を持たない場合にのみ、活性化する。このＡＮＤは任意であり、前記割り込みソースがそれ自身のＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］を発生せず、前記割り込みコントローラによって発生されるデフォルトベクトルＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］を使用する場合、必要ない。
前記図の下部において、バスインタフェース４２０および読み出しベクトルラインＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲ入力部４２２を示す。ＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲライン入力部が活性であり、前記割り込みソースが未決定の承認された割り込み要求を有する場合、割り込みベクトルの下位部分ＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］を、次のバスサイクルにおいてバスＤラインに入れる。ＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲラインも、前記ソースがそれ自身のＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］を発生しない場合、実装しない。
各々の割り込みソースは、発生することができる各々の割り込みごとに３つの（および任意に第４の）１ビット変数を有する。任意にＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］変数も有する。
１ ＩＮＴ＿ＳＴＡＴＵＳ：この変数は、前記ソースがＣＰＵに割り込みたい場合、「１」に等しく、または、前記割り込みソースが割り込みたくない場合、「０」に等しい。この変数を、別個のレジスタ、フリップフロップとすることができ、または、（有限）状態機械における状態によって表すことができる。この変数を、ポーリングするバスによって読み出してもよい。同じレジスタにおける他の変数を、その間にハードウェアによって読み出すことができる。この変数のクリアおよび設定を、ＩＮＴ＿ＣＬＥＡＲ（および任意の診断目的のためのようなＩＮＴ＿ＳＥＴ）変数によって行うことができる。この変数のアドレスを、個々の割り込みソースに割り当てられたバスアドレス範囲内にマッピングする。
２ ＩＮＴ＿ＥＮＡＢＬＥ：この変数を「１」に設定し、変数ＩＮＴ＿ＳＴＡＴＵＳを（ＯＲゲートを経て）割り込み要求ラインに入れることができ、または、「０」に設定し、ＩＮＴ＿ＳＴＡＴＵＳ変数を無視し、前記割り込み要求ラインから遮断することができる。ＩＮＴ＿ＥＮＡＢＬＥを、ＰＩバスを経て読み出しおよび書き込みことができる。この変数のアドレスを、個々の割り込みソースに割り当てられたＰＩバスアドレス範囲内にマッピングする。
３ ＩＮＴ＿ＣＬＥＡＲ：ＩＮＴ＿ＳＴＡＴＵＳ［ｂ］を、対応するＩＮＴ＿ＣＬＥＡＲに「１」を書き込みことによってクリアすることができる。この変数への「０」の書き込みは、無視される。「１」をこの変数に書き込んだ後、この変数は自動的に「０」にリセットする。この変数のアドレスを、個々の割り込みソースに割り当てられたＰＩバスアドレス範囲内にマッピングする。
４ ＩＮＴ＿ＳＥＴ：この変数を、対応するＩＮＴ＿ＳＥＴ変数に「１」を書き込むことによって「１」に設定することができ、この特定のソースの割り込みをシミュレートすることができる。この変数への「０」の書き込みは、無視される。「１」をこの変数に書き込んだ後、この変数は自動的に「０」にリセットする。この変数は、任意である。この変数のアドレスを、個々の割り込みソースに割り当てられたＰＩバスアドレス範囲内にマッピングする。
ＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］：割り込みベクトル変数ＩＮＴ＿ＶＥＣＴＯＲの下位１６ビットを、割り込みソース４１８によって発生する。読み出しベクトルラインＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲ４２２において要求を受け、個々の割り込みを承認した後、そのようにする。ＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］を、一定の定数にすることができ、または、プログラム可能レジスタにすることができる。一定の定数にする場合、その値を配線化する。プログラム可能レジスタにした場合、このアドレスを、前記割り込みソースに割り当てられたＰＩバスアドレス範囲においてマッピングする（割り込みソースにおけるプログラム可能ＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］変数を、前記割り込みソースにおいて位置するそのローカルＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］アドレスによって読み出してもよい）。一般的に、２つの最下位ビットを常に０とし、表におけるオフセットとして使用される、３２ビットアドレスワードとして使用できるようにすべきである。この変数は任意であり、ない場合、前記割り込みデフォルトソースが、ＩＮＴ＿ＶＥＣＴＯＲの下位１６ビットを発生する。簡潔にするため、前記割り込みソース内の上記変数および他の項目の詳細なマッピングは、ここには説明しない。別個のＰＩアドレスを、１つ以上のアドレス可能レジスタを加算または結合することによって形成してもよい。
どのような割り込みソースに関しても、すべての割り込みを、同じ割り込み要求ラインＩＮＴ＿ＲＥＣ［ｘ］に接続してもよく、異なる割り込み要求ラインに接続してもよい。図５Ａおよび５Ｂは、ＯＲゲートを通じて種々の実装を示す。アプローチＢは、より柔軟である。望むなら、図５Ｃのように、種々の割り込み要求を１つの割り込み要求ラインにおいて連鎖することができる。図５Ｄのように、前記割り込み承認ラインに対する正しいマッピングを多重化する場合、前記割り込み要求ラインをプログラム可能にすることができる。
簡単な割り込みソースをクラスタ化し、１つのより大きい割り込みソースに結合し、前記バスインタフェースと、要求および承認メカニズムと、ＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］変数とにおける費用を低減することができる。どのような割り込みソースも少なくとも１本のラインを有するべきであるが、割り込みハンドラのみが処理することができる。各々の割り込み要求ラインＩＮＴ＿ＲＥＱ［ｘ］に対して、１本の割り込み承認ラインＩＮＴ＿ＡＣＫ［ｘ］を実装してもよく、実装しなくてもよい。
図６は、前記割り込みデフォルトベクトル発生器のブロック図である。左側において、割り込み承認ラインＩＮＴ＿ＡＣＫ［Ｎ−１．．０］が入力する（６０２）。この図の下部において、ＰＩバスインタフェース６０８と、読み出しベクトルラインＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲ入力部６１０とを示す。ＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲ入力部およびＩＮＴ＿ＡＣＫ［ｘ］が活性の場合、割り込みベクトルの下位部分ＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］６０６を、次のＰＩバス６１２サイクルにおいて、前記割り込みデフォルトベクトル発生器によって、ＰＩバスＤラインに入れる。
ＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］：これらは、前記割り込みデフォルトベクトル発生器によって発生される（デフォルト）割り込みベクトル変数ＩＮＴ＿ＶＥＣＴＯＲの下位１６ビットである。読み出しベクトルラインＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲにおいて要求を受け、ＩＮＴ＿ＡＣＫ［ｘ］が活性化した後、そのようにする。すべての詳細は、前記割り込みソース内のＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］と同じである。
Ｎの異なるＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］のアレイを、例えば、各々の入力ＩＮＴ＿ＡＣＫ［ｘ］に対して１つ実装し、異なる割り込みベクトルを、各々の優先権レベルに対して発生できるようにしてもよい。前記割り込みデフォルトベクトル発生器を前記割り込みコントローラをクラスタ化し、コストを低減するようにすることができる。
ＣＰＵに関する条件は、ＣＰＵ割り込みラインＣＰＵ＿ＩＮＴ［Ｍ−１．．０］に接続するために十分な割り込み入力部を有し、バス読み出し要求を発し、割り込みベクトルＩＮＴ＿ＶＥＣＴＯＲを読みだせることのみである。この読み出し要求を、ＣＰＵハードウェアによって直接発してもよく、ソフトウェアにおける割り込みルーチンによって発してもよい。
相互接続
ＣＰＵ、割り込みコントローラおよび種々の割り込みソースに関する相互接続配置に対する多数の条件が存在する。
割り込み要求ラインＩＮＴ＿ＲＥＱ［ｘ］を分割してはならない。これらをすべて、
・２つの異なる割り込みソースのＩＮＴ＿ＲＥＱ［ｘ］出力部およびＩＮＴ＿ＲＥＱ［ｘ］入力部間か、
・図５のように、同じ割り込みソースのＩＮＴ＿ＲＥＱ［ｘ］出力部および他のＩＮＴ＿ＲＥＱ［ｘ］入力部間か、
・割り込みソースのＩＮＴ＿ＲＥＱ［ｘ］出力部および、前記割り込みコントローラのＩＮＴ＿ＲＥＱ［ｘ］入力部間かの２点間接続とする。
割り込みソースに関して、割り込み要求ラインＩＮＴ＿ＲＥＱ［ｘ］入力部を接続する場合、ＩＮＴ＿ＲＥＱ［ｘ］出力部も接続しなければならない。
連鎖における第１の割り込みソースのＩＮＴ＿ＲＥＱ［ｘ］入力部を、論理的「０」レベルに接続する。
割り込み承認ラインＩＮＴ＿ＡＣＫ［ｘ］を分割してはならない。これらをすべて、
・２つの異なる割り込みソースのＩＮＴ＿ＡＣＫ［ｘ］出力部およびＩＮＴ＿ＡＣＫ［ｘ］入力部間か、
・同じ割り込みソースのＩＮＴ＿ＡＣＫ［ｘ］出力部および他のＩＮＴ＿ＡＣＫ［ｘ］入力部間か、
・割り込みコントローラのＩＮＴ＿ＡＣＫ［ｘ］出力部および割り込みソースのＩＮＴ＿ＡＣＫ［ｘ］入力部間か、
・割り込みソースのＩＮＴ＿ＡＣＫ［ｘ］出力部および割り込みデフォルトベクトル発生器のＩＮＴ＿ＡＣＫ［ｘ］入力部間か、
・割り込みコントローラのＩＮＴ＿ＡＣＫ［ｘ］出力部および割り込みデフォルトベクトル発生器のＩＮＴ＿ＡＣＫ［ｘ］入力部間かの２点間接続とする。
割り込みソースに関して、割り込み承認ラインＩＮＴ＿ＡＣＫ［ｘ］出力部を接続する場合、ＩＮＴ＿ＡＣＫ［ｘ］入力部および出力部も接続しなければならない。連鎖における最後の割り込みソースのＩＮＴ＿ＡＣＫ［ｘ］出力部を、前記割り込みデフォルトベクトル発生器の対応するＩＮＴ＿ＡＣＫ［ｘ］入力部に経路選択する。
すべての割り込みソースを、少なくとも１本の割り込み要求ラインＩＮＴ＿ＲＥＱ［ｘ］と、多くてすべての割り込み要求ラインに接続する。
各々のＩＮＴ＿ＲＥＱ［ｘ］ラインに関して、対応するＩＮＴ＿ＡＣＫ［ｘ］ラインがなくてはならない。割り込みソースをこのＩＮＴ＿ＡＣＫ［ｘ］に接続していなくても、前記割り込みデフォルトベクトル発生器に経路選択し、前記割り込みデフォルトベクトル発生器によってデフォルトＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］を発生できるようにしなければならない。前記割り込みデフォルトベクトル発生器を、すべてのＩＮＴ＿ＡＣＫ［Ｎ−１．．０］ラインに接続しなければならない。
すべての割り込みソースを、１対全ての割り込み承認ラインＩＮＴ＿ＡＣＫ［ｘ］に接続することができる。ＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］を発生しない割り込みソースを、割り込み承認ラインＩＮＴ＿ＡＣＫ［ｘ］に接続する必要はない。
ＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］を発生する割り込みソースを、割り込み読み出しベクトルラインＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲに接続しなければならない。ＩＮＴ＿ＶＥＣＴＯＲ［１５．．０］を発生しない割り込みソースを、割り込み読み出しベクトルラインＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲに接続する必要はない。前記割り込みデフォルトベクトル発生器も、ＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲラインに接続しなければならない。
前記割り込みコントローラ、すべての割り込みソースおよび割り込みデフォルトベクトル発生器を、ＰＩバスに接続しなければならない。
ＣＰＵ割り込みラインＣＰＵ＿ＩＮＴ［Ｍ−１．．０］を、前記割り込みコントローラのＣＰＵ割り込みライン出力部によって、ＣＰＵの割り込み入力部に接続する。
図７は、実行可能な相互接続配置である。ここで、Ｎ＝４およびＭ＝１とする。４本の割り込み要求ラインＩＮＴ＿ＲＥＱ［３．．０］と、４本の割り込み承認ラインＩＮＴ＿ＡＣＫ［３．．０］とが存在する。
種々の割り込みソースを相互接続できる方法を、図８に載せる。さらに、すべての割り込みソース、割り込みコントローラおよび割り込みデフォルトベクトル発生器を、割り込み読み出しベクトルラインＩＮＴ＿ＲＤ＿ＶＥＣＴＯＲおよびＰＩバスに接続する。ＣＰＵは図示しないが、ＣＰＵ割り込みバスは、１本のラインＣＰＵ＿ＩＮＴのみから成る。この場合におけるソースＣをＩＮＴ＿ＡＣＫ［ｘ］に接続せず、明らかに前記デフォルトベクトルの実際の発生に頼っていることに注意されたい。
図９は、前記割り込みアーキテクチャ、特に、多くの可能な割り込みソースに対する割り込みコントローラコアＩＮＴＣの動作の要約である。右側における入力は、３２本の要求ライン９１８であり、各々が優先権レベルを表す。これらにおける情報を、ラッチ９０４においてラッチすることができる。マスクレジスタ９０６は、ＡＮＤ９０２においてビット幅ＡＮＤ演算され、優先権決定素子９０８およびコーダ９０３に送る。前記コーダは、例え十分であるかもしれなくても、ライン９２０における６ビット信号ＣＰＵ＿ＩＮＴ［５：０］を符号化する。決定された優先権は、個々のソース９１０，９１２，．．．９１４を通じて延在する３２本の承認ライン９０９において、前記コアから他の制御信号９１１を適切に得ることを承認する。図示するように、前記ソースは、信号を要求ラインチャネルおよびシステムバス９１６に送る。前記プロセッサは、前記６ビット割り込みコードを受ける場合、前記割り込みソースに係わらず、処理瞬時を自力で設定する。次に状態を保存し、割り込みルーチンに分岐する。
次に前記プロセッサは、前記割り込みベクトルに対するバス読み出し、すなわちアドレスを発し、前記割り込みコントローラは、現在最も高い優先権をラッチし、そのレベルに接続されたソースに対するディジーチェイン質問を発生する。前記割り込みソースは、ディジーチェイン遅延後、そのベクトルを前記バスに入れる。次に、前記コントローラは、ＡＣＫ＝ＯＮをバスＡＣＫラインに入れる。ここで前記プロセッサは、アドレスオフセットとして実際に受けた値を使用し、他の動作を決定することができる。この方法において、２次元アレイ風割り込みを実現し、ここで、物理的割り込みソースと、これらの個々に発生された割り込みの双方が、独立した値を有してもよい。
前記ソースにおいて、種々の変数が存在し、ＩＮＴ＿Ｘは、割り込みが存在する（１）か否かを知らせ、これをフリップフロップとしてもよい。前記フリップフロップを、この割り込みソースが一部であるユニットに割り当てられたＰＩバス範囲におけるアドレスにマッピングされたＰＩバスに書き込むことによってリセットする。さらに、ＥＮＡＢ＿Ｘは、適切なＩＮＴ＿ＲＥＱ（Ｌ）ラインにおけるＩＮＴ＿Ｘを許可すること（１）を知らせ、これを他のフリップフロップとしてもよく、前記バスを経て読み出しおよび書き込むことができる。そのアドレスを、このソースが一部であるユニットに割り当てられたバス範囲内とする。
図１０は、ある特定の割り込みソースに関する割り込み承認ディジーチェインおよびベクトル選択メカニズムの一例を示す。上部において、割り込みコントローラコアバンドル１００２（＝９０９）およびシステムバス１００４（＝９１６）を示す。左から、ビットＩＮＴ＿ＲＥＱ＿Ｘおよび割り込み承認ＩＮＴ＿ＡＣＫ＿ＩＮが入力する。後者を、ラッチ１００８を活性化する素子１０１６において反転し、それによってＩＮＴ＿ＲＥＱ＿Ｘをラッチする。「０」を格納する場合、前記反転されたラッチ出力はＡＮＤゲート１０１４を開にし、それによって、ＩＮＴ＿ＡＣＫ＿ＯＵＴはさらに右側に進むことができる。ＡＮＤ１０１４はブロックされるが、ＡＮＤ１０１０は開になり、前記割り込みコントロールコアから他の「１」を受けるなら、それによって、バッファ１０１２は活性化される。これは、次に、前記入力ベクトルを前記バスに入れる。
Claims (11)
- サブシステムとして中央処理ユニットと、１つの割り込みベクトルを前記中央処理ユニットに選択的に知らせる割り込みハンドラ手段と、割り込み要求信号および割り込み承認信号を交換するディジーチェイン手段を経て前記割り込みハンドラ手段に接続した多数の割り込みソースと、上記のサブシステムすべてを相互接続するバス手段とを具えるデータプロセッサにおいて、前記割り込みハンドラ手段が読み出しベクトルコマンドを前記すべての割り込みソースに並列に連絡し、それらに応じて、実際の割り込みアドレスベクトルを前記バス手段に伝送できるようにしたことを特徴とするデータプロセッサ。
- 請求の範囲１に記載のデータプロセッサにおいて、前記ディジーチェイン手段が複数の個別的なディジーチェインを具え、これらの個別的なディジーチェイン間で優先権を付与するようにしたことを特徴とするデータプロセッサ。
- 請求の範囲１に記載のデータプロセッサにおいて、割り込みデフォルトベクトル発生器を前記ディジーチェイン手段の尾部に接続したことを特徴とするデータプロセッサ。
- 請求の範囲１に記載のデータプロセッサにおいて、前記バス手段が、割り込み手順外の他の輸送形式を許可するようにしたことを特徴とするデータプロセッサ。
- 請求の範囲１に記載のデータプロセッサにおいて、前記割り込みベクトルが、前記割り込みハンドラ手段に連絡される上位部分と、前記ディジーチェイン手段を経る下位部分とを有することを特徴とするデータプロセッサ。
- 請求の範囲１に記載のデータプロセッサにおいて、前記割り込みハンドラ手段が、同時に受けた複数の割り込み優先権信号間で判決する割り込み判決手段を具え、１つの割り込み信号を前記中央処理ユニットに転送するようにしたことを特徴とするデータプロセッサ。
- 請求の範囲１に記載のデータプロセッサにおいて、種々の別個のディジーチェインを並列に含む２次元割り込み信号手段を有し、前記信号手段が、個々の割り込みベクトルの種々のサブ領域に関して別々の優先権決定をさせるようにしたことを特徴とするデータプロセッサ。
- 請求の範囲７に記載のデータプロセッサにおいて、第１連続期間において、前記割り込みハンドラ手段を通じて中央化した方法において複数の割り込み要求間で選択し、第２連続期間において、起源が前記ディジーチェインに沿って論理的に配列された複数の割り込み要求間で分配化ディジー選択手段を実行する連続手段を有することを特徴とするデータプロセッサ。
- 請求の範囲１に記載のデータプロセッサにおいて、少なくとも２００の異なる割り込みソースおよび／または割り込み原因を許可することを特徴とするデータプロセッサ。
- 請求の範囲１に記載のデータプロセッサにおいて、１６または３２にほぼ等しい多数の異なる優先権レベルをサポートすることを特徴とするデータプロセッサ。
- 請求の範囲１に記載のデータプロセッサにおいて、複数の割り込みソースおよび／または割り込み原因間の割り込み優先権の柔軟な割り当てを可能にしたことを特徴とするデータプロセッサ。
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