JPH07168791A - コプロセッサアーキテクチャ - Google Patents

コプロセッサアーキテクチャ

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JPH07168791A
JPH07168791A JP6252188A JP25218894A JPH07168791A JP H07168791 A JPH07168791 A JP H07168791A JP 6252188 A JP6252188 A JP 6252188A JP 25218894 A JP25218894 A JP 25218894A JP H07168791 A JPH07168791 A JP H07168791A
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors

Abstract

(57)【要約】 【目的】 複数のコプロセッサを含むコプロセッサアレ
イにおいて、データ依存命令を効率的にかつ同期して実
行させることを目的とする。 【構成】 ホストプロセッサ１２に結合される複数のコ
プロセッサ２６，２８，３０は、それぞれ同じ構成のデ
ータメモリ３２，３４および３６を備える。コプロセッ
サの各々は、ホストプロセッサと命令、制御信号および
データを受けるように接続されかつ対応のデータメモリ
へアクセスするように結合される。コプロセッサの各々
は、コプロセッサの動作モードを決定するための情報を
格納するレジスタ９８と、ホストプロセッサから与えら
れた命令およびデータを受けて実行するマイクロエンジ
ン１００を含む。このマイクロエンジンは、レジスタに
格納された制御データに従って動作モードを決定され、
その決定されたモードに従って、複数のコプロセッサが
同時に並行に動作するか、または他のコプロセッサと独
立に動作するかが決定されてその決定された動作モード
で処理を実行する。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は一般にホストプロセッサに密
結合されたコプロセッサを採用するコンピュータアーキ
テクチャに関するものであり、かつ特に多数のコプロセ
ッサがそれぞれのコプロセッサデータ上の動作の同時発
生を得るための密内部コプロセッサ結合の利用により、
かなり並列の単一命令多重データ機を選択的に実現する
ように機能的に形づくられるコプロセッサアーキテクチ
ャに関するものである。
【０００２】
【関連技術の説明】コンピュータコプロセッサは、典型
的には同様に種々のかなり特定の機能を実現するように
マイクロコンピュータシステム、スーパーマイクロコン
ピュータシステム、ミニコンピュータシステムおよびス
ーパーミニコンピュータシステムに関連するが、実に様
々なコンピューシステムにおいて利用される。典型的に
は、これらのコプロセッサにより行なわれる特定の機能
は、コンピュータシステムのホストプロセッサに非常に
高いレベルのインターフェイスを与えながら特定の終端
装置にサービスを与えるというような特定の型式の動作
に対して密接して誂えられまたは専用される。典型的に
は、コプロセッサにより支持された専用の機能は直接ハ
ードウェア支持の数値データ計算、特定の高レベル通信
回路網の支持、およびおそらく他の専用コプロセッサを
さらに援護する高速データチャネルの管理を含む。
【０００３】従来、コンピュータシステム内の各コプロ
セッサは特定的にはホストプロセッサの展望から十分に
分かれた構成要素である。すなわち、コンピュータシス
テム内の種々のコプロセッサの各高レベル機能は別々に
開始されなければならず、かつ必要な場合、特定的にホ
ストプロセッサ自体により管理される。その結果、ホス
トプロセッサは、相互依存のタスクまたは機能を行なう
コプロセッサ間の主たる通信コンジットとして効果的に
作用するのに必要なため、かなり負担が大きい。コプロ
セッサの出現で、その対応する専用の機能を実行する際
にそのそれぞれの性能を増加させることが即時にかつ継
続的に望まれた。しかしながら、コプロセッサは典型的
には十分に限定されたチップレベル装置である。それゆ
えに、その設計の特定の局面は最初から厳密に設定され
る。固定されたバスの幅および最大処理速度は、コプロ
セッサの性能に厳しい制限を生じる。これは、コプロセ
ッサの前世代以上の増大的な改良を与えるようにコプロ
セッサの以後の世代の必要な開発をもたらす。しかしな
がら、各コプロセッサの処理性能に関する厳しい上限
は、その開発の世代にかかわらずその世代に対して固定
されたままである。今後のコプロセッサ世代を待つ代わ
りに幾分過度に単純化して現われる代替策は、いくつか
のコプロセッサを並列に利用することである。しかしな
がら、この態様で任意のかなりの性能利得を実現する際
に多くのかなり基本的な困難が存在する。各コプロセッ
サは一体の機能的に完成したユニットであり、かつそれ
ゆえに真に並列の動作に容易には適合可能でない。その
結果、並列のコプロセッサに関して要求された機能の実
行は、その機能が、並列のコプロセッサの数に等しいか
またはそれ未満の数の独立した並列のサブ機能に対して
好都合に分離可能でないならば効果的には行なわれ得な
い。
【０００４】従来のコプロセッサの簡単な並列動作に対
する他の問題は、ホストプロセッサにより行なわれる公
称最小限初期設定および任意の後の管理機能が、利用さ
れるコプロセッサの増加した数に少なくとも正比例して
増加することである。実際、ホストプロセッサの負担は
おそらく、コプロセッサの増加する数による、ホストプ
ロセッサに必要な初期設定および管理機能の増加する複
雑性により、直線的よりも高い速度で増加する。
【０００５】上記の問題は、いずれにしても相互依存し
ている処理を並列のコプロセッサが行なう任意の応用に
おいて実質的に見逃される。たとえば、もし１個の最終
結果が従来の並列のコプロセッサにより全体的に行なわ
れる機能から必要であるならば、ホストプロセッサは並
列のコプロセッサからそれぞれの中間の処理結果を収集
しかつ最終結果が得られる各処理段階でそれを全体的に
分配することが必要である。さらに、もし並列のコプロ
セッサの実行タイミングがいずれにしてもデータ依存で
あるならば、ホストプロセッサは並列のコプロセッサが
適当に対応する中間結果に貢献するために同期されるの
を確実にするという責任の負担がさらにかかる。
【０００６】代わりに、並列のコプロセッサのデータ依
存実行速度はその最悪の場合の実行速度で生じるすべて
のデータ依存実行動作の実施される処理によりマスキン
グされるかもしれなかった。このような実施されるロッ
ク段階の実行は、ホストプロセッサから実質的なコプロ
セッサの管理負担を除く。しかしながら、実際に最悪の
場合の実行速度に対する典型的に広い変化は、１個の専
用機能の性能に加わる並列のコプロセッサの利用を介し
て得られる可能な正味の性能利得の対応する損失を生じ
る。
【０００７】（発明の要約）それゆえに、この発明の目
的は、ホストプロセッサによる付加的初期設定および管
理処理参加をまずほとんど利用せずに多重並列コプロセ
ッサアーキテクチャ形状の利用に特に適するコプロセッ
サアーキテクチャを提供することである。
【０００８】これは、各コプロセッサが共通のホストプ
ロセッサに応答する場合、複数個のこのようなコプロセ
ッサ間の並列動作に特定的に適合されるコプロセッサア
ーキテクチャを提供することによりこの発明において達
成される。コプロセッサアーキテクチャは好ましくは、
複数個のコプロセッサ間の独特な可能化された応答性お
よび複数個のコプロセッサのそれと共通の可能化された
応答性を含むホストプロセッサからの命令に対するコプ
ロセッサアーキテクチャの応答性を可能化するための選
択手段を含む。好ましくは、コプロセッサアーキテクチ
ャは、可能化手段により提供されるコプロセッサアーキ
テクチャの可能化された応答性の修飾を含むホストプロ
セッサにより与えられた命令へのコプロセッサの応答性
を修飾するための手段をさらに含む。
【０００９】このように、この発明の利点は、専用のコ
プロセッサの機能の性能において個々にかつ他のコプロ
セッサと並列に動作する能力を達成することである。
【００１０】この発明の他の利点は、単一命令多重デー
タ機として類似のコプロセッサのアレイの動作に備え、
それによってアレイにより連帯的に達成可能である特定
の形状および最大実行性能に広い融通性を許容すること
である。動作の単一命令多数データモードまたはその多
数命令多数データモードのいずれかを選択する態様は、
この発明により、ホストプロセッサにより全く容易に行
なわれる非常に低いレベルのタスクまで減じられる。
【００１１】この発明のさらなる利点は、単一命令多重
データ機能を行なうときデータ依存動作の実行を十分に
適応させることである。これはこの発明において、ホス
トプロセッサによる任意の介在または直接参加を必要と
することなく達成される。データ依存動作は、処理され
るそれぞれの実際のデータに対する任意のコプロセッサ
により所要の最も長い実際の実行期間に対応する効果的
な最大速度でコプロセッサアーキテクチャにより行なわ
れる。その結果、命令同期化がこの発明により維持さ
れ、また相互に関連づけられた最大速度で並列のコプロ
セッサにおいて実行が進行する。この発明のさらに他の
利点は、命令の実行中、判断点で対応する中間結果のコ
プロセッサ幅のまたは全体的な交換を実現することであ
る。これもまたこの発明において、ホストプロセッサに
よる任意の介在または管理上の参加なしに達成される。
この発明のさらに他の利点は、多重並列コプロセッサア
ーキテクチャの専用のサブ機能の実行を統合するように
全体的優先順位づけ機構を実現することである。さら
に、この発明の優先順位づけ機構は特定的に、多重並列
コプロセッサアーキテクチャにより公称上管理されるリ
ソースに対して優先順位アクセスを得る際に、従来のコ
プロセッサおよびホストプロセッサ自体を含むコンピュ
ータシステムの他の装置の参加を可能にする。
【００１２】この発明のこれらのならびに他の付随の利
点およびさらなる特徴は、特に添付の図面に関連して考
慮されるときこの発明の以下の詳細な説明を参照して明
らかになりかつよりよく理解され、添付の図面では同じ
参照数字がその図面を通じて同じ部分を示す。
【００１３】
【実施例の詳細な説明】包括的に参照数字１０で示され
かつこの発明に従って並列化された多数のコプロセッサ
を利用するコンピュータシステムが、第１図に示され
る。コンピュータシステム１０は好ましくは、制御信
号、アドレス信号およびデータ信号の伝送のためにホス
トインターフェイスバス１８を介してシステムバス１６
に結合されたホストプロセッサ１２を含む。システムメ
モリ１４は同様に、システムメモリインターフェイスバ
ス２０によりシステムバス１６に結合される。この発明
に従って、多重並列コプロセッサ（ＭＰＣＰ）２６、２
８、３０はまた、システムバス１６にそれぞれ結合され
る。共に、これらのコプロセッサは多重並列コプロセッ
サアーキテクチャアレイ２５を形成する。
【００１４】実質的に従来のコプロセッサ（ＣＰＸ）２
２は、直接メモリアドレス制御のような専用の機能を行
なうように設けられる。したがって、従来のコプロセッ
サ２２はＤＭＡインターフェイスバス２４を介してシス
テムバス１６に結合され、かつインタラプトリクエスト
および肯定応答制御ライン７２を介してホストプロセッ
サ１２に直接に結合される。この発明の好ましい実施例
に従って、従来のＤＭＡコプロセッサ２２は好ましく
は、制御ライン７６を介して直接Ｉ／Ｏチャネルバッフ
ァ９６にアドレス信号および制御信号を与えるように構
成される。このように、従来のＤＭＡコプロセッサ２２
により選択された特定的アドレスに対応するデータは、
システムバス１６および直接Ｉ／Ｏデータチャネルイン
ターフェイスバス７８を介してシステムメモリ１４と直
接Ｉ／Ｏチャネルバッファ９６との間で伝送されてもよ
い。
【００１５】この発明の好ましい実施例では、アレイ２
５の多重並列コプロセッサはビデオディスプレイメモリ
プレーンのそれぞれの組の高レベルグラフィック指向の
管理を行ない、かつさらにビデオグラフィックデータス
トリームの表示に関連の種々のディスプレイメモリおよ
びビデオ制御機能を実現する。このように、この発明に
従って多重並列コプロセッサ２６、２８、３０はそれぞ
れのディスプレイ制御バス５０、アドレスバス５２、お
よびデータバス５４によりそれぞれのディスプレイメモ
リバッファ３２、３４、３６に結合される。ディスプレ
イバッファ３２、３４、３６は各々好ましくは、グラフ
ィックおよびディスプレイ情報の記憶のために４個のデ
ィスプレイメモリビットプレーンを備える。ディスプレ
イメモリ３２、３４、３６のビットプレーンは好ましく
は、ビデオメモリデータバス５６、５８、６０によりそ
れぞれのビデオ回路３８、４０、４２に順に接続され
る。ビデオ回路３８、４０、４２は好ましくは、ビデオ
回路出力ライン６２、６４、６６上にそれぞれのビデオ
データストリームを与えるために必要に応じて、データ
並直列変換器、カラーパレット、およびディジタル／ア
ナログ変換器のような制御回路を含む。ビデオ回路３
８、４０、４２内にある種々の機能の選択および制御は
好ましくは、それぞれのビデオ回路制御ライン８６、８
８、９０上に制御信号を与えることによりそれぞれに関
連の多重並列コプロセッサ２６、２８、３０により選択
される。
【００１６】この発明に従って、多重並列コプロセッサ
２６、２８、３０はデータ依存動作の同期された実行に
関する制御情報、対応する中間または並列部分的結果、
優先順位づけされたサブ機能の同期された性能、コプロ
セッサアレイ２５により排他的に公称上管理された他の
装置にアクセスするための外部装置の同期した受入れ、
および外部タイミング源への共通の同期化を共有するた
めに密接して相互接続される。特定的には、多重並列コ
プロセッサ２６、２８、３０はホストプロセッサ１２か
ら実質的に独立してそれ自体間で直接に通信するため制
御バス６８を効果的に共有する。しかしながら、ホスト
プロセッサ１２および従来のコプロセッサ２２のような
他の装置は、特定的にはディスプレイメモリ３２、３
４、３６をアクセスするためのリクエストを与えるため
に通信バス６８に結合されてもよい。外部装置リクエス
トの許可は、肯定応答制御ライン７０上に肯定応答ステ
ータス信号を与えることにより多重並列コプロセッサ２
６、２８、３０により一致して認識される。一旦外部装
置がアクセスを許可されると、直接Ｉ／Ｏデータチャネ
ルバッファ９６は、コプロセッサアレイ２５に取り付け
られかつそれにより公称上管理される装置上で直接にデ
ータ動作のための入口になり、また個々の多重並列コプ
ロセッサ２６、２８、３０が主として遊び状態のままで
ある。
【００１７】しかしながら、この発明の動作の好ましい
公称モードは、システムバス１６およびコプロセッサ命
令データバス４４、４６、４８を介して多重並列コプロ
セッサアレイ２５の各々に高レベルの命令および関連の
データを与えるためだけにホストプロセッサ１２を利用
する。種々の命令およびデータを分配する際の、ホスト
プロセッサ上の処理の負担を最小にするために、この発
明は命令伝送動作の２つの基本的なホスト選択可能モー
ドを実現する。アドレスデコーダ１３は好ましくは、そ
れぞれのチップ選択制御信号を多重並列コプロセッサ２
６、２８、３０に与えるようにシステムバス１６のアド
レスラインに結合されて設けられる。このように、第１
表で示されるように、アドレスデコーダ１３により認識
されるアドレスに向けられたホストプロセッサ１２のメ
モリアクセス動作は、対応するチップ選択信号の発生を
生じる。この発明の好ましい実施例に従って、２進の１
のアドレスＡ6 および２進の０のＡ52に書込動作が向け
られ、アドレスデコーダ１３は好ましくは、多重並列コ
プロセッサ２６、２８、３０の各々に同時にそれぞれの
チップ選択信号を与える。
【００１８】 第Ｉ表 Ａ6 Ａ5 Ａ4 Ａ3 Ａ2 Ｒ／Ｗ モード １ ０ ０ ０ ０ １ 同報書込 １ ０ ０ ０ ０ ０ 同報読出 １ ０ ０ ０ １ １ 書込ＭＰＣＰ ＃１ １ ０ ０ ０ １ ０ 読出ＭＰＣＰ ＃１ １ ０ ０ １ ０ １ 書込ＭＰＣＰ ＃２ １ ０ ０ １ ０ ０ 読出ＭＰＣＰ ＃２ １ −−−ｎ−−− １ 書込ＭＰＣＰ ＃ｎ １ −−−ｎ−−− ０ 読出ＭＰＣＰ ＃ｎ ０ × × × × × コプロセッサアクセスなし その結果、ホストプロセッサ１２により与えられた命令
およびデータはアレイ２５のコプロセッサ２６、２８、
３０のすべてにより同時に同報されかつ受取られる。こ
のように、多重並列コプロセッサ２６、２８、３０が命
令の同じシーケンスを行なうべきである場合、それらの
命令およびデータを供給する際のホストプロセッサ１２
上の負担がアレイ２５内にある多重並列コプロセッサ２
６、２８、３０の数から十分に独立したものとなる。
【００１９】その代わりにもし同報読出動作がこの発明
の好ましい実施例に従って行なわれるならば、アレイ２
５の多重並列コプロセッサの各々がホストプロセッサ１
２により効果的に読出されるべき複合データワードのそ
れぞれに対応する部分を与える。すなわち、この発明の
好ましい実施例ではアレイ２５のそれぞれのコプロセッ
サに関連の各々の４個のメモリプレーンは、各画素が各
メモリプレーンに位置的に対応するビットを含むように
論理的にスタックされる。同報読出動作に応答して、各
コプロセッサはアレイ２５の他のコプロセッサからのそ
れぞれの組の４個のビットに並列に、ホストプロセッサ
１２に予め選択された画素の４個のビットを正に与え得
る。その結果、アレイ２５は単一読出動作に応答して完
全な画素のデータワードをホストに与え得る。
【００２０】この発明に従って、アレイ２５の多重並列
コプロセッサの任意の特定のものに関して個々に区別さ
れた情報およびデータを与えまたは得ることが必要であ
る場合、ホストプロセッサ１２は特定的に選択された多
重並列コプロセッサのアドレスに対してそのアクセス動
作を単に指示することにより独特な多重並列コプロセッ
サアドレスモードを選択する。
【００２１】この発明の好ましい実施例に従って構築さ
れた多重並列コプロセッサ２６のかなり構成的なブロッ
クは、第２図に示される。主たるブロックは、マイクロ
エンジン１００である。好ましくは、マイクロエンジン
１００は特定的にはホストプロセッサ１２により与えら
れた高レベルの命令を実現するように動作するマイクロ
コードシーケンサである。マイクロエンジン１００は、
構成および動作を規定するデータをストアするために多
くのデータ記憶レジスタ９８を含むかまたはそれに密に
関連する。命令およびその対応するデータは好ましく
は、命令およびデータインターフェイスバス４４から内
部命令およびデータバス１０６上に与えられる。命令お
よびデータバス４４から内部命令およびデータバス１０
６への特定の命令およびデータの実際の伝送は、そのそ
れぞれのチップ選択ライン１９1 上に与えられたその対
応するチップ選択制御信号の有無に従って各多重並列コ
プロセッサ２６に対して行なわれる。
【００２２】好ましくは、データ記憶レジスタ９８によ
りストアされたデータは命令およびデータを受取るマイ
クロエンジン１００の動作をさらに修飾するように用い
られる。この発明の好ましい実施例に従って、データ記
憶レジスタ９８のうちの１個のレジスタはアレイ位置コ
ードをストアするのに利用される。好ましくは、この位
置コードはホスト命令の受取に直接に応答して割当てら
れる。「位置設定」命令は好ましくは、命令ビットＩ60
で命令の独特なオペランドをかつ命令ビットＩ 1510で位
置コードを有する１個の１６ビット命令ワードとして実
現される。マイクロエンジン１００はこの命令を受取
り、位置コードレジスタ（ＱＰＲ）９８1内に位置コー
ドを複写する。アレイ２５の各多重並列コプロセッサは
独特な位置コードを割当てられるので、「位置設定」命
令はホストプロセッサ１２により多重並列コプロセッサ
２６、２８、３０の各々に個々に発行される。
【００２３】この発明の好ましい実施例では、レジスタ
９８の他のものは好ましくは、その関連の４個のディス
プレイメモリビットプレーンのアクティビティステータ
スをそれぞれ規定するように４個のアクティビティステ
ータスビットをストアするのに利用される。アクティビ
ティステータスビットにより、４個のディスプレイメモ
リプレーンのすべてに対して一般的に指示される命令
は、対応するアクティビティステータスビットが０にリ
セットされる任意のディスプレイメモリプレーンに関し
て特定的に無視される。すなわち、マイクロエンジン１
００は命令を受けてアクティビティステータスレジスタ
（ＱＳＲ）９８2 にストアされたデータをチェックし、
かつそれから、その対応するアクティビティステータス
ビットがちょうど不活性状態のメモリプレーンに命令の
結果を書き戻さないことによって設定されるディスプレ
イメモリプレーンに関してのみ命令を効果的に実行す
る。
【００２４】好ましくは、データは「アクティビティビ
ット設定」命令に応答してアクティビティステータスレ
ジスタ９８2 にストアされる。この発明の好ましい実施
例に従って、ホストプロセッサ１２はアレイ２５の各コ
プロセッサを個々にアドレスする必要がない。その代わ
りに、アクティビティステータスレジスタ９８2 は、同
時に単一命令を発行することにより４個の多重並列コプ
ロセッサ２６までセットインされる。これは、第 表で
包括的に示された位置感応同報フォーマットを有する命
令を利用することにより達成される。
【００２５】 第ＩＩ表 位置コード感応同報フォーマット ＱＰ ＱＰＨ ｜ ＱＰＬ オペランド ／Ｉ15−−Ｉ12／Ｉ11−−Ｉ8 ／Ｉ7 ／Ｉ6 −−− −−Ｉ0 ／ ／Ｄ15−−Ｄ12／Ｄ11−−Ｄ8 ／Ｄ7 −−Ｄ4 ／Ｄ3 −−Ｄ0 ／ （ＱＰＬ＝３）（ＱＰＬ＝２）（ＱＰＬ＝１）（ＱＰＬ＝０） 「アクティビティビット設定」命令は、その１６ビット
の命令ワードの上位４ビット（ＱＰＨ）におけるホスト
プロセッサが特定される位置コードマスクを用いて同報
モードで出される。以前のように、命令ワードの下位７
ビットは「アクティビティビット設定」命令を特定する
独特なＯＰコードを含む。直接的に関連する１６ビット
のデータワードは、ホストプロセッサによる命令の後す
ぐに与えられる。データワードは、４個のビットの各々
の４個のフィールドに論理的に分割される。各フィール
ドは好ましくは、４個のそれぞれのアクティビティビッ
トレジスタにストアされるべきである４個のアクティビ
ティビットを含む。特定の多重並列コプロセッサ２６の
アクティビティステータスレジスタ９８2 にストアする
ための特定の４ビットのデータフィールドの選択は、マ
イクロエンジン１００による命令およびデータを受けて
決定される。好ましくは、マイクロエンジン１００は、
命令のＱＰＨフィールドを検査しかつ見つかった値がそ
れ自体の現在の「位置設定」コードの４個の上位ビット
のそれに突合うかどうかを決定する。もし２つの値が突
合うならば、マイクロエンジンの位置コードレジスタ９
８1 の２個の最下位ビットにより形成された値は命令に
伴なう４個のデータフィールドのうちの１個に対してポ
インタとして用いられる。対応するデータフィールドの
４個のアクティビティステータスビットはそれから、マ
イクロエンジンのアクティビティステータスレジスタ９
８2 内にロードされる。しかしながら、もしマイクロエ
ンジン１００が命令の４ビット位置コード値とその位置
コードレジスタ９８ 1 の上位４ビットにより形成された
値との間の正確な一致を得ないならば、命令は効果的に
無視されかつマイクロエンジン１００はそのアクティビ
ティステータスレジスタ９８2 によりストアされたデー
タを変えない。
【００２６】特定のディスプレイメモリプレーンに関し
て命令が効果的に実行されるべきであるかどうかをアク
ティビティステータスビットが規定するのとほぼ同じよ
うに、この発明もまたマイクロエンジン１００による命
令実行の種々の予め選択された局面をそれぞれ修飾する
ために付加的レジスタ９８n を利用する。たとえば、こ
の発明の好ましい実施例ではカラービットレジスタ９８
3 がディスプレイメモリ３２の４個のメモリプレーンの
各々に対して活性状態の描くカラーを規定するのに利用
される。すなわち、各ディスプレイメモリプレーンはそ
の対応するディスプレイメモリプレーンの画素の対応す
るメモリ場所内に書込まれるべき現在のまたはデフォー
ルトカラーメモリ値を規定するための対応するシングル
ビットカラーフィールドを有する。好ましくは、カラー
ビットレジスタは、第２表に与えられた位置感応同報フ
ォーマットを利用するホストプロセッサ１２により同報
モードで出された「カラービット設定」命令に応答して
設定される。
【００２７】この発明に従って、レジスタ９８の任意の
ものにおけるステータスビットもまた、レジスタ９８の
任意の他のものにあるステータスビットにより指定され
る任意の作用をさらに詳しく指定するための根拠として
マイクロエンジン１００により利用されてもよい。この
ように、この発明の好ましい実施例では従来シードフィ
ル動作として既知のビデオグラフィック作用はコプロセ
ッサアレイ２５により支持される。この動作は、既知の
画素サーチカラー値により規定された任意に形作られた
境界内に置かれたすべての画素のカラーを典型的に変化
させるように行なわれる。シードフィル動作が実行さ
れ、境界内にあるべき既知の画素の場所で開始すると、
隣接する画素のメモリ場所のカラー値が得られ、サーチ
カラー値に対して比較され、かつもし異なるならば図面
カラーレジスタ９８3 の画素カラー値はディスプレイメ
モリに戻って書込まれる。境界のカラー値を有する画素
が見つかった場合、サーチの方向は効果的に変えられ、
かつ境界により効果的に規定された画素の区域が充填さ
れるまでシードフィル動作の実行が続けられる。以前と
同様に、アレイ２５の各コプロセッサは適切な位置コー
ド感応同報フォーマット命令の同報モード発行によりサ
ーチカラー値が与えられる。したがって、この発明は、
それぞれのサーチカラー値として１個のディスプレイメ
モリプレーンにつき１個のデータビットをストアするよ
うにサーチカラー値レジスタ９８4 を有する。すなわ
ち、アクセスされたディスプレイメモリカラー値のデー
タビットは、サーチカラー値の一致を決定する際にその
それぞれのディスプレイプレーンサーチカラーデータビ
ットに対して比較される。
【００２８】この発明の好ましい実施例では、聴取デー
タビットレジスタ９８5 もまた設けられる。このレジス
タにおける好ましい４個のデータビットは、多重並列コ
プロセッサ２６に関連するそれぞれのディスプレイメモ
リプレーンに再度対応する。聴取ビットレジスタ９８5
は好ましくは、設定聴取レジスタ命令および関連のデー
タワードに応答して設定される。この命令およびデータ
ワードは好ましくは、第ＩＩ表の位置感応同報フォーマ
ットにおいてホストプロセッサ１２により発行された同
報である。聴取データビットの好ましい利用は、シード
フィル命令の実行に関連する。重大なことに、マイクロ
エンジン１００の動作上の個々の聴取データビットの効
果はステータスビットレジスタ９８1 によりストアされ
たその対応するアクティビティステータスビットにより
修飾される。好ましくは、マイクロエンジン１００は各
ディスプレイメモリプレーンに対する聴取データビット
を検査し、かつリセットされた場合その特定のディスプ
レイメモリプレーンに対する画素およびサーチカラー値
ビットの一致を単に報告する。代わりに、もし聴取ビッ
トがセットされるならば、そのとき画素およびサーチカ
ラーは比較され、かつ単にもしそれらが同じであるなら
ば一致が報告される。
【００２９】この発明の好ましい実施例では、アクティ
ビティステータスビットがリセットされかつアクティビ
ティステータスビットおよび聴取データビットの両方が
セットされるディスプレイメモリプレーンに対して得ら
れた結果に明らかな違いがある。アクティビティステー
タスビットの好ましい効果は、対応するディスプレイメ
モリプレーンに対する書込動作が許容されるかどうかを
制御することである。このように、シードフィル動作で
はディスプレイメモリプレーンビット値はそのアクティ
ビティビットがセットされるプレーンに対してのみ変化
する。区別的には、聴取ステータスビットの効果は、リ
セットされるときその対応するディスプレイメモリプレ
ーンが画素カラーの一致判別動作に参加するのを単に除
外することである。
【００３０】最終的に、マイクロエンジン１００は一致
アウト（ＭＯ）制御信号を与えかつ一致イン（ＭＩ）制
御信号または制御ライン１１６、１１８をそれぞれ受取
る。以下でより詳細に述べられるために、一致アウト制
御信号は好ましくは各データ依存命令の実行が完了する
と与えられる。さらに、一致アウト信号は、対応する判
断点まで命令の実行により開発された現在の判断点中間
結果を特定するように任意の命令実行中に判断点で与え
られてもよい。一致イン信号は、次の命令の実行を開始
するとき決定するかまたは現在の命令のさらなる実行に
おいて利用するためのオーバライト判断点中間結果を受
取るかのいずれかのためにマイクロエンジン１００によ
り感知される。
【００３１】この発明の動作を説明するために、多重並
列コプロセッサ２６の付加的機能的ブロックが考慮され
なければならない。この発明の好ましい実施例に対して
上で述べられたように、各多重並列コプロセッサ２６は
好ましくは、それぞれのディスプレイメモリを管理す
る。各ディスプレイメモリは好ましくは、ダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）セルのアレイとし
て実現される。したがって、ＤＲＡＭリフレッシュ制御
ブロック１０２はディスプレイメモリ３２上のタイミン
グおよび制御ＤＲＡＭリフレッシュサイクルのための多
重並列コプロセッサ２６において実現される。同様に、
ディスプレイメモリ３２は、示されたビデオデータをリ
フレッシュするために周期的にアクセスされかつビデオ
回路３８に設けられなければならない。したがって、ビ
デオリフレッシュコントローラ１０４もまた、多重並列
コプロセッサ２６内に設けられる。
【００３２】ＤＲＡＭもしくはビデオリフレッシュまた
はディスプレイメモリ３２のアクセスを必要とするマイ
クロエンジン１００の任意の動作の性能において、適当
なアドレスおよびデータ信号がＤＲＡＭもしくはビデオ
リフレッシュコントローラ１０２、１０４またはマイク
ロエンジン１００から内部バス１０６に、かつそれから
ディスプレイメモリアドレスおよびデータバス５０上に
与えられる前にディスプレイメモリアクセスコントロー
ラ１１０に通過される。これらの３個のブロック１０
０、１０２、１０４の任意のものによるディスプレイメ
モリ３２のアクセスは、必然的に相互に排他的である。
それゆえに、仲裁制御ブロック１０８がすべてのディス
プレイメモリアクセス動作に優先順位づけするように設
けられる。好ましくは、仲裁制御ブロック１０８はＤＲ
ＡＭリフレッシュコントローラ１０２からＤＲＡＭリフ
レッシュリクエスト（ＲＤ）を、ビデオリフレッシュコ
ントローラ１０４からビデオリフレッシュリクエスト
（ＲＶ）を、かつマイクロエンジン１００からマイクロ
エンジンアクセスリクエスト（ＲＥ）を受取る。仲裁制
御ブロック１０８は、それぞれの肯定応答ＤＲＡＭリフ
レッシュ（ＡＤ）制御信号、肯定応答ビデオリフレッシ
ュ（ＡＶ）制御信号および肯定応答マイクロエンジン
（ＡＥ）制御信号を選択的に与える。さらに、仲裁制御
ブロック１０８はメモリリクエスト制御ライン１２０上
に外部から供給されたディスプレイメモリアクセスリク
エスト信号（ＸＩ）を、かつ出力制御ライン１２２上に
メモリアクセス制御信号（ＸＯ）を受取ることを考慮に
入れる。リクエストの各ブロックまたはソースは、その
それぞれの肯定応答制御信号を受取るだけでディスプレ
イメモリのその所望のアクセスを始める。この発明の好
ましい実施例に従って、仲裁制御ブロック１０８に提出
される種々のリクエストの相対的優先順位が第ＩＩＩ表
に示される。
【００３３】第ＩＩＩ表 ディスプレイメモリアクセス優先順位 最上位：ビデオリフレッシュリクエスト ＤＲＡＭリフレッシュリクエスト 外部アクセスリクエスト 最下位：マイクロエンジンアクセスリクエスト 第３図は、ホストプロセッサ１２または直接メモリアク
セスコントローラ２２のような相対的に従来の外部装置
（ＣＰＸ′）２２′と組合わされたアレイ２５内の多重
並列コプロセッサアーキテクチャの相互接続を例示す
る。種々の相互接続はこの発明に従って、本質的に任意
の数の多重並列コプロセッサ２６、２８が、影響を受け
る実際のデータに対する最適速度で同一のデータ依存命
令を同期して実行し、中間判断点結果情報を効果的に共
有し、多重並列コプロセッサ２６、２８の各々により行
なわれるべき特定の優先順位タスクを同定し、かつ多重
並列コプロセッサアレイ２５の優先順位機構内に外部装
置２２′を含めるのを可能にする。
【００３４】同一の命令を同期して実行する多重並列コ
プロセッサ２６、２８のアレイの重要な利点は、それが
事実上単一命令多重データ機になることである。その結
果、アレイ２５はアレイにおいて実際に実現される多重
並列コプロセッサの数から十分に独立したホストプロセ
ッサ１２に対する単一構成要素として現われ、かつその
性能はアレイ２５に設けられた多重並列コプロセッサの
数によってのみかなり限定される。多重並列コプロセッ
サアレイ２６、２８の単一命令多重データ動作は、各多
重並列コプロセッサ２６、２８がデータ依存命令の実行
における実行時間を変化させるという事実を考慮に入れ
なければならない。この発明の好ましい実施例に従っ
て、各多重並列コプロセッサ２６、２８はホストプロセ
ッサ１２から受取られた命令およびデータを緩衝するた
めに先入れ先出しレジスタファイル（別々には図示され
ず）を利用する。これは、任意の特定の命令がいつ多重
並列コプロセッサ２６、２８のアレイに対する同報にな
り得るかに関する、ホストプロセッサ１２の任意の可能
な負担を効果的に除去する。しかしながら、単一命令多
重データ機として動作する多重並列コプロセッサ２６、
２８のアレイの命令実行保全は、多重並列コプロセッサ
２６、２８のすべてがアレイ２５全体に共通のそれぞれ
の時間枠内で各データ依存命令を実行することを必要と
する。この発明に従って、データ依存命令実行時間枠は
命令のその適当な実行に対して任意の個々の多重並列コ
プロセッサ２６、２８により実際に所要の最長期間まで
最小にされる。このように、動作される実際のデータに
依存して、あらゆる命令は概して多重並列コプロセッサ
２６、２８のアレイにより所要の最小期間で実行され
る。この結果は、現在の命令の実行がアレイ２５により
完了されたことを決定するように、それぞれのＭＯ制御
ライン１３２、１３４上に与えられた一致出力信号を利
用することにより、この発明において達成される。各Ｍ
Ｏ制御ライン１３２、１３４は、それぞれの入力として
ＡＮＤゲート１５０に与えられる。アレイ２５の他の多
重並列コプロセッサからのそれぞれのＭＯ制御ライン
は、単一ＭＯ制御ライン１３６により集合的に示され
る。その結果、この発明に従ってＡＮＤゲート１５０は
アレイ２５の各多重並列コプロセッサ２６、２８に分配
するためにその出力ライン１３８上に複合実行完了信号
を与える。
【００３５】この発明のこの命令同期化特徴は、第４図
のタイミング図でより詳細に例示される。ＣＬＫ1 信号
およびＣＬＫ2 信号は、第３図で例示された２個のそれ
ぞれの多重並列コプロセッサ２６、２８のそれぞれの内
部実行同期クロック信号を表わす。ＣＬＫ1 信号および
ＣＬＫ2 信号は最終的に同じシステムクロックソースか
ら得られてもよいが、コプロセッサの各々の実行同期ク
ロック信号の相対的タイミングスキューは伝播遅延およ
び他の要因により期待されかつ許容されなければならな
い。
【００３６】示されたように、第１の多重並列コプロセ
ッサ２６はt 1 で動作の実行を終え、かつその後すぐに
その一致アウト信号（ＭＯ1 ）を与える。第１の多重並
列コプロセッサはそれから、その一致イン制御ライン１
３８上の複合実行完了信号（ＭＩ）に対する感知を始め
る。このように、たとえばt 4 での開始のようなＣＬＫ
1 サイクルの後半中に、第１のコプロセッサ２６は複合
実行完了制御信号が存在しないことを決定する。t 8 で
生じるＣＬＫ2 信号の前縁では、第２の多重並列コプロ
セッサがその命令の実行を完了する。実行完了信号（Ｍ
Ｏ2 ）は、t 8に続き一致アウト制御ライン１３４上に
与えられる。アレイ２５の他のすべての多重並列コプロ
セッサがその命令の実行を同様に完了したと仮定する
と、ＡＮＤゲート１５０はＭＩ制御ライン１３８上に複
合実行完了信号を与える。複合実行完了信号は、t 10お
よびt 11のあたりで多重並列コプロセッサ２６、２８に
よりそれぞれ感知される。その結果、ＣＬＫ1 信号およ
びＣＬＫ2 信号の次の立ち上がりクロック端縁では、Ｍ
Ｏ1 信号、ＭＯ2 信号および実行完了信号が引込めら
れ、かつ次の命令の同期実行が始まる。その結果、アレ
イ２５の多重並列コプロセッサの最後のものが、命令が
固定されたまたはデータ依存実行期間を有しているかど
うかに関係なくその前の命令の実行を完了するやいな
や、この発明は命令実行の本質的同時開始に最適状態で
備える。
【００３７】単一命令多重データ機の他の必要条件は、
個々の多重並列コプロセッサ２６、２８が、命令の適当
な実行に対して生じる可能性がある、各命令実行判断点
での中間結果情報を効果的に共有することである。すな
わち、単一命令は一般に単一命令多重データ機を通じて
得るように特定のデータ条件を必要とするかもしれな
い。この命令の効率の良い実行は、各々の可能なデータ
条件の判断点で、その条件が機械全体に対して満たされ
るまで個々の多重並列コプロセッサ２６、２８間に通信
を必要とする。
【００３８】命令の実行中に判断点でのデータ条件の共
有は、この発明の好ましい実施例において、上記の命令
同期化で利用されるものと同じ一致アウト制御信号およ
び一致イン制御信号を利用することにより実現される。
さらに、この発明の好ましい実施例では、判断点データ
条件情報の共有を必要とする命令の実例はシードフィル
命令である。特定的には、シードフィル命令は現在の画
素の値が特定された境界画素の値に対応するかどうかを
決定することを必要とする。完全な単一画素に対応する
データは多数のビットプレーンにかかり存在し、かつそ
れゆえにアレイ２５の個々のコプロセッサの各々により
幾分管理されるので、各多重並列コプロセッサ２６、２
８はそのそれぞれの境界部分およびサーチ画素値が一致
するかどうかを決定するのに必要になる。しかしなが
ら、アレイ２５の多重並列コプロセッサのすべてが一致
結果を得るときのみ、境界画素が発見されたことが決定
され得る。
【００３９】一致条件を決定する際の、この発明の動作
が第５図のタイミング図で例示される。以前のように、
２個のＣＬＫ1 信号およびＣＬＫ2 信号が２個の多重並
列コプロセッサ２６、２８のスキューされた内部実行ク
ロックを表わす。図示されるように、ＣＬＫ1 に対応す
る多重並列コプロセッサ２６は、そのディスプレイメモ
リからアクセスされた画素値とホストプロセッサ１２に
より与えられたサーチ画素値との間の比較により、少な
くともそれ自体に関して一致データ条件が存在すること
を、t 1 において決定した。その結果、t 1 の直後、第
１の多重並列コプロセッサはアレイ広域データ条件のコ
ンセンサス決定を得る際に第１の段階としてＭＯライン
１３２上にその一致アウト（ＭＯ1 ）信号を与える。
【００４０】同様に、第２の多重並列コプロセッサ２８
はt 2 あたりで少なくともそれ自体に関する一致を決定
する。したがって、第２の多重並列コプロセッサ２８は
その直後そのＭＯ2 信号を与える。アレイ２５の他のす
べての多重並列コプロセッサが同様に局部一致をそれぞ
れ検出すると仮定すると、ＡＮＤゲート１５０はアレイ
２５の多重並列コプロセッサのすべてに、複合結果制御
ライン１３８上の複合一致発見信号を与える。前のよう
に、ＣＬＫ2 信号サイクルおよびＣＬＫ 信号サイクル
の後半中に、多重並列コプロセッサ２６、２８は複合結
果制御ライン１３８から複合一致発見信号の状態を感知
する。その結果、アレイ２５の多重並列コプロセッサの
すべては全画素値一致が生じたことを連帯的に決定す
る。アレイ２５の多重並列コプロセッサ内の個々のマイ
クロエンジン１００はそれゆえに、境界画素の発見に適
するものと同じ態様でシードフィル動作の実行を続行す
ることにより判断点の決定を終結する。
【００４１】代わりに、アレイ２５の唯一のまたは数個
の多重並列コプロセッサは局部一致がそれぞれ存在する
ことを決定し得る。第５図で示されるように、第１の多
重並列コプロセッサ２６は、一致が少なくともそれ自体
に関してt 13で存在することを適当に決定し得る。しか
しながら、第２の多重並列コプロセッサ２８は局部一致
を決定しない。このように、t 16の直後、アレイ２５の
コプロセッサは複合一致発見制御信号の不在を正確に観
察する。その結果、アレイ２５のマイクロエンジン１０
０は、シードフィル境界内の画素を充填するのに適当な
ものと同じ態様でシードフィル命令の実行を続行するこ
とによりこの判断点の決定を終結する。
【００４２】データ依存命令の同期化および判断点デー
タ条件情報の共有の両方に対する、同じＭＯ制御信号お
よびＡＮＤゲート１５０の利用は、特にデータ依存動作
を行なう命令および判断点の中間結果情報の共有を必要
とする命令の相互的排他性により、この発明において達
成可能である。しかしながら、このような完全な相互的
排他性が存在しない場合、アレイ２５の各多重並列コプ
ロセッサは、任意の命令の実行に対して独立的に命令実
行同期化および判断点情報の共有を与えるように、それ
ぞれの組の一致アウト制御ラインおよび一致イン制御ラ
インを用いて容易に実現され得る。すなわち、この発明
に従って命令実行の同期化は命令の実行の範囲内でそれ
ぞれのマイクロエンジン１００の同期化を可能にするよ
うに容易に拡張される。このように、任意の判断点では
マイクロエンジン１００は現在の命令の実行の際にまず
共通点に同期される。それから、それぞれの判断点デー
タ条件は外部ＡＮＤゲートにより組合わされ、かつアレ
イ２５のコプロセッサ間で共有される。各マイクロエン
ジン１００によるデータ依存命令の実行はそれから、ア
レイ広域コンセンサスデータ条件と一致する態様で次の
判断点または完了まで続く。
【００４３】単一命令多重データ機としての動作に関す
るこの発明の他の局面は、それぞれの多重並列コプロセ
ッサ２６、２８に装着された個々のリソースに対するア
クセスのためのコンテンションを適当に処理する能力で
ある。第２図に関して上で述べられたように、この発明
の好ましい実施例はＤＲＡＭリフレッシュ１０２、ビデ
オリフレッシュ１０４およびマイクロエンジン１００の
ブロック間で生じる可能性があるディスプレイメモリ３
２に指示されたアクセスコンテンションを解消するよう
に仲裁制御回路１０８を実現する。しかしながら、アレ
イ２５のそれぞれの多重並列コプロセッサに関連するデ
ィスプレイメモリ３２、３４、３６の各々に対するアク
セスコンテンションは、もし単一命令多重データ機にお
ける動作が得られるべきであるならば、多重並列コプロ
セッサ２６、２８、３０の各々により類似の態様で処理
されなければならない。そうでなければ、アレイ２５の
種々の部分が、命令実行の同時性を維持するのに必要な
多重並列コプロセッサ２６、２８、３０の任意のものに
より完了されるべき非命令実行関連処理の完了を単に待
つだけであるので、処理効率はかなり劣化する。
【００４４】したがって、この発明はアレイ２５のすべ
ての多重並列コプロセッサ間の優先順位リクエスト／許
可同期化を実現する。これは、仲裁を介してアレイ２５
の多重並列コプロセッサの各々により許可されるべき特
定の保留優先順位リクエストを決定することにより達成
される。この発明の好ましい実施例では、優先順位リク
エスト／許可が、次の機械サイクル間で行なわれるべき
実際の優先順位動作を決定するように各機械サイクル間
で生じる。この好ましい実施例では、各機械サイクルは
６個の連続的クロックサイクルからなる。これにより、
命令の実行はビデオリフレッシュに所要の１個または２
個以上のコプロセッサ機械サイクルに対して一時的に停
止される。マイクロエンジンが再度、最高の優先順位リ
クエスタになるやいなや、現在の命令実行が再開され
る。
【００４５】アレイ２５全体による優先順位仲裁が、各
コプロセッサアレイ機械サイクルの第１のクロックサイ
クルとともにすぐに開始する。多重並列コプロセッサの
各々がそれぞれの優先順位リクエスト制御ライン１４
０、１４２上に、かつ一般的にアレイ２５、ライン１４
４の他のコプロセッサに対してその優先順位リクエスト
信号（ＴＯ）を与えるときは必ず、仲裁選択が効果的に
終結される。優先順位リクエスト制御信号は、それぞれ
の入力として多重入力ＡＮＤゲート１５２に与えられ
る。アレイ２５のすべての多重並列コプロセッサが仲裁
に対するそのそれぞれの優先順位リクエストを発行する
やいなや、ＡＮＤゲート１５２はＡＮＤゲートの出力ラ
イン１４６を介してアレイ２５の多重並列コプロセッサ
の各々に複合優先順位タスク選択（ＴＩ）制御信号を与
える。リクエストされた特定の優先順位タスクの同定
は、優先順位リクエスト制御信号が優先順位リクエスト
ライン上に与えられる特定のクロックサイクルから決定
される。順に、機械サイクルの任意の１個のクロックサ
イクル間の、複合優先順位タスク選択制御信号の出力が
特定的に、アレイ２５全体のコンセンサスにより許可さ
れた優先順位タスクを同定する。しかしながら、優先順
位リクエストのいずれかのものを有する特定のサイクル
の割当ては本質的に任意である。
【００４６】この発明の好ましい実施例では、第１の４
個の同定クロックサイクルは第ＩＩＩ表で与えられたオ
ーダにおける優先順位タスクリクエストに対応し、最高
優先順位ビデオリフレッシュタスクリクエストおよび許
可が機械サイクルの第１のクロックサイクルに関連す
る。
【００４７】この発明の優先順位タスク同期化機能の動
作は、第６図で与えられたタイミング図により例示され
る。図示されるように、第１の機械サイクルはt 1 で始
まりかつ第２の機械サイクルはt 13で始まる。t 1 で
は、第１の多重並列コプロセッサ２６がその優先順位リ
クエストライン１４０上にそのＴＯ1 信号を与えること
によりビデオリフレッシュリクエストを発行する。しか
しながら、第２の多重並列コプロセッサ２８はビデオリ
フレッシュを行なう必要性を未だに決定しない。その代
わりに、第２のコプロセッサ２８はＤＲＡＭリフレッシ
ュに対する必要性を内部的に認識し、かつしたがって現
在の機械サイクルの第２のクロックサイクルの開始に対
応してt 3 あたりで優先順位タスクリクエストを発行す
る。この状況は一般に希であるが、その発生の可能性は
この発明において備えられる。アレイ２５の他のすべて
のコプロセッサが同様に、包括的にリクエストライン１
４４で示されるそのそれぞれの優先順位同期化リクエス
トライン上に少なくともＤＲＡＭリフレッシュ優先順位
タスクリクエストを発行していると仮定すると、ＡＮＤ
ゲート１５２はその出力ライン１４６上にその複合優先
順位タスク選択信号を与える。
【００４８】前と同様、アレイ２５の多重並列コプロセ
ッサの各々はそのそれぞれの優先順位タスクリクエスト
信号の発行に続く各クロックサイクルの後半中、制御ラ
イン１４６上の優先順位タスク選択信号の状態を感知す
る。このように、アレイ２５に対するコンセンサス仲裁
結果は実際にt 4 の直後感知される。その結果、アレイ
２５全体により行なわれるべき次の機械サイクル動作が
ＤＲＡＭリフレッシュであるように決定される。この仲
裁機械サイクルは、優先順位タスクリクエスト信号ＴＯ
1 、ＴＯ2 がt 9 あたりで第５のクロックサイクル中に
引込められて終結する。
【００４９】t 15あたりで、アレイ２５のコプロセッサ
がＤＲＡＭリフレッシュ動作を連帯的に行なう間、次の
後の機械サイクルに対して優先順位仲裁が開始する。示
されたように、第１の多重並列コプロセッサ２６はビデ
オリフレッシュに対してその今なお保留の優先順位タス
クリクエストを再度断定する。また示されるように、第
２の多重並列コプロセッサは同様に、ビデオリフレッシ
ュの実行に対するリクエストを発行する。アレイ２５の
他のすべての多重並列コプロセッサもまたビデオリフレ
ッシュを今リクエストしていると仮定すると、複合優先
順位タスク選択制御信号はt 13の直後、かつ第１のクロ
ックサイクルの後半中、アレイ２５の多重並列コプロセ
ッサの各々によるその感知より先に与えられる。その結
果、ビデオリフレッシュ優先順位タスクは、次に続く機
械サイクルで行なわれるべきコンセンサスタスクとして
アレイ２５の多重並列コプロセッサのすべてに対して同
定される。
【００５０】この発明は特定的には、多重並列コプロセ
ッサアレイ２５のアーキテクチャ内への、第３図で示さ
れたコプロセッサ２２′または任意の論理的均等物のよ
うな従来のコプロセッサの効果的内包に備える。これは
好ましくは、コプロセッサ２２′が、行なわれるべき優
先順位タスクとしてコンセンサス選択のための競合に入
るのを可能にすることにより達成される。この発明の好
ましい実施例では、各多重並列コプロセッサ２６、２８
は外部リクエスト（ＸＩ）信号を受取りかつ外部リクエ
スト許可（ＸＯ）信号を与えることを考慮する。従来の
コプロセッサ２２′は好ましくは、外部リクエスト制御
ライン１６４を介してアレイ２５の多重並列コプロセッ
サの外部リクエスト入力の各々に一般にメモリリクエス
ト制御信号を与える。この外部リクエスト信号の有無に
基づいて、アレイ２５の各多重並列コプロセッサは好ま
しくは、アレイ仲裁機械サイクルの第３のまたは任意の
他の適当に対応するクロックサイクル間で、その優先順
位タスクリクエスト制御信号を与えるかどうかを内部的
に仲裁する。
【００５１】第３のクロックサイクル間で複合優先順位
タスク選択制御信号を与えることにより示されるよう
に、外部リクエストを許可するためのコンセンサス選択
が、そのそれぞれの外部許可制御ライン１５６、１５
８、１６０上に外部許可制御信号を与えるアレイ２５の
多重並列コプロセッサの各々に帰する。外部許可制御信
号の各々をそれぞれ受取るＡＮＤゲート１５４は、その
複合外部許可出力ライン１６２上の複合外部リクエスト
肯定応答制御信号を従来のコプロセッサ２２′に与え
る。さらに、アレイ２５の多重並列コプロセッサの各々
は好ましくは、ハイのインピーダンスの状態でそのそれ
ぞれのディスプレイメモリアドレスおよびデータバス５
０、５２に結合されるように、そのアドレスおよびデー
タバス出力を配置する。従来のコプロセッサ２２′はそ
れによって、相互接続アドレスおよびデータバス７６、
８４、８０を介してディスプレイメモリアドレスおよび
データバス５０、５２上にその所望のアドレスおよびデ
ータを自由に配置する。このように、従来のコプロセッ
サ２２′はアレイ２５の多重並列コプロセッサに他の態
様で関連するディスプレイメモリに十分にアクセスす
る。
【００５２】好ましくは、従来のコプロセッサ２２′は
アレイ２５のディスプレイメモリに対していかに長い時
間アクセスが所要であってもアレイ２５の外部リクエス
ト制御ライン１６４上にそのメモリリクエスト制御信号
を維持する。さて第７図を参照すると、この発明に従っ
てコプロセッサアレイ２５の動作中に、コンセンサスに
より仲裁された優先順位タスクが生じる時のそのシーケ
ンスが示される。第１の機械サイクル（Ｍ１）間では、
コンセンサスＤＲＡＭリフレッシュリクエストが次の機
械サイクルに対して優先順位を許可される。このよう
に、機械サイクルＭ２間では、ＤＲＡＭリフレッシュ動
作はアレイ２５の各コプロセッサにより行なわれる。
【００５３】Ｍ２間の唯一の仲裁優先順位リクエスト
は、ディスプレイメモリのマイクロエンジンアクセスに
対するものである。マイクロエンジンは最低優先順位タ
スクであるので、かつ命令の先入れ先出し緩衝に鑑み
て、マイクロエンジンリクエストは本質的に常に保留の
ままである。その結果、マイクロエンジン動作は機械サ
イクルＭ３間で生じる。
【００５４】第７図で示されるように、ビデオリフレッ
シュリクエストは、第６図に関して上で述べられたよう
にアレイ２５のコプロセッサの少なくとも１個におい
て、しかしすべてにおいてではなく内部的に生じる。そ
れゆえに、コプロセッサのすべてが外部リクエスト保留
を有するように思われるので、機械サイクルＭ３間の仲
裁のコンセンサス結果は外部リクエストの許可である。
外部の従来のコプロセッサ２２′によるアレイ２５のデ
ィスプレイメモリに対するアクセスが、機械サイクルＭ
４間で生じる。多数の機械サイクルが従来のコプロセッ
サ２２′により必要になるので、外部リクエストは仲裁
に対して連続的に提出される。しかしながら、アレイ２
５のコプロセッサのすべてがビデオリフレッシュリクエ
ストを発行するＭ４の間、アレイ２５はＭ５の間行なわ
れるべきコンセンサス優先順位タスクとしてビデオリフ
レッシュリクエストを認識する。その結果、アレイ２５
は外部リクエスト許可制御信号を引込め、かつ従来のコ
プロセッサ２２′はディスプレイメモリに対するアクセ
スを放棄するように強いられる。すなわち、従来のコプ
ロセッサ２２′のアドレス、データおよび制御出力がハ
イのインピーダンスの状態に置かれ、かつディスプレイ
メモリはＭ５間でビデオリフレッシュの実行のためにア
レイ２５に効果的にもどされる。
【００５５】Ｍ５およびＭ６の両方の間の仲裁は、今な
お保留の外部リクエストのコンセンサス許可を再度生じ
る。その結果、複合外部許可制御信号が与えられ、かつ
従来のコプロセッサ２２′は再度アレイ２５のディスプ
レイメモリへのアクセスを得るようにされる。ディスプ
レイメモリ上の外部動作は、Ｍ６およびＭ７の両方の間
生じる。しかしながら、Ｍ７の間、外部リクエストはも
はや保留されない。その結果、マイクロエンジンリクエ
ストはコンセンサス優先順位タスクになり、その対応す
る動作がＭ８の間行なわれる。
【００５６】最終的に、この発明のかなり並列の同期動
作は、外部同期化クロックソースに対するアレイ２５の
コンセンサス内部制御機能の一致を考慮するように拡張
される。すなわち、この発明の好ましい実施例ではビデ
オ制御特徴の特定のタイミングは、第２図で示されるよ
うに外部タイミング制御ライン１２８、１３０上に垂直
のおよび水平のリセット制御信号を与えることにより外
部的に制御可能である。これらの外部タイミング信号
は、第３図で示されるようにアレイ２５の各コプロセッ
サ内のビデオタイミングブロックによりそれぞれ受入れ
られる。これらの外部リセット制御信号の効果は、ビデ
オリフレッシュブロック１０４の自己発生されたタイミ
ングをオーバライドすることである。このように、水平
ビデオリフレッシュおよび垂直ビデオリフレッシュの両
方の開始は、外部タイミング信号のソースである、アレ
イ２５の外部のいかなる装置とも同期して生じる。
【００５７】こうして、単一命令多重データ機としての
最適動作に適したコプロセッサのアレイの独立した、か
つかなり並列の動作の両方に特定的に備え、しかももし
任意の関連のホストプロセッサによる付加的初期設定ま
たは管理支持を、あるとしてもほとんど必要でない極め
て融通性のある多重コプロセッサコンピュータアーキテ
クチャが述べられた。
【００５８】当然、この発明の多くの修正および変更が
上記の教示から可能である。たとえば、ＡＮＤゲートは
一致アウトおよび同一信号を与えるために開放コレクタ
型式の出力ゲートの利用を介して完全に置換され得る。
また、コプロセッサの命令の機能性は、それぞれのメモ
リプレーンでストアされたデータ上で数字の計算を行な
うように実現され得る。交互の命令の機能性は、マルチ
プライ区分化データ区域大容量記憶装置を支持して仮想
データアドレスから実データアドレスへの変換を行なう
ことであり得る。したがって、前掲の特許請求の範囲内
で、この発明は特定的に上で述べられたものの他の態様
で実施されてもよいことが理解されるべきである。
【図面の簡単な説明】
【図１】この発明の好ましい実施例に従ってコプロセッ
サアーキテクチャを利用する並列コプロセッサアレイを
含むコンピュータシステムの簡単なブロック図である。
【図２】この発明の好ましい実施例に従って構成された
コプロセッサアーキテクチャのブロック図である。
【図３】この発明の好ましい実施例に従って実現された
コプロセッサアーキテクチャとそれとともにインターフ
ェイスされた従来のコプロセッサとの間の並列コプロセ
ッサアレイ相互接続の詳細なブロック図である。
【図４】この発明の好ましい実施例に従って、データ依
存動作の実行を通じて命令同期化を最適状態に維持する
際の、この発明の動作を例示する簡単なタイミング図で
ある。
【図５】この発明の好ましい実施例に従って、中間結果
情報の全体的交換を与える際の、この発明の動作を例示
する簡単なタイミング図である。
【図６】この発明の好ましい実施例に従って、コプロセ
ッサアーキテクチャサブ機能の優先順位づけを例示する
簡単なタイミング図である。
【図７】この発明の好ましい実施例に従って、外部装置
と組合わされたコプロセッサアーキテクチャ機能の優先
順位づけを例示する簡単なタイミング図である。
【符号の説明】
１０ コンピュータシステム １２ ホストプロセッサ １３ デコーダ １４ システムメモリ ２２，２２′，２６，２８，３０ コプロセッサ ２５ アレイ １００ マイクロエンジン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エイドリアン・スファーティ アメリカ合衆国、カリフォルニア州、サニ ィベイル、ワイルドウッド・アベニュ、 1235、アパートメント・350 (72)発明者 アーキム・ストラパット アメリカ合衆国、カリフォルニア州、アー ヴィン、テアラチーナー、21

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 コンピュータシステム（１０）で用いる
    ためのコプロセッサであって、前記コンピュータシステ
    ムはホストプロセッサ（１２）と、複数の前記コプロセ
    ッサ（２６，２８，３０）と、前記コプロセッサと同数
    のデータメモリ（３２，３４，３６）とを有し、前記複
    数のコプロセッサの各々は命令、制御信号およびデータ
    を前記ホストプロセッサから受けるように前記ホストプ
    ロセッサに結合され、かつ前記複数のコプロセッサの各
    々は前記データメモリの１つに結合され、 （ａ） 前記制御信号に応答して、複数の命令実行モー
    ドの１つで前記コプロセッサを命令およびデータに応答
    させるのを可能化するための可能化手段（９８）を備
    え、前記可能化手段は、前記コンピュータシステムにお
    ける他のコプロセッサに対し独立に命令およびデータに
    応答する命令実行モードと前記コンピュータシステムの
    他のコプロセッサと並列に命令およびデータに応答する
    命令実行モードの間で区別する手段を含み、 （ｂ） 前記ホストプロセッサに命令およびデータを受
    けるように結合され、命令とともに与えられたデータお
    よび対応のデータメモリに存在するデータに対して命令
    を実行するための実行手段（１００）を備え、前記実行
    手段は、 （ｉ） データをストアするためのストア手段（１１
    ０）を備え、前記実行手段は前記ストア手段がストアす
    るデータおよび前記可能化手段により可能化された命令
    実行モードに従って前記実行手段による命令の実行を実
    施させるための実施手段（１１０）と、 （ii） 他のコプロセッサと並列に命令を実行している
    とき前記他のコプロセッサと中間結果情報（１１６，１
    １８）を授受するための通信手段を備え、前記通信手段
    は命令の実行時に該命令の実行の中間結果を示す判断点
    に到達したとき中間結果制御信号（１１６）を出力し、
    かつ前記命令を並列に実行する複数のコプロセッサの前
    記命令の実行における判断点でのコンセンサス結果を示
    すコンセンサス制御信号（１１８）に応答して通信を行
    なう、コプロセッサ。
  2. 【請求項２】 前記通信手段は前記ホストプロセッサと
    独立に動作しかつ前記実行手段に応答して動作する、請
    求項１記載のコプロセッサ。
  3. 【請求項３】 前記ストア手段は前記複数のコプロセッ
    サの間で自身のコプロセッサの相対的個別性を確立する
    ためのコプロセッサ識別データを含む複数の所定の資格
    データをストアするためのレジスタ手段を備える、請求
    項２記載のコプロセッサ。
  4. 【請求項４】 前記通信手段は、 （ａ） 現在命令完了制御信号と判断点制御信号を含む
    所定のイベントに応答して制御信号を出力するための手
    段と、 （ｂ） 現在命令完了制御信号とコンセンサス中間結果
    制御信号を含む所定のイベント結果を示すコンセンサス
    制御信号を入力するための手段とを備える、請求項１ま
    たは３に記載のコプロセッサ。
  5. 【請求項５】 前記出力手段は、さらに、所定のイベン
    ト発生に応答して優先順序の付けられたタスク要求制御
    信号を出力する手段を含み、前記入力手段は、さらに、
    優先順序の付けられたタスク要求制御信号を入力する手
    段を含む、請求項４記載のコプロセッサ。
  6. 【請求項６】 前記通信手段は、さらに、 （ａ） 外部からの優先権を主張する要求制御信号を入
    力するための手段と、 （ｂ） 前記外部要求制御信号のコンセンサス受入れを
    知らせる外部許可制御信号を出力するための手段とを備
    える、請求項５記載のコプロセッサ。
  7. 【請求項７】 ホストプロセッサ（１２）を補助するた
    めのコプロセッサシステム（１０）であって、前記ホス
    トプロセッサは前記コプロセッサシステムへアドレスを
    与えかつデータを交換し、 前記ホストプロセッサに共通に結合され、前記ホストプ
    ロセッサが与えたままの命令および関連のデータを受け
    るための複数のコプロセッサ（２６，２８，３０）を備
    え、各前記コプロセッサは、 （ｉ） 命令実行権限を与えるための手段（９８）を含
    む命令実行手段（１００）と、 （ii） 前記ホストプロセッサと別に設けられ、前記複
    数のコプロセッサの各々によるデータ依存命令の実行を
    調整するための調整手段（１１６，１１８，１５０）を
    備え、前記調整手段は前記データ依存命令の実行時にデ
    ータ依存判断点で中間結果制御信号を出力し、かつ前記
    コプロセッサすべてからの前記中間結果制御信号の組合
    せを表わすコンセンサス中間結果制御信号を入出力す
    る、コプロセッサシステム。
  8. 【請求項８】 各前記コプロセッサはさらに、前記ホス
    トプロセッサに応答して、与えられたアドレスをデコー
    ドしてコプロセッサ選択信号の組を出力するためのデコ
    ード手段をさらに備え、前記デコード手段は前記ホスト
    プロセッサから与えられた予め定められた対応のアドレ
    スに応答して前記コプロセッサ選択信号を出力し、これ
    により前記複数のコプロセッサの各々は少なくとも１つ
    の固有のアドレスに応答しかつ前記コプロセッサシステ
    ムの他のコプロセッサと共通の少なくとも１つのアドレ
    スに応答する、請求項７記載のコプロセッサシステム。
  9. 【請求項９】 各前記調整手段は、調整要求制御信号を
    出力し、かつ調整了解制御信号を入力し、前記コプロセ
    ッサシステムは、さらに、各前記調整要求制御信号に応
    答して、与えられた調整要求制御信号の論理結合に基づ
    いて前記調整了解制御信号を出力するための論理手段
    （１５０）を備える、請求項７記載のコプロセッサシス
    テム。
  10. 【請求項１０】 各前記調整手段（１１６，１１８，１
    ５０）は命令実行完了時にそれぞれの調整要求制御信号
    を出力し、前記調整手段は前記調整了解制御信号が与え
    られるまで対応の命令実行手段を停止させる手段を含
    む、請求項９記載のコプロセッサシステム。
  11. 【請求項１１】 各前記調整手段は、対応の命令実行手
    段に応答して、判断点決定信号を入力し、各前記調整手
    段は、前記判断点決定信号に応答して、選択的に命令の
    実行中に判断点でそれ自身の調整要求制御信号を出力す
    る、請求項９記載のコプロセッサシステム。
  12. 【請求項１２】 各前記調整手段は、前記調整了解制御
    信号に応答して、対応の命令実行手段へ判断点コンセン
    サス信号を与えるための手段（１１８）を含む、請求項
    １１記載のコプロセッサシステム。
  13. 【請求項１３】 各前記コプロセッサは、さらにメモリ
    アレイ（３２，３４，３６）と前記メモリアレイへアク
    セスするための手段（５０，５２，５４）を含み、前記
    アクセス手段は、前記メモリアレイへの周期的アクセス
    のために前記命令実行手段と競合し、 前記コプロセッサは、さらに前記アクセス手段および前
    記命令実行手段により発生されるアクセス要求に応答し
    て、それらのアクセス要求を調整するための仲裁手段
    （１０８）を備え、 前記調整手段は、前記仲裁手段に応答して複数の所定の
    時間期間のうちの１つで始まるように前記調整要求制御
    信号を出力し、前記所定の時間期間の１つは、所定の動
    作サイクルの開始に続いて前記調整手段により決定され
    る、請求項９記載のコプロセッサシステム。
  14. 【請求項１４】 前記仲裁手段は、前記アクセス手段お
    よび前記命令実行手段が発生したアクセス要求を含む複
    数のアクセス要求に応答して動作し、各前記所定の時間
    期間は、論理的に前記アクセス要求の各々に対応し、前
    記調整手段は、前記調整了解制御信号に応答して、コン
    センサスアクセス要求選択信号を出力するための手段を
    含む、請求項１３記載のコプロセッサシステム。
  15. 【請求項１５】 各前記調整手段は、外部からの外部調
    整要求制御信号を受け、対応の外部調整了解制御信号を
    出力するための手段を含む、請求項１４記載のコプロセ
    ッサシステム。
  16. 【請求項１６】 前記外部調整要求制御信号は共通に前
    記複数のコプロセッサの調整手段へ与えられ、前記コプ
    ロセッサシステムは、さらに前記外部調整了解制御信号
    の論理組合せにより外部可能化制御信号を生成して出力
    する外部了解論理手段（１５４）を備える、請求項１５
    記載のコプロセッサシステム。
  17. 【請求項１７】 各前記調整手段は、前記外部調整要求
    制御信号を前記複数のアクセス要求の１つとして仲裁を
    受けるため対応の仲裁手段へ与え、かつ各前記調整手段
    は前記外部調整要求制御信号により同定されたアクセス
    要求に対応する所定の時間期間の選択時に前記外部調整
    了解制御信号をそれぞれ出力する、請求項１６記載のコ
    プロセッサシステム。
  18. 【請求項１８】 各前記コプロセッサは前記ホストプロ
    セッサからの対応のアドレスに応答して命令を受け、か
    つデータの送受を前記ホストプロセッサと行ない、前記
    コプロセッサのすべては予め定められた共通のアドレス
    に応答して前記ホストプロセッサからの命令およびデー
    タを受ける、請求項８記載のコプロセッサシステム。
  19. 【請求項１９】 前記コプロセッサのすべては前記ホス
    トプロセッサが前記共通のアドレスに対して発行した命
    令に応答して前記ホストプロセッサへデータを転送し、
    前記コプロセッサシステムのコプロセッサの各々は、複
    数のメモリプレーン（３２，３４，３６）と、コプロセ
    ッサ識別値と前記命令実行手段による前記複数のメモリ
    プレーンへのアクセスを制御するためのメモリプレーン
    選択制御値を格納するための手段（９８）と、前記メモ
    リプレーン選択制御値により資格が与えられたとき前記
    複数のメモリプレーンからのデータを選択するための選
    択手段（１００）とを備え、前記選択手段により選択さ
    れたデータは、前記ホストプロセッサへ前記コプロセッ
    サのそれぞれから同時に転送される、請求項１８記載の
    コプロセッサシステム。
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