JPH1173301A

JPH1173301A - 情報処理装置

Info

Publication number: JPH1173301A
Application number: JP9234357A
Authority: JP
Inventors: Nobuo Higaki; 信生桧垣; Tetsuya Tanaka; 哲也田中; Shuichi Takayama; 秀一高山
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1997-08-29
Filing date: 1997-08-29
Publication date: 1999-03-16
Also published as: US6282632B1

Abstract

(57)【要約】【課題】本発明は、複数の演算フラグレジスタを持つ
場合でも、オペレーション指定フィールドを増加させず
に、コードサイズの増加を抑止し、かつ、命令解読器の
ハードウェア量の増加を抑止する情報処理装置を提供す
ることを目的とする。【解決手段】ＡＮＤゲート２０７〜２０８、反転ゲー
ト２０９は、命令解読器１０２が出力するフラグを更新
する命令であること示す信号と比較命令であることを示
す信号に従って、選択的にラッチ２０１〜２０６をイネ
ーブルにする。これにより、各命令でどの演算フラグレ
ジスタを更新するかを指定する必要がなく、コードサイ
ズの増加を抑制することができ、かつ比較命令であるか
を判断するだけで、更新する演算フラグレジスタを特定
できるので、命令解読器のハードウェアは増大せずに低
コストで実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の演算フラグ
レジスタに対し、演算フラグを更新する情報処理装置に
関する。

【０００２】

【従来の技術】近年、マイクロコンピュータなどの情報
処理装置の処理能力が飛躍的に向上し、あらゆる分野で
用いられいる。一般に情報処理装置では、複数の命令を
並列に実行させることにより、処理能力を向上させてい
る。

【０００３】従来の情報処理装置では、演算フラグを生
成し演算フラグレジスタを更新した後、その演算フラグ
を条件分岐命令などで使用し必要なくなるまで、演算フ
ラグを破壊する後続の命令を実行しないように、命令を
スケジューリング（並び換え）しなければならなかっ
た。しかしながら、処理能力の向上のために並列命令実
行を行うと、この命令スケジューリングが極めて困難と
なる。そこで、演算フラグレジスタを複数個持ち、各命
令毎にどの演算フラグレジスタの演算フラグを更新させ
るかを指定することにより、演算フラグを破壊しないよ
うに容易に命令スケジューリングできるようにした情報
処理装置が提案されている。例えば、PowerPC601 User'
s Manual、IBM Microelectronics参照。

【０００４】図５は従来の情報処理装置の加算命令仕
様、および演算フラグレジスタのレジスタ構成を示す図
である。この情報処理装置は、同じ演算を行う命令が４
種類ずつ（図５では加算命令のみを示している）存在
し、ニモニックにおいてピリオド”．”が付加されてい
る命令は、演算結果の大小およびゼロを示すＣＲ内の演
算フラグを更新し、アルファベット”ｏ”が付加されて
いる命令はキャリー、オーバーフローを示すＸＥＲ内の
演算フラグを更新する。

【０００５】このように、容易に命令スケジューリング
できるように、各命令において、どの演算フラグレジス
タを更新するかを直交して指定するようにしていた。

【０００６】

【発明が解決しようとする課題】しかしながら上記従来
技術によれば、各命令に対して、どの演算フラグレジス
タを更新するかを指定しなければならず、命令割付けに
おいてオペレーションを指定するフィールドが長くな
り、コードサイズが増加するという課題を有していた。

【０００７】また、各命令において、複数の演算フラグ
更新方法が存在するために、命令解読器のハードウェア
量が増加するという課題も有していた。本発明はかかる
課題に鑑み、複数の演算フラグレジスタを持つ場合で
も、オペレーション指定フィールドを増加させずに、コ
ードサイズの増加を抑止し、かつ、命令解読器のハード
ウェア量の増加を抑止する情報処理装置を提供すること
を目的とする。

【０００８】

【課題を解決するための手段】この課題を解決するため
本発明の情報処理装置は、複数の命令を格納する記憶装
置から命令を読出す命令読出し手段と、前記命令読出し
手段により読出された命令を解読する解読手段と、前記
命令解読手段に従って命令を実行する実行手段と、前記
実行手段における実行結果の状態を表す情報の格納が択
一的に行われ、互いに重複する情報を含む第１と第２の
フラグレジスタと、前記解読手段により第１の命令が解
読された場合にのみ、前記実行手段における前記第１の
命令の実行結果の状態を表す情報を前記第１のフラグレ
ジスタに格納するように制御し、前記解読手段により前
記第１の命令以外の命令が解読された場合には、前記実
行手段における該命令の実行結果の状態を表す情報を前
記第２のフラグレジスタに格納するように制御するフラ
グ生成手段とを備えることを特徴とする。

【０００９】これにより、実行結果の状態を表す情報が
格納されるフラグレジスタは命令によって一意に決ま
る。ここで前記第１の命令は、比較を行う命令であると
してもよい。上記の各情報処理装置において、前記第２
のフラグレジスタに含み得る情報は全て前記第１のフラ
グレジスタに含まれ、かつ、前記第１のフラグレジスタ
には前記第２のフラグレジスタに含まれない情報を含み
得るとしても良い。

【００１０】さらに、前記第２のフラグレジスタに含み
得る情報は、前記実行手段においてキャリーが発生した
ことを示すキャリー情報と、前記実行手段においてオー
バーフローが発生したことを示すオーバーフロー情報と
であるとしてもよい。またさらに、前記第１の命令は、
比較を行う命令であり、前記第１のフラグレジスタに含
み得る情報は、前記キャリー情報と、前記オーバーフロ
ー情報と、前記実行手段における実行結果の正負を示す
符号情報と、前記実行手段における実行結果がゼロであ
ることを示すゼロ情報とであるとしてもよい。

【００１１】また上記の各情報処理装置において、前記
命令は、命令のフォーマットを指定するフォーマットコ
ードが置かれるフォーマットフィールドと、並列実行さ
せるオペレーションを指定する複数のオペレーションフ
ィールドとを含むＶＬＩＷ方式の命令であるとしてもよ
い。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１から図４を用いて説明する。図１は、本発明の
実施の形態における情報処理装置の命令仕様と、演算フ
ラグを格納するフラグレジスタの構成を示す図である。
図１（ａ）において「add D,A,B」は加算命令を示す機
械語命令であり、ニモニック形式で表している。同様
に、「sub D,A,B」、「cmp A,B」、「mov (A),B」、「m
ov A,(B)」、「bzs target」、「bzc target」、「bns
target」、「bnctarget」、「bcs target」、「bcc tar
get」、「bvs target」、「bvc target」、「bcas targ
et」、「bcac target」、「bovs target」、「bovc tar
get」はそれぞれ、減算命令、比較命令、メモリからレ
ジスタへのロード命令、レジスタからメモリへのストア
命令、Zフラグが１の時分岐する条件分岐命令、Zフラグ
が０の時分岐する条件分岐命令、Nフラグが１の時分岐
する条件分岐命令、Nフラグが０の時分岐する条件分岐
命令、Cフラグが１の時分岐する条件分岐命令、Cフラグ
が０の時分岐する条件分岐命令、Vフラグが１の時分岐
する条件分岐命令、Vフラグが０の時分岐する条件分岐
命令、CAフラグが１の時分岐する条件分岐命令、CAフラ
グが０の時分岐する条件分岐命令、OVフラグが１の時分
岐する条件分岐命令、OVフラグが０の時分岐する条件分
岐命令を示す機械語命令である。

【００１３】「add」、「sub」、「cmp」、「mov」、
「bzs」、「bzc」、「bns」、「bnc」、「bcs」、「bc
c」、「bvs」、「bvc」、「bcas」、「bcac」、「bov
s」、「bovc」はOPコードであり、命令の演算の種類を
示し、それぞれ異なるコードが割り付けられている。
「D」、「A」、「B」、「(A)」、「(B)」、「target」
は演算を実行する時のオペランドであり、「D」、
「A」、「B」はレジスタを、「(A)」、「(B)」はレジス
タA、Bが示すメモリを、「target」は分岐先アドレスを
示している。

【００１４】図１（ｂ）において、演算フラグレジスタ
（ＦＲ）は、ＭＳＢよりＣフラグ、Ｖフラグ、Ｎフラ
グ、Ｚフラグ、ＣＡフラグ、ＯＶフラグの６ビットの演
算フラグで構成されている。Ｃフラグ、Ｖフラグ、Ｎフ
ラグ、Ｚフラグはcmp命令実行時のみ更新される演算フ
ラグであり、それぞれキャリー発生時、オーバーフロー
発生時、演算結果が負の時、演算結果がゼロの時にセッ
トされる。ＣＡフラグ、ＯＶフラグはcmp命令以外の命
令でかつ、演算フラグを更新する命令を実行した時にの
み更新される演算フラグであり、それぞれキャリー発生
時、オーバーフロー発生時にセットされる。すなわち、
図１（ａ）に示した機械語命令では、add命令および、s
ub命令実行時にＣＡフラグ、ＯＶフラグが更新され、cm
p命令実行時にＣフラグ、Ｖフラグ、Ｎフラグ、Ｚフラ
グが更新される。それ以外のmov命令、bzs命令、bzc命
令、bns命令、bnc命令、bcs命令、bcc命令、bvs命令、b
vc命令、bcas命令、bcac命令、bovs命令、bovc命令では
いずれのフラグも更新されず、演算フラグレジスタは変
化しない。

【００１５】図２は、本発明の実施の形態における情報
処理装置の主要部の構成を示すブロック図である。本情
報処理装置は、命令レジスタ１０１、命令解読器１０
２、レジスタファイル１０３、演算器群１０４、演算フ
ラグ生成手段１０５、ラッチ１０６〜１０８、バス１０
９〜１１０から構成されている。

【００１６】命令レジスタ１０１は、メモリからフェッ
チされた命令を順次保持する。命令解読器１０２は、命
令レジスタ１０１に保持された命令を解読し、その命令
実行、および演算フラグ生成を制御する各種制御信号を
出力する。特に命令解読器１０２は、図１（ａ）に示し
たadd命令、sub命令およびcmp命令といった演算フラグ
を更新する命令の解読時には、演算フラグを更新するこ
とを許可するフラグ更新許可信号３０７を有効にし、cm
p命令解読時には、cmp命令であることを示すcmp命令指
示信号３０８を有効にし、演算フラグ更新を制御する。

【００１７】レジスタファイル１０３は、３２ビット長
の複数の汎用レジスタから構成され、命令解読器１０２
の制御に従って、レジスタに格納されたデータの読み出
しや、演算結果およびロードしたデータのレジスタへの
格納を行う。レジスタファイル１０３はバス１０９にデ
ータを出力し、バス１１０上のデータを取込む。演算器
群１０４は、複数の演算器を備え、命令解読器１０２の
制御に従って、命令のOPコードで指定された演算を行
い、同時に演算フラグ生成に必要なフラグ生成情報を出
力する。データはバス１０９とラッチ１０７、１０８を
経由して取込まれ、演算結果はバス１１０に出力され
る。またフラグ生成情報はラッチ１０６で一旦保持され
る。ラッチ１０６に保持されたフラグ生成情報は４ビッ
トからなり、それぞれ、演算実行時にキャリーが発生し
たことを示すキャリー情報３０３、演算実行時にオーバ
ーフローが発生したことを示すオーバーフロー情報３０
４、演算結果が負であることを示すネガティブ情報３０
５、演算結果がゼロであることを示すゼロ情報３０５を
示している。

【００１８】演算フラグ生成手段１０５は、命令解読器
１０２より出力されたフラグ更新許可信号３０７、cmp
命令指示信号３０８の２つの制御信号に従って、演算器
群１０４およびラッチ１０６より出力するフラグ生成情
報３０３〜３０６に基づき、演算フラグレジスタの６ビ
ットの何れかの演算フラグを生成し更新する。図３は、
図２の演算フラグ生成手段１０５の内部構成を示すブロ
ック図である。

【００１９】この演算フラグ生成手段１０５は、ラッチ
２０１〜２０６、ＡＮＤゲート２０７〜２０８、反転ゲ
ート２０９より構成されている。ラッチ２０１〜２０６
は、それぞれ演算フラグレジスタのＣフラグ、Ｖフラ
グ、Ｎフラグ、Ｚフラグ、ＣＡフラグ、ＯＶフラグを保
持する。各ラッチはイネーブル端子（図３における”
Ｅ”）を有しており、クロック２１０の立ち上がり時
に、イネーブル端子が”１”の場合のみデータをラッチ
する。

【００２０】ＡＮＤゲート２０７は、フラグ更新許可信
号３０７が有効でかつ、cmp命令指示信号３０８が有効
でない場合に、ラッチ２０５、ラッチ２０６をイネーブ
ルにする信号を出力する。すなわち、演算フラグを更新
する命令でかつ、cmp命令でない場合、即ちand命令もし
くはsub命令の場合に、ＣＡフラグ、ＯＶフラグを更新
するように信号を出力する。

【００２１】ＡＮＤゲート２０８は、フラグ更新許可信
号３０７が有効でかつ、cmp命令指示信号３０８も有効
である場合に、ラッチ２０１〜２０４をイネーブルにす
る信号を出力する。すなわち、cmp命令の場合に、Ｃフ
ラグ、Ｖフラグ、Ｎフラグ、Ｚフラグを更新するように
信号を出力する。反転ゲート２０９は、cmp命令指示信
号３０８が有効な間、ＡＮＤゲート２０７が出力するラ
ッチ２０５、ラッチ２０６をイネーブルにする信号を抑
止する。

【００２２】ラッチ２０１はキャリー情報３０３をデー
タ入力として、Ｃフラグ３０９を出力する。ラッチ２０
２はオーバーフロー情報３０４をデータ入力として、Ｖ
フラグ３１０を出力する。ラッチ２０３はネガティブ情
報３０５をデータ入力として、Ｎフラグ３１１を出力す
る。ラッチ２０４はゼロ情報３０５をデータ入力とし
て、Ｚフラグ３１２を出力する。ラッチ２０５はキャリ
ー情報３０３をデータ入力として、ＣＡフラグ３１３を
出力する。ラッチ２０６はオーバーフロー情報３０４を
データ入力として、ＯＶフラグ３１４を出力する。

【００２３】以上のように構成された情報処理装置につ
いて、その動作を説明する。図４は、本情報処理装置で
図１（ａ）に示す命令のうち、「add D,A,B」、「cmp
A,B」、「mov (A),B」、「sub D,A,B」を順に実行した
場合のタイミングチャートを示す。図中のＴ１〜Ｔ８
は、それぞれ１マシンサイクルの時間を示しており、時
刻順にＴ１から順にＴ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ
７、Ｔ８としている。

【００２４】まず、命令「add D,A,B」を実行した場合
の動作を説明する。マシンサイクルＴ１において、命令
「add D,A,B」が命令レジスタ１０１にラッチされ、命
令解読器１０２で解読される。解読している命令のOPコ
ードが「add」であるので、命令解読器１０２は、演算
器群１０４に対して、加算を行うよう各種制御信号を出
力する。また、解読している命令のオペランドが
「D」、「A」、「B」であるので、命令解読器１０２
は、レジスタファイル１０３に対して、レジスタA、レ
ジスタBの内容を演算器群１０４に入力し、演算終了後
に演算結果をレジスタDに書き込むよう各種制御信号を
出力する。

【００２５】マシンサイクルＴ２において、演算器群１
０４は、加算を行い、演算結果、およびフラグ生成情報
を出力する。マシンサイクルＴ３において、演算フラグ
生成手段１０５は、命令解読器１０２が出力したフラグ
更新許可信号３０７とcmp命令指示信号３０８とを入力
し、どの演算フラグを更新するかを判断する。この時、
命令解読器１０２で解読した命令は「add」であり、こ
の命令はフラグを更新する命令であるので、フラグ更新
許可信号３０７は有効となっている。また、この命令は
cmp命令ではないので、cmp命令指示信号３０８は有効に
なっていない。このため、ＡＮＤゲート２０７の出力
が”１”、ＡＮＤゲート２０８の出力が”０”となり、
ＣＡフラグ、ＯＶフラグを保持するラッチ２０５、ラッ
チ２０６のみがイネーブルになる。

【００２６】マシンサイクルＴ４において、Ｔ４のクロ
ック立ち上がりで、ラッチ２０５、ラッチ２０６がイネ
ーブルになっているので、フラグ生成情報のキャリー情
報３０３、オーバーフロー情報３０４をラッチ２０５、
ラッチ２０６にラッチする。これにより、「add D,A,
B」命令実行時には、演算フラグレジスタのＣＡフラ
グ、ＯＶフラグのみが更新され、Ｃフラグ、Ｖフラグ、
Ｎフラグ、Ｚフラグは更新されない。

【００２７】次に、命令「cmp A,B」を実行した場合の
動作を説明する。マシンサイクルＴ２において、命令
「cmp A,B」が命令レジスタ１０１にラッチされ、命令
解読器１０２で解読される。解読している命令のOPコー
ドが「cmp」であるので、命令解読器１０２は、演算器
群１０４に対して、減算を行うよう各種制御信号を出力
する。また、解読している命令のオペランドが「A」、
「B」であるので、命令解読器１０２は、レジスタファ
イル１０３に対して、レジスタA、レジスタBの内容を演
算器群１０４に入力し、演算終了後に演算結果を何れの
レジスタにも書き込まないよう各種制御信号を出力す
る。

【００２８】マシンサイクルＴ３において、演算器群１
０４は、減算を行い、フラグ生成情報を出力する。マシ
ンサイクルＴ４において、演算フラグ生成手段１０５
は、命令解読器１０２が出力したフラグ更新許可信号３
０７とcmp命令指示信号３０８を入力し、どの演算フラ
グを更新するかを判断する。この時、命令解読器１０２
で解読した命令は「cmp」であり、この命令はフラグを
更新する命令であるので、フラグ更新許可信号３０７は
有効となっている。また、この命令はcmp命令であるの
で、cmp命令指示信号３０８も有効になっている。この
ため、ＡＮＤゲート２０７の出力が”０”、ＡＮＤゲー
ト２０８の出力が”１”となり、Ｃフラグ、Ｖフラグ、
Ｎフラグ、Ｚフラグを保持するラッチ２０１〜２０４の
みがイネーブルになる。

【００２９】マシンサイクルＴ５において、Ｔ５のクロ
ック立ち上がりで、ラッチ２０１〜２０４がイネーブル
になっているので、フラグ生成情報のキャリー情報３０
３、オーバーフロー情報３０４、ネガティブ情報３０
５、ゼロ情報３０６をラッチ２０１、ラッチ２０２、ラ
ッチ２０３、ラッチ２０４にラッチする。これにより、
「cmp A,B」命令実行時には、演算フラグレジスタのＣ
フラグ、Ｖフラグ、Ｎフラグ、Ｚフラグのみが更新さ
れ、ＣＡフラグ、ＯＶフラグは更新されない。

【００３０】引き続いて、命令「mov (A),B」を実行し
た場合の動作を説明する。マシンサイクルＴ３におい
て、命令「mov (A),B」が命令レジスタ１０１にラッチ
され、命令解読器１０２で解読される。解読している命
令のOPコードが「mov」であるので、命令解読器１０２
は、演算器群１０４に対して、アドレス計算を行うよう
各種制御信号を出力する。また、解読している命令のオ
ペランドが「(A)」、「B」であるので、命令解読器１０
２は、レジスタファイル１０３に対して、レジスタAの
内容を演算器群１０４に入力し、ロード終了後にロード
結果をレジスタBに書き込むよう各種制御信号を出力す
る。

【００３１】マシンサイクルＴ４において、演算器群１
０４は、アドレス計算を行い、フラグ生成情報を出力す
る。マシンサイクルＴ５において、演算フラグ生成手段
１０５は、命令解読器１０２が出力したフラグ更新許可
信号３０７とcmp命令指示信号３０８を入力し、どの演
算フラグを更新するかを判断する。この時、命令解読器
１０２で解読した命令は「mov」であり、この命令はフ
ラグを更新しない命令であるので、フラグ更新許可信号
３０７は有効になっていない。また、この命令はcmp命
令ではないので、cmp命令指示信号３０８も有効になっ
ていない。このため、ＡＮＤゲート２０７の出力が”
０”、ＡＮＤゲート２０８の出力が”０”となり、Ｃフ
ラグ、Ｖフラグ、Ｎフラグ、Ｚフラグ、ＣＡフラグ、Ｏ
Ｖフラグを保持するラッチ２０１〜２０６の何れもイネ
ーブルになっていない。

【００３２】マシンサイクルＴ６において、Ｔ６のクロ
ック立ち上がりで、ラッチ２０１〜２０６の何れもがイ
ネーブルになっていないので、フラグ生成情報はラッチ
２０１〜２０６の何れにもラッチしない。これにより、
「mov (A),B」命令実行時には、演算フラグレジスタの
Ｃフラグ、Ｖフラグ、Ｎフラグ、Ｚフラグ、ＣＡフラ
グ、ＯＶフラグの何れもが更新されない。

【００３３】最後に、命令「sub D,A,B」を実行した場
合の動作を説明する。マシンサイクルＴ４において、命
令「sub D,A,B」が命令レジスタ１０１にラッチされ、
命令解読器１０２で解読される。解読している命令のOP
コードが「sub」であるので、命令解読器１０２は、演
算器群１０４に対して、減算を行うよう各種制御信号を
出力する。また、解読している命令のオペランドが
「D」、「A」、「B」であるので、命令解読器１０２
は、レジスタファイル１０３に対して、レジスタA、レ
ジスタBの内容を演算器群１０４に入力し、演算終了後
に演算結果をレジスタDに書き込むよう各種制御信号を
出力する。

【００３４】マシンサイクルＴ５において、演算器群１
０４は、減算を行い、演算結果、およびフラグ生成情報
を出力する。マシンサイクルＴ６において、演算フラグ
生成手段１０５は、命令解読器１０２が出力したフラグ
更新許可信号３０７とcmp命令指示信号３０８を入力
し、どの演算フラグを更新するかを判断する。この時、
命令解読器１０２で解読した命令は「sub」であり、こ
の命令はフラグを更新する命令であるので、フラグ更新
許可信号３０７は有効となっている。また、この命令は
cmp命令ではないので、cmp命令指示信号３０８は有効に
なっていない。このため、ＡＮＤゲート２０７の出力
が”１”、ＡＮＤゲート２０８の出力が”０”となり、
ＣＡフラグ、ＯＶフラグを保持するラッチ２０５、ラッ
チ２０６のみがイネーブルになる。

【００３５】マシンサイクルＴ７において、Ｔ７のクロ
ック立ち上がりで、ラッチ２０５、ラッチ２０６がイネ
ーブルになっているので、フラグ生成情報のキャリー情
報３０３、オーバーフロー情報３０４をラッチ２０５、
ラッチ２０６にラッチする。これにより、「sub D,A,
B」命令実行時には、演算フラグレジスタのＣＡフラ
グ、ＯＶフラグのみが更新され、Ｃフラグ、Ｖフラグ、
Ｎフラグ、Ｚフラグは更新されない。

【００３６】以上のように本発明の実施の形態によれ
ば、通常、大小関係や一致関係を判断する時に参照する
Ｎフラグ、Ｚフラグの更新をcmp命令のみに限定するこ
とにより、従来の情報処理装置における命令のように１
つの演算について複数のフラグ更新方法を指定する必要
がなくなり、命令割付けにおいてオペレーションを指定
するフィールドに数多くのオペレーションを割り付ける
ことができる。また、命令の長さの増加を抑えることが
でき、プログラムサイズ（コードサイズ）を小さくする
ことができる。

【００３７】また、どの演算フラグレジスタを更新する
かは、解読している命令がcmp命令であるかを区別する
だけでよいので、各命令毎にどの演算フラグレジスタを
更新するかを指定しなければならない従来の技術に比べ
て、命令解読器などは少ないハードウェア量で済む。そ
の上、もともと命令解読器では演算器を制御する各種制
御信号を生成する目的で、解読中の命令がcmp命令であ
ることを識別する回路は設けられているためその信号を
利用すればよく、フラグ生成の目的で新たに信号を生成
する必要がない。従って、極めて少ないハードウェア量
で済むので、ハードウェア量を削減できる。

【００３８】以上、本発明に係るプロセッサについて、
実施の形態に基づいて説明したが、本発明はこれら実施
の形態に限られないことは勿論である。即ち、（１）上記の実施の形態では、cmp命令実行時に更新す
る演算フラグをＣフラグ、Ｖフラグ、Ｎフラグ、Ｚフラ
グの４種類、cmp命令以外のフラグ更新を行う命令の実
行時に更新する演算フラグをＣＡフラグ、ＯＶフラグの
２種類としているが、後者の命令実行時に更新する演算
フラグの種類をcmp命令と同様に４種類としてもよい。
このようにしても、命令解読器は、実施の形態と同様に
解読している命令がcmp命令であるかを判断するだけな
ので、命令解読器のハードウェア量は増大しない。

【００３９】特に、後者をＣＡフラグとＯＶフラグとす
ることは実用上好適な形態である。何故ならば、演算キ
ャリーと演算オーバーフロー（例えば加算においては、
それぞれ符号なし桁あふれと符号付き桁あふれを意味す
る）が生じたか否かは比較命令では検出できないからで
ある。（２）また上記の実施の形態では、、ＣＡフラグおよび
ＯＶフラグを更新する命令がadd命令とsub命令との２つ
であるが、他のcmp命令以外の命令、例えば乗算や除算
などの算術演算命令、論理和や論理積などの論理演算命
令、シフト命令、ビット操作命令などを加えてもよい。（３）また上記の実施の形態では、Ｃフラグ、Ｖフラ
グ、ＮフラグおよびＺフラグを更新する命令をcmp命
令、ＣＡフラグおよびＯＶフラグを更新する命令をadd
命令とsub命令としているが、これらの命令の組合せは
何でもよく、前者４つのフラグを更新する命令と後者２
つのフラグを更新する命令とが排他的な関係にあれば同
様に目的を達成することができる。

【００４０】特に、cmp命令などの比較を行う命令とそ
うでない命令とに分けることは実用上好適な形態であ
る。比較を行う命令には他に、ビット比較命令、ビット
フィールド比較命令、ストリング比較命令などがある。
比較を行う命令とそれ以外に分ける理由は、上記の通り
比較とそれ以外とでフラグの機能が異なる場合があるか
らでる。（４）また、上記実施の形態では、add命令やcmp命令の
ように１つの命令で１つの操作を定義する命令を実行し
ているが、命令のフォーマットを指定するフォーマット
コードが置かれるフォーマットフィールドと、並列実行
させるオペレーションを指定する複数のオペレーション
フィールドとを含むいわゆるＶＬＩＷ（Very Long Inst
ruction Word）方式の命令を実行するようにしてもよ
い。ＶＬＩＷ形式の命令に基づく情報処理装置では命令
のスケジューリングによる命令並列度が性能決定上、極
めて重要な要素になるため、本発明によって達成される
ところのコスト上昇を伴わない演算フラグの多重化は極
めて有用である。

【００４１】

【発明の効果】以上の説明から明らかなように、本発明
の情報処理装置は、複数の命令を格納する記憶装置から
命令を読出す命令読出し手段と、前記命令読出し手段に
より読出された命令を解読する解読手段と、前記命令解
読手段に従って命令を実行する実行手段と、前記実行手
段における実行結果の状態を表す情報の格納が択一的に
行われ、互いに重複する情報を含む第１と第２のフラグ
レジスタと、前記解読手段により第１の命令が解読され
た場合にのみ、前記実行手段における前記第１の命令の
実行結果の状態を表す情報を前記第１のフラグレジスタ
に格納するように制御し、前記解読手段により前記第１
の命令以外の命令が解読された場合には、前記実行手段
における該命令の実行結果の状態を表す情報を前記第２
のフラグレジスタに格納するように制御するフラグ生成
手段とを備えることを特徴とする。

【００４２】これにより、実行結果の状態を表す情報が
格納されるフラグレジスタは命令によって一意に決ま
る。従って、各命令でどの演フラグレジスタを更新する
かを指定する必要がなく、機械語命令のオペレーション
指定フィールドが少なくでき、コードサイズの増加を抑
制することができるという効果がある。また、第１の命
令であるか否かを判断するだけで、更新するフラグレジ
スタを特定できるので、解読手段のハードウェアは増大
せずに低コストで実現できるという効果がある。

【００４３】ここで前記第１の命令は、比較を行う命令
であるとしてもよい。上記の各情報処理装置において、
前記第２のフラグレジスタに含み得る情報は全て前記第
１のフラグレジスタに含まれ、かつ、前記第１のフラグ
レジスタには前記第２のフラグレジスタに含まれない情
報を含み得るとしても良い。こうすれば、上記の効果に
加えて、第２のフラグレジスタの演算フラグの種類が少
なくでき、フラグレジスタ自身のハードウェア量を削減
することができる。

【００４４】さらに、前記第２のフラグレジスタに含み
得る情報は、前記実行手段においてキャリーが発生した
ことを示すキャリー情報と、前記実行手段においてオー
バーフローが発生したことを示すオーバーフロー情報と
であるとしてもよい。こうすれば、比較を行う命令では
検出できない演算キャリーおよび演算オーバーフローが
生じたかの情報のみが第２のフラグレジスタに含まれる
ため効率がよい。

【００４５】またさらに、前記第１の命令は、比較を行
う命令であり、前記第１のフラグレジスタに含み得る情
報は、前記キャリー情報と、前記オーバーフロー情報
と、前記実行手段における実行結果の正負を示す符号情
報と、前記実行手段における実行結果がゼロであること
を示すゼロ情報とであるとしてもよい。また上記の各情
報処理装置において、前記命令は、命令のフォーマット
を指定するフォーマットコードが置かれるフォーマット
フィールドと、並列実行させるオペレーションを指定す
る複数のオペレーションフィールドとを含むＶＬＩＷ方
式の命令であるとしてもよい。

【００４６】このようにしたＶＬＩＷ形式の命令に基づ
く情報処理装置では、ハードウェアを増大させることな
く複数のフラグレジスタを扱うことができ、命令のスケ
ジューリングにより高い命令並列度が達成される。以上
のように本発明の技術の実用的価値は大きい。

【図面の簡単な説明】

【図１】本発明の一実施の形態における情報処理装置の
命令仕様と、演算フラグを格納するフラグレジスタの構
成を示す図

【図２】同実施形態における情報処理装置の主要部の構
成を示すブロック図

【図３】同実施形態における演算フラグ生成手段１０５
の内部構成を示すブロック図

【図４】同実施形態における「add D,A,B」、「cmp A,
B」、「mov (A),B」、「sub D,A,B」の順に実行した場
合のタイミングチャート

【図５】従来の情報処理装置の加算命令仕様、および演
算フラグレジスタのレジスタ構成を示す図

【符号の説明】

１０１命令レジスタ１０２命令解読器１０３レジスタファイル１０４演算器群１０５演算フラグ生成手段１０６〜１０８ラッチ１０９、１１０バス２０１〜２０６ラッチ２０７〜２０８ＡＮＤゲート２０９反転ゲート２１０クロック３０３キャリー情報３０４オーバーフロー情報３０５ネガティブ情報３０６ゼロ情報３０７フラグ更新許可信号３０８ cmp命令指示信号３０９Ｃフラグ３１０Ｖフラグ３１１Ｎフラグ３１２Ｚフラグ３１３ＣＡフラグ３１４ＯＶフラグ

Claims

【特許請求の範囲】

【請求項１】複数の命令を格納する記憶装置から命令
を読出す命令読出し手段と、前記命令読出し手段により読出された命令を解読する解
読手段と、前記命令解読手段に従って命令を実行する実行手段と、前記実行手段における実行結果の状態を表す情報の格納
が択一的に行われ、互いに重複する情報を含む第１と第
２のフラグレジスタと、前記解読手段により第１の命令が解読された場合にの
み、前記実行手段における前記第１の命令の実行結果の
状態を表す情報を前記第１のフラグレジスタに格納する
ように制御し、前記解読手段により前記第１の命令以外
の命令が解読された場合には、前記実行手段における該
命令の実行結果の状態を表す情報を前記第２のフラグレ
ジスタに格納するように制御するフラグ生成手段とを備
えることを特徴とする情報処理装置。
【請求項２】前記第１の命令は、比較を行う命令であ
ることを特徴とする請求項１記載の情報処理装置。
【請求項３】前記第２のフラグレジスタに含み得る情
報は全て前記第１のフラグレジスタに含まれ、かつ、前記第１のフラグレジスタには前記第２のフラグ
レジスタに含まれない情報を含み得ることを特徴とする
請求項１または２記載の情報処理装置。
【請求項４】前記第２のフラグレジスタに含み得る情
報は、前記実行手段においてキャリーが発生したことを
示すキャリー情報と、前記実行手段においてオーバーフ
ローが発生したことを示すオーバーフロー情報とである
ことを特徴とする請求項３記載の情報処理装置。
【請求項５】前記第１の命令は、比較を行う命令であ
り、前記第１のフラグレジスタに含み得る情報は、前記キャ
リー情報と、前記オーバーフロー情報と、前記実行手段
における実行結果の正負を示す符号情報と、前記実行手
段における実行結果がゼロであることを示すゼロ情報と
であることを特徴とする請求項４記載の情報処理装置。
【請求項６】前記命令は、命令のフォーマットを指定
するフォーマットコードが置かれるフォーマットフィー
ルドと、並列実行させるオペレーションを指定する複数
のオペレーションフィールドとを含むＶＬＩＷ方式の命
令であることを特徴とする請求項１から５のいずれか記
載の情報処理装置。