JPH04168526A - ループ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はループ制御方式に関し、特に電子計算機のルー
プ動作指示のマイクロ命令実行制御によるループ制御方
式に関する。

〔従来の技術〕

マイクロプロセッサにはＲＩ　Ｓ　Ｃ（Ｒｅｄｕｃｅｄ
Ｉｎｓｔｒｕｃｔｉｏｎ　Ｓｅｔ　Ｃｏｍｐｕｔｅｒ）
型とＣＩ　ＳＣ（Ｃｏｍｐｌｅｘ　Ｉｎ５ｔｒｕｃｔｉ
ｏｎ　Ｓｅｔ　Ｃｏｍｐｕｔｅｒ〆〉型の形態がある。

このうち前者はハードウェア簡略化のため単純なセット
を有し、この命令セットをハードウェア制御の下で実行
することにより、大部分の命令を１クロツク内で実行で
きる。しがし、分岐命令を実行する場合においては、分
岐命令実行に伴ないＣＰＵ時間にロスが生じる。そのた
め少なくとも分岐命令に続く命令を分岐するしないに関
わらず実行する命令に対して最適化をはがる場合もある
が、そのような命令がない場合はＣＰＵ時間のロスは避
けられないものであった。よって、同じ数ステップを何
度も繰り返すループ処理の場合は、ループ回数倍のロス
タイムが生じていた。

すなわち、第２図はループ制御方式で実行するマイクロ
命令の流れ図である。

第４図は従来の技術によるループ制御方式の構成を示す
ブロック図、第５図は従来の技術において第２図に示す
マイクロ命令を実行した時のタイムチャートである。

ｔず、第２図、第４図および第５図を参照して本実施例
において、ループ処理をおとなうマイクロ命令を実行し
た時のハードウェア動作及びタイミングについて説明す
る。第２図のステップ２１〜２４がループ対象のマイク
ロ命令である。ＲＩＳＣタイプであるから、各命令は１
ステツプで実行される。ステップ２１はこの例ではレジ
スタＡＸの内容に１を加算する命令、ステップ２２はレ
ジスタＢＸの内容を２倍する命令、ステップ２３はレジ
スタＡＸとレジスタＢＸの内容を比較して状態レジスタ
にその結果を格納する命令、ステップ２４はステップ２
３における状態レジスタの値による分岐命令である。ま
ずステップ２１による命令が主記憶１より命令レジスタ
２にフェッチされる（第３図ＣＰＵクロックＴｌ（以下
（Ｔｌンというようにのみ記す））０次のタイミングの
命令くステップ２１）ではデコーダ３でデコードされ、
選択器４で選択されて実行情報保持レジスタ５ヘデコー
ド結果がロードされる。パイプライン処理を行なうプロ
セッサであるから、同時に命令（ステップ２２）がフェ
ッチされ命令レジスタ２に格納される〈Ｔ２）。

ループ処理をするか否かを示す情報がこのマイクロ命令
に存在し、ループ処理を行なう命令（ステップ２１〜２
４）では全てこの情報がオンとなっているが、次のタイ
ミングでの命令（ステップ２１）の実行情報が保持され
ているレジスタ５の内容は、このループ処理情報ビット
１５によりループ用レジスタ群６の中のレジスタにロー
ドされる。書き込み対象を示すロード先指示ポインタ７
を初期値０に設定しておくものとすると、レジスタ番号
Ｏのレジスタにロードされる。同時にループ処理情報ビ
ット１５は次回のループ処理のリード情報として、０番
レジスタ内にロードされ、ロード先ポインタ７は１カウ
ントアツプされる。同タイミングで命令（ステップ２１
）は実行され演算用レジスタ群１２の中のＡＸレジスタ
及び定数１がバス１４を介して演算器１３により加算さ
れ結果がＡＸレジスタに格納される。同タイミングで命
令ステップ２２はデコードステージ、命令ステップ２３
はフェッチステージでそれぞれ処理される（Ｔ３）。次
のタイミングで命令（ステップ２２）は実行され、同様
にレジスタ５の内容はロード先指示ポインタ７で示され
る１番レジスタに格納される。同タイミングで命令（ス
テップ２３）はデコードステージ、命令（ステップ２４
）はフェッチステージでそれぞれ処理される（Ｔ４）。

第３図のＴ５以降のタイミングも上記と同様、命令（ス
テップ２１〜２４）がループ用レジスタ群６に格納され
ながら処理が進む。

従って、従来の技術では、ループ対象となる命令の実行
情報内容を保持することはしない。従って、Ｔ６でステ
ップ２４を実行する時に命令レジスタ２と命令カウンタ
１１を停止させるのは同じだが、ステップ２１を新たに
外部の主記憶からフェッチしてくる動作が必要である。

第５図に示されるように、Ｔ８においてステップ２１の
フェッチがなされるため、実行はＴＩＯの時点である。

従って本発明と比較して１回のループにつき２サイクル
分の遅れ、即ちＣＰＵタイムのロスが生じる。従って、
ループ回数が多くなるほど、従来の技術では性能面で欠
点となる。

〔発明が解決しようとする課題〕

上述した従来のループ制御方式は、ループの回数分の分
岐命令を実行する必要があるために、１回の分岐命令で
生じるＣＰＵの所要時間はループの回数倍の所要時間の
損失が生じるという性能面での欠点がある。

〔課題を解決するための手段〕

本発明のループ制御方式は、 パイプライン処理を行なうＲＩＳＣ型マイクロプロセッ
サにおいて、 ループ処理をするが否かを情報として保持するマイクロ
命令と、該マイクロ命令を命令レジスタにフェッチする
ステージと、該命令レジスタの出力データをデコードし
て命令実行時の情報保持のためのレジスタにデコード結
果をロードするデコードステージと、該デコードステー
ジの次に該命令実行時情報保持レジスタの内容により命
令の実行を行なうステージと、該命令実行ステージで前
記マイクロ命令におけるループ処理情報を認識した場合
に前記命令実行情報保持レジスタの内容をロードすると
共に前記ループ処理情報を次回のループ処理のリード情
報としてロードする複数個のレジスタ群と、 前記マイクロ命令におけるループ処理情報によりカウン
トアツプされ、該レジスタ群がロード動作を行なう場合
にロード先のレジスタを指すロード先指示ポインタと、 該次回のループ処理のリード情報によりカウントアツプ
され、前記複数個のレジスタ群から読み出し動作を行な
う場合に読み出し先のレジスタを指す読み出し対象指示
ポインタと、 前記デコードステージにおけるデコーダの出力と前記複
数個のレジスタ群からの読み出しデータとのどちらかを
選択して前記命令実行情報保持レジスタの入力とする選
択器と、 分岐命令実行時に分岐条件を保持するフラグと前記命令
実行時情報保持レジスタ内の前記ループ処理情報と前記
次回のループ処理リード情報とを入力として前記分岐条
件フラグがオン状態かつ前記ループ処理情報ビットがオ
ン状態の時は該選択器で前記複数個のレジスタ群からの
読み出しデータを選択し、かつ命令カウンタと前記命令
レジスタの更新を止める指示を出す信号を生成し、前記
分岐条件フラグがオフ状態の時は該選択器で前記デコー
ダの出力選択し、かつ該命令カウンタと前記命令レジス
タの更新を再開し、かつ前記ロード先指示ポインタと前
記読み出し対象指示ポインタとをリセットして初期状態
にする信号を生成し、前記分岐条件フラグがＯＮ状態か
つ前記次回のループ処理リード情報ビットがＯＮ状態の
時は前記選択器で前記複数個のレジスタ群からの読み出
しデータを選択し、前記読み出し指示ポインタをリセッ
トして初期状態にする信号を生成する分岐指示生成回路
とを備えて構成される。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例の構成を示すブロック図、第
２図は本ループ制御方式で実行するマイクロ命令の流れ
図、第３図は本実施例で第２図におけるマイクロ命令を
実行した時のタイムチャート、図中の番号は第２図中の
番号に対比される。

まず、第１〜３図を参照して本実施例において、ループ
処理をおこなうマイクロ命令を実行した時のハードウェ
ア動作及びタイミングについて説明する。第２図のステ
ップ２１〜２４がループ対象のマイクロ命令である。Ｒ
ＩＳＣタイプであるから、各命令は１ステツプで実行さ
れる。ステップ２１はこの例ではレジスタＡＸの内容に
１を加算する命令、ステップ２２はレジスタＢＸの内容
を２倍する命令、ステップ２３はレジスタＡＸとレジス
タＢＸの内容を比較して状態レジスタにその結果を格納
する命令、ステップ２４はステップ２３における状態レ
ジスタの値による分岐命令である。まずステップ２１に
よる命令が主記憶１より命令レジスタ２にフェッチされ
る（第３図ＣＰＵクロックＴ１〔以下（Ｔ１）というよ
うにのみ記す〕）０次のタイミングの命令（ステップ２
１）ではデコーダ３でデコードされ、選択器４で選択さ
れて実行情報保持レジスタ５へデコード結果がロードさ
れる。パイプライン処理を行なうプロセッサであるから
、同時に命令（ステップ２２）がフェッチされ命令レジ
スタ２に格納される（Ｔ２）。

請求の範囲で述べたように、ループ処理をするか否かを
示す情報がこのマイクロ命令に存在し、ループ処理を行
なう命令（ステップ２１〜２４）では全てこの情報がオ
ンになっているが、次のタイミングでの命令（ステップ
２１）の実行情報が保持されているレジスタ５の内容は
、このループ処理情報ビット１５によりループ用レジス
タ群６の中のレジスタにロードされる。書き込み対象を
示すロード先指示ポインタ７を初期値０に設定しておく
ものとすると、ループ用しジスタ群６中のレジスタにロ
ードされる。同時にループ処理情報ビット１５は次回の
ループ処理のリード情報としてループ用レジスタ群６の
中のレジスタ内にロードされ、ロード先ポインタ７は１
カウントアツプされる。同タイミングで命令（ステップ
２１）は実行され演算用レジスタ群１２の中のＡＸレジ
スタ及び定数１がバス１４を介して演算器１３により加
算され結果がＡＸレジスタに格納される。同タイミング
で命令ステップ２２はデコードステージ、命令ステップ
２３はフェッチステージでそれぞれ処理される（Ｔ３）
、次のタイミングで命令（ステップ２２）は実行され、
同様にレジスタ５の内容はロード先指示ポインタ７で示
されるループ用レジスタ群６の指示箇所に格納される。

同タイミングで命令（ステップ２３）はデコードステー
ジ、命令（ステップ２４）はフェッチステージでそれぞ
れ処理される（Ｔ４）、第３図のＴ５以降のタイミング
も上記と同様に、命令（ステップ２１〜２４）がループ
用レジスタ群６に格納されながら処理が進む。

第３図Ｔ６では命令（ステップ２４）の分岐命令が実行
されるが、分岐が起こる場合の動作を説明する０分岐命
令で、ループ処理情報ビット１５がオンで分岐条件フラ
グがオンであれば、もう−度命令（ステップ２１）から
の処理を繰り返す。

分岐指示信号生成回路９により、上記条件から分岐指示
信号が生成される。ｃｐｕクロック（Ｔ７）で選択器４
の制御信号として出され、ループ用レジスタ群６からの
出力が選択されてレジスタ５の入力となる。このとき読
み出し対象指示ポインタ８の値を初期値０に設定してお
くものとすると、ポインタ８で設定されたループ用レジ
スタ群の該当レジスタの内容すなわち命令（ステップ２
１）の実行情報内容がレジスタ５の入力となる。同じタ
イミングで、命令カウンタロード先指示ポインタ７と命
令レジスタ２の更新を同信号で止め、フェッチステージ
とデコードステージとを停止させる。また同タイミング
で設定されたループ用レジスタ群の、レジスタ内の次回
のループ処理リード情報ビット１６が選択器４から出力
されて、読み出し対象指示ポインタ８の値を１カウント
アツプさせる。

ＣＰＵクロック（Ｔ８）ではステップ２１が実行されＣ
ＰＵクロック（Ｔ８）のサイクル終了時に、命令（ステ
ップ２２）の実行情報内容がレジスタ５にロードされる
と共に読み出し対象指示ポインタ８も１カウントアツプ
される。ＣＰＵクロック（Ｔ９・Ｔ１０）も同様である
。ＣＰＵクロック（Ｔｌｌ）では再び分岐を行なうが、
分岐指示信号生成回路９では、レジスタ５内の次回のル
ープ処理リード情報ビット１７と分岐条件フラグ１０と
から分岐指示信号を生成する。そして次のタイミングで
選択器４へ出力し、また読み出し指示ポインタ８をリセ
ットする０次に、ループ処理から抜ける時の動作を説明
する。ループが終わるのは分岐命令で、分岐条件フラグ
１０がオフ状態の時であるが、この時に分岐指示信号生
成回路９でＣＰＵクロック７（ＴＡ＞のタイミングで生
成された信号はＣＰＵクロック（ＴＢ）のタイミングで
命令カウンタ７と命令レジスタ２の更新を再開させる。

また、選択器４の出力をデコーダ３の出力に戻し、ロー
ド先指示ポインタ７と読み出し対象指示ポインタ８とを
リセットする。命令（ステップ２５）は、分岐時のタイ
ミングにより実行されないので、そのことを考慮に入れ
てＮＯＰ命令を入れておくなどの処置が必要である。命
令の再開は命令（ステップ２５）の次の命令からである
。

〔発明の効果〕

以上説明したように本発明は、ループ処理情報を次回の
ループ処理のリード情報としてロードする複数個のレジ
スタ群と、マイクロ命令におけるループ処理情報とによ
りカウントアツプされレジスタ群がロード動作を行なう
場合にロード先のレジスタを指すロード先指示ポインタ
と次回のループ処理のリード情報によりカウントアツプ
されレジスタ群から読み出し動作を行なう場合に読み出
し先のレジスタを指す読み出し対象指示ポインタと、デ
コードステージのデコーダ出力と、レジスタ群からのデ
ータとのどちらかを選択して命令実行情報保持レジスタ
の入力とする選択器とを備えることにより、ループ処理
における分岐命令の高速化をはかり、性能を良くすると
いう効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は本ループ制御方式で実行するマイクロ命令の流れ
図、第３図は本実施例における第２図で示されるマイク
ロ命令を実行した時のタイムチャート、第４図は従来の
技術のによるループ制御方式の構成を示すブロック図、
第５図は従来の技術による第２図で示されるマイクロ命
令を実行した時のタイムチャートである。 １・・・主記憶、２・・・命令レジスタ、３・・・デコ
ーダ、４・・・選択器、５・・・実行情報保持レジスタ
、６・・・ループ用レジスタ群、７・・・ロード先指示
ポインタ、８・・・読み出し対象指示ポインタ、９・・
・分岐指示信号生成回路、１０・・・分岐条件フラグ、
１１・・・命令カウンタ、１２・・・演算用レジスタ群
、１３・・・演算器、１４・・・バス、１５・・・ルー
プ処理情報ビット、１６・１７・・・次回のループ処理
リード情報ビット。

Claims (1)

1. 【特許請求の範囲】 パイプライン処理を行なうＲＩＳＣ型マイクロプロセッ
   サにおいて、 ループ処理をするか否かを情報として保持するマイクロ
   命令と、該マイクロ命令を命令レジスタにフェッチする
   ステージと、該命令レジスタの出力データをデコードし
   て命令実行時の情報保持のためのレジスタにデコード結
   果をロードするデコードステージと、該デコードステー
   ジの次に該命令実行時情報保持レジスタの内容により命
   令の実行を行なうステージと、該命令実行ステージで前
   記マイクロ命令におけるループ処理情報を認識した場合
   に前記命令実行情報保持レジスタの内容をロードすると
   共に前記ループ処理情報を次回のループ処理のリード情
   報としてロードする複数個のレジスタ群と、 前記マイクロ命令におけるループ処理情報によりカウン
   トアップされ、該レジスタ群がロード動作を行なう場合
   にロード先のレジスタを指すロード先指示ポインタと、 該次回のループ処理のリード情報によりカウントアップ
   され、前記複数個のレジスタ群から読み出し動作を行な
   う場合に読み出し先のレジスタを指す読み出し対象指示
   ポインタと、 前記デコードステージにおけるデコーダの出力と前記複
   数個のレジスタ群からの読み出しデータとのどちらかを
   選択して前記命令実行情報保持レジスタの入力をする選
   択器と、 分岐命令実行時に分岐条件を保持するフラグと前記命令
   実行時情報保持レジスタ内の前記ループ処理情報と前記
   次回のループ処理リード情報とを入力として前記分岐条
   件フラグがオン状態かつ前記ループ処理情報ビットがオ
   ン状態の時は該選択器で前記複数個のレジスタ群からの
   読み出しデータを選択し、かつ命令カウンタと前記命令
   レジスタの更新を止める指示を出す信号を生成し、前記
   分岐条件フラグがオフ状態の時は該選択器で前記デコー
   ダの出力を選択し、かつ該命令カウンタと前記命令レジ
   スタの更新を再開し、かつ前記ロード先指示ポインタと
   前記読み出し対象指示ポインタとをリセットして初期状
   態にする信号を生成し、前記分岐条件フラグがＯＮ状態
   かつ前記次回のループ処理リード情報ビットがＯＮ状態
   の時は前記選択器で前記複数個のレジスタ群からの読み
   出しデータを選択し、前記読み出し指示ポインタをリセ
   ットして初期状態にする信号を生成する分岐指示生成回
   路とを備えて成ることを特徴とするループ制御方式。