JPS60151776A

JPS60151776A - 複合コンピユ−タシステム

Info

Publication number: JPS60151776A
Application number: JP59006581A
Authority: JP
Inventors: Tsutomu Hoshino; 力星野; Tomonori Shirakawa; 白川　友紀; Toshio Kawai; 敏雄川合
Original assignee: Research Development Corp of Japan; Shingijutsu Kaihatsu Jigyodan
Current assignee: Japan Science and Technology Agency; Shingijutsu Kaihatsu Jigyodan
Priority date: 1984-01-18
Filing date: 1984-01-18
Publication date: 1985-08-09
Also published as: JPH02733B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、複合コンピュータシステムにＩＭＩ　するも
のであり、特にその中でも並列配置されたコンピュータ
に対する通信および制ｉｉ！Ｉ＋を効率的に行欧う手段
に関する。

〔技術の背景〕

科学技術上の問題には、物理空間内に分布する多数の点
からなり、各点が近傍の点との間に相互作用をもつよう
な系において、与えられた条件のもとに各点の値の時間
的な変化を計算することが必要とされるものが少なくな
い。たとえば、気象や洪水の予測問題などもその１つで
ある。しかしこれらの問題は、膨大な量の計算を伴うも
のであるため、特にその処理用コンピュータには高速性
が安来される。

ところで、多数のコンピュータを２次元配列して、隣接
するコンピュータ同士を結合可能にした複合コンピュー
タシステムは、このような問題を処理するのに適してお
り、上記した物理空間内の各点を２次元配列された各装
素コンピュータに対へ応させて同時に並列動作させるこ
とにより、尚速処理を可能にする。しかし、従来のこの
柚の複合コンピュータシステムは、全体を統括するホス
トコ／ピユータと２次元配列されて各要素コンピュータ
との間の通信、および各要素コンピュータ間の通信に多
くの時間を要して、システム全体の処理の高速化に一定
の制約がらり、さらには谷云素コンピュータの同期制御
などに技術的に改善すべき点ｔもっていた。

〔発明の目的〕

本発明の目的は、２仄元配列された複数のコンピュータ
からなる複合コンピュータシステムにおいて９通信およ
び同期制御方式を悴艮し、より四速で信頼性の高いシス
テムを実現することにある。

〔発明の構成および実施例〕

以下に２本発明の構成を１実施例にしたがって説明する
。

（１）　システムの全体構成第１図は１本発明を実施した複合コンピュータシステム
の全体構成図である。図中、１は６２個の処理ユニツ）
ＰＵを８行４列に２次元配列したＰＵアレイ、２は制御
ユニット、３はホストコンピュータ、４はデジタル入出
力線Ｄ　Ｉｌｏ　、５はディスクパック記憶装［ＤＰ、
６は磁気テープ装Ｗ１．Ｎ汀。

７および８はディスプレイ端末装置ｃＲＴ、９はジイン
プリンタＬＰ、１０は通信制飾装［ＣＯＭ。

１１はディスプレイ装［ＣＲＴ、１２はキーボード入力
装置ＫＢ、１５はプリンタＰＲ，１４はカセットテープ
装置ＣＭＴを示す。

ＰＵＴレイ１は、複数のタスクを並列に実行する。各Ｐ
Ｕは、後述されるように２本質的には単一ボードのマイ
クロコンピュータと同じ機能ｔもっている。なおアレイ
を構成するＰＵの個数は３２個に限られるものではなく
、一般には任意の適当な個数が選択される。ｍ行ｎ列目
のＰＵは（ｍ、ｎ）で表わされる。

制御ユニット２は１つのマイクロコンピュータであり、
ＰＵＴレイ１を制御するとともに、デジタル入出力線Ｄ
　Ｉｌｏを介して、ホストコンピュータ６あるいは入出
力装置７乃至１０との間でデータ通信を行なう。

ホストコンピュータ６は、汎用のミニコンピユータであ
り、ソースプログラムをコンパイル／アセンブルし、得
られたオブジェクトプログラムを制御ユニット２および
ＰＵヘロードする。さらに並列タスクを開始させ、制御
ユニット２との間で必要なデータの転送を行ない、処理
結果を出力させる。

（２１ＰＵアレイの構成第２図は、ＰＵアレイ１におけるｍ行ｎ列目の１つの処
理ユニツ）ＰＵの細部構成図である。図中、１６はマイ
クロプロセッサＭＰＵ、１．７は算術演算ユニツ）ＡＰ
Ｕ、１８は制御レジスタＣＲ。

１９は状態レジスタＳＲ，２０はローカルメモリＬＭ、
２１はプログラムメモリＰＭ、２２は結果メモリＲＭ、
２２ａは同期レジスタＳＣ，２５は前方の通信メモ！Ｉ
ｃＭ、２４は後方の通信メモリＣＭ、２５は左方の通信
メモ！７０Ｍ、２６は右方の通イばメそりＣＭを示す。

　・マイクロプロセッサＭＰｔＪ１６は、応用プログラムを
実行し、８ビツトの固定小数点算術演算およ（１論理演
算、メそり間のデータ転送、算術演算ユニットＡＰＵＩ
Ｌの制御などを行なう〇算術演算ユニットＡＰＵは、１
６ビツトおよび３２ビット幅の固定小数点算術演算と５
２ビツト幅の浮動小数点算術演算、対数や平方根などの
基本関数計算などを行なう。ＡＰＵ１７に対する転送お
よびその動作開始は、ＭＰＵ１６により完全に制御され
る。ただし、これらのデータについては。

ＭＰＵのレジスタを介さずに、直接ＡＰＵとメモリとの
間でデータ転送を行なうことができる。

制御レジスタＣＲ１８は、制御ユニット２からＰＵへ、
制御語を転送するために使用される。

状態レジスタ８Ｒ１９は、ＰＵの状態を制御ユニット２
へ通知するために使用される。このレジスタはＰＵによ
って書き込まれ、制御ユニット２のみによって読み出さ
れることができる。

ローカルメモリＬＭ２０は、ＰＵのローカルデータおよ
びプログラムを記憶するために使用される。

グログ２ムメモリＰＭ２１は、プログラムおよび読み出
し専用データを記憶するために使用される。

結果メモＩＪ　ＲＭ２２は、ＰＵと制御ユニット２によ
って共有され、これらの間でデータ転送を行なうために
使用される。

同期レジスタ２２ａは、ＰＵアレイ内の％　Ｐ　Ｕの処
理の同期をとるために使用される。

通信メモＩＪ　ＣＭ　２３乃至２６は、それぞれ前。

後、左、右の隣接するＰＵとの間で共有され、それぞれ
のＰＵとの１１１のデータ通信のために使用される。

各１）　Ｕは、システムクロックによって同期化されて
いる。システムクロックは制御ユニット２によって供給
される。隣ＪχするＰＵ間のＣＭに対するアクセスは、
ＰＵ同士の競合を避けるため、システムクロックの半サ
イクルで偶数番目のＰＵがアクセスし、他の半サイクル
で奇数番目のＰＵがアクセスするように制御される。

（３）　隣接ＰＵ間のデータ転送瞬接するＰＵ同士の間でのデータ転送は、上記した前後
左右の通信メモＩＪ　ＣＭ　２３乃至２６を用いて行な
われる。従来は、ローカルメモリＬＭ２０中のデータを
他の隣接ＰＵに転送したい場合１ＭＰ　’Ｕ　１６によ
りＬＭ２０中のデータを読み出してそれを通信メモリＣ
Ｍ２３，２４．２５．２６に順次格納することによし行
なっていた。

しかし、これでは２通（Ｍに懺する時間かかかりすぎる
ため２本発明では、ＭＰＵ１６がＬＭ２０にデータを格
納する際、それが隣接するＰ　Ｕに転送すべきデータで
ある場合には、特別のアドレス（またはアドレス領域）
を指定してＣＭ２３乃至２６にも同時に書き込むように
している。

第３図は、ある１つのＰＵのＭＰＵ１６からみたＬＭお
よびＣＭのアドレス空間の１例を示す。アドレス０〜９
９はＬＭ２Ｄのみにアクセスが行なわれる領域、アドレ
ス１００〜１９９は前方の０Ｍ２６とＬＭ２０とに共通
にアクセスか行なわれる領域、アドレス２００〜２９９
は後方のＣＭ２４とＬ　Ｍ、　２０とに共通にアクセス
が行なわれる領域。

アドレス６００〜６９９とアドレス４００〜４９９は。

それぞれ左方および右方の０Ｍ２５．２６とＬＭ２０と
に共通にアクセスが行なわれる領域、そしてアドレス５
００〜５９９は前後左右のＣムク２６乃至２６とＬＭ２
０とに共通にアクセスが行なわれる領域である。

これにより、各ＰＵにおいて、ＭＰＵ１６は、データを
転送すべき隣接ＰＵの方向に応じてＬＭ２０への省き込
みアドレス領域を選択することにより。

自由に隣接するＩ）　Ｕとの間で通信を行なうことがで
きる。

この場合、ＰＵアレイの配列は２次元に限らず。

１次元、６次元など任意の次元のものに通用することが
できる。

（４）　複数のＰＵのメモリ間あるいはＰＵのメモリと
周辺装置との間のデータ転送ＰＵアレイ１中の複数のＰＵのメモリ間、あるいはメモ
リと周辺装置との間で、直接メモリアクセス（１）ＭＡ
　）方式によりデータ転送を行なう。

従来のＩ）　Ｍ　Ａコントローラは、１つのＰＵのメモ
リと周辺装置との間のデータ転送を行なうように作製さ
れていたため、複数のＰＵに対して用いるだめには、こ
れまで次のような方法がとられていた。

第４図はその概要図であり２図中、１はＰＵアレイ、２
は制御ユニット、２７はｐ　Ｕ　？＆続切換回路、２８
は共通バス、２９はＤＭＡコントローラ機能をもつデー
タ転送制御装置を示している。制御ユニット２は、その
ソフトウェアにより、各ＰＵに対して設けられているＰ
Ｕ接続切換回路２７を制御し、データを絖み書きするべ
きＰＵまたはＰＵ群を選択指定する。例として、ＰＵ（
０１）のメモリの内容をＰＵ（ｏｏ）乃至ＰＵ（７３）
の全ＰＵのメモリへ放送する場合を以下に示す。

■　まず制御ユニット２は、ＰＵ接続切換回路２７を制
御し、共通バス２８とＰＵ（０１）を接続する。

■　次に、１）ＭＡコントローラ機能をもクデータ転送
制御装置２９に読み出しを開始するべきメモリのアドレ
ス、データの蓋などの値を知らせ。

この装置ｌ１２９に制御権を移す。

■　すると、データ転送制御装置２９はＰＵ（０１）の
メモリからデータを読み出し、制御ユニット２のメモリ
などに一時貯え、制御ユニット２に制御権を戻す。

■　制御ユニット２はＰＵ接続切換回路２７を制御して
、共通バス２８を全ＰＵ（００）乃至ＰＵ（７３）と接
続する。

■　つづいて、制御ユニット２はデータ転送制御装置２
９にデータを書き込むべきアドレスなどを知らせ、制御
権を移す。

■　データ転送制御装置２９は、先程貯えたデータを全
ＰＵのメモリに同時に書き込んだ後、制御権を放す。

以上６回の手順により、ＰＵ（０，１）のメモリの内容
が全ＰＵめメモリにコピーされる〇しかしこの方法は、
比較的自由なＰＵの選択・指定が可能である反面、制御
のために時間がかかり、システム全体の効率が低下する
欠点があった。

本発明では、１配のような従来方式の欠点を解決するた
めに、データ転送制御装置２９内にあるデータの読み書
きのアドレス指示器、データ数計数器に連動させ、自動
的にデータの読み書きを行なうべきＰＵまだはＰＵ群の
選択制御を行なうだめの指示器を設け、データ転送のだ
めの制御に必要な時間を短縮して、ＰＵアレイの処理効
率を向上させている。

第５図は１本発明に基づくデータ転送制御装置の１実施
例の構成図である。図中、６１は読み出しＰＵ指示器、
６２は書き込みＰＵ指示器、３６は読み出しアドレス指
示器、６４は書き込みアドレス指示器、３５はデータラ
ッチ、３６は読み書き切り替え器、６７は転送データ数
指示器、６８は転送データ数計数器、６９は比較器、４
０は命令レジスタ、４１は命令解釈器、４２乃至４５は
演算器、４６乃至４Ｂはスイッチを示す。以下に。

各部の機能を説明する。

■　読み出しＰＵ指示器６１．書き込みＰＵ指示器５２
：それぞれ、データが読み出されるＰＵと、書き込まれ
るＰＵを指定するコードを格納しておくレジスタで、そ
のコードがＰＵ選択バスに出力されると指定されたＰＵ
Ｋアドレスバスとデータバスが接続され、そのＰＵのデ
ータを読み書きすることが可能となる。読み出しＰＵ指
示器３１と億き込みＰＵ指示器５２に付属している演算
器４２．４３は、あるＰＵの読み出しや書き込みが終了
したあと１次ＫＭ、み出し書き込みを行なうＰＵのコー
ドをめるだめの計算を行なうものである。

■　読み出しアドレス指示器３６．書き込みアドレス指
示器３４：それぞれ、データが読み出されるアドレスと
、書き込まれるアドレスを格納しておくレジスタである
。読み出しアドレス指示器３５と涜１き込みアドレス指
示器３４に付属している演算器４４．４５は、あるアド
レスの読み出しや４）き込みが終了したあと９次に読み
出し書き込みを行なうアドレスのコードをめるための計
算を行なうものである。

■　データラッチ６５：転送されるデータを一時蓄えて
おくものである。

■　読み書き切り替え器６６：この装置がデータ転送を
行なう際に、データを読む動作と書く動作を交互に切り
替える制御をおこなう。データを読む時には、スイッチ
４６，４７．４８を上に倒し、読み出しＰＵ指示器をＰ
Ｕ選択バスに、読み出しアドレス指示器をアドレスバス
に接続し、データラッチ３５を入力状態に、ＲＥＡＩＪ
／ＷＲＩＴＥ信号をＲＥＡＤ状態にする。この状態でデ
ータはＰ’Ｕから読み出され、データラッチ６５に一時
蓄えられる。次にデータを書く時には、スイッチ４６゜
４７．４８を下に倒し、書き込みＰＵ指示器をＰＵ選択
バスに、書き込みアドレス指示器をアドレスバスに接続
し、データラッチを出力状態に。

ＲＥＡＤ／ＷＲＩＴＥ信号をＷＲＩＴＥ状態にする。こ
の状態でデータはデータ２ツチ３５からＰＵへと転送さ
れる。

■　転送データ数指示器３７：転送されるべきデータの
数を格納しておくレジスタ。

■　転送データ数計数器６８：転送されたデータの数を
かぞえ、格納しておくレジスタ。

■　比較器６９：転送データ畝指示器６７の内容と転送
データ数計数器５８の内容、即ち転送されるべきデータ
の数と転送されたデータの数を比較し、必要なだけの数
のデータが転送されたことを検出する。

■　命令レジスタ４０：どのような手順のデータ転送を
行なうかを指示した命令を格納しておくレジスタである
。この命令は命令解釈器４１によりデコードされ、各演
算器４２乃至４５に対してどのような演算を行なうかを
適切なタイミングで指示する。

例えば、５首、１０香、１５査の各ＰＵのメモリの１０
０番地からの８個のデータを、全１）　Ｕのメモリの６
００番地に移したいときは、読み出しＰＵＵ示器６１に
５を、書き込みＰＵＵ示器３２に全ＰＵを表わすコード
をそれぞれ格納し、読み出しアドレス指示器３３．書き
込みアドレス指示器６４にそれぞれ１ｏ６，３００を格
納し、転送データ数指示器６７に８を格納しておく。次
に命令レジスタ４０にこの手順のデータ転送を行なうこ
とを指示した命令を格納すると、この命令は命令解釈器
によりデコードされ、実行が始まる。

まず転送データ数計数器６８がクリアされ、５番のＰＵ
の１００番地からデータが読み出され。

全ＰＵの！１００番地に俯き込まれる。その後、読み出
しアドレス指示器６６、書き込みアドレス指示器６４．
転送データ数１数器６８の値か＋１される。読み出しア
ドレス指示器６ろ、曹き込みアドレス指示器の値が＋１
されて、それぞれ１０１゜６０１になったので２次は５
番のＰＵの１０１番地から全Ｐ　Ｕの３０１番り地へデ
ータ転送が行なわれる。これを８回繰り返すと、転送デ
ータ数指示器３７と転送データ数ｉｔ数器３８の値が等
しくなり、比較器６９により一致が検出されて、命令解
釈器４１に伝えられる。命令解釈器４１は、このタイミ
ングで、読み出しＰＵＵ示器５１を＋５し。

読み出しアドレス指示器６６に元の値１００を格納し、
転送データ数計数器６８をクリアし、実行を続ける。１
５１ずのＰＵからのデータ転送が終了すれは全命令の光
子を検出し、パスの占有侑を放す。

マタ複合コンピュータシステムでは、谷ＰＵに散在して
い／８８個ずつのデータを全１）　Ｕに被写する必要が
生じることも少なくない。このような複写を行なうデー
タ転送制御装置の他の実施例構成を第６図に示す。

第６図において、第５図と異なる要素のみを示すと、４
９は読み出し開始アドレスラッチ、５０は暑き込み開始
アドレスラッチ、５１は転送ＰＵ数指示器、５２は転送
１）　Ｕ数計数冊、５３は比較器、５４乃至５６は＋１
加算器である。以下に。

装置の動作を説明する。

■　読み出しＰＵＵ示器５１に読み出しを開始するＰｕ
ｔの査号（コード）を、書き込みＰＵＵ示器６２に全Ｐ
Ｕを表わすコードをそれぞれ格納し。

読み出し開始アドレスラッチ４９．書き込み開始アドレ
スラッチ５０にそれぞれ読み出しを開始するアドレス、
書き込みを開始するアドレスを格納し、転送データ数指
示器６７にデータ数、転送ＰＵ数指示器５１に全ＰＵ数
を格納しておき、命令レジスタ４０に複写の命令を格納
する。

■　命令の格納により実行が始まる。書き込み開始アド
レスを書き込みアドレス指示器６４に転送する。

■　転送データ数Ｎ１数器３８をクリアし、読み出し開
始アドレスを読み出しアドレス指示器６３に転送する。

■　読み出しＰＵＵ示器６１で指示されるＰＵの読み出
しアドレス指示器６５で指定されるアドレスからデータ
を読み出し、書き込みＰＵＵ示器５２で指定されるＰＵ
内の、書き込みアドレス指示器３４で指定されるアドレ
スに書き込む。

■　読み出しアドレス指示器６６、書き込みアドレス指
示器６４．転送データ数計数器の値を＋１する。転送デ
ータ数指示器３７と転送データ数６計数器３８の値が等
しくなけれは■に戻る。

■　転送データ数指示器６７と転送データ数計数器６８
の値が等しくなったら、読み出しＰＵＵ示器３１．転送
ＰＵ数数計量器２の値を＋１する。

転送ＰＵｆｉＵ示器５１と転送ＰＵ数数計量器２の値が
等しくなけれは■に戻る。

■　転送ＰＵ数指示器５１と転送ＰＵ数数計量器２の値
が等しけれは転送を終了し、ノクスを解放し、制御を親
コンピユータあるいはＰＵアレイに戻す。

読み出しＰＵ指示器３１．＠き込みＰＵ指示器６２によ
り、制御ユニット内のコンピュータも指定可能とするこ
とができる。このようにして、任意のＰＵと制御ユニッ
トのメモリ、または周辺装置との間で、データの構造を
ＰＵアレイの構造に合わせて合理的に転送することがで
きる。

＋５１ＰＵＴレイとホストコンピュータとの結合本発明
では、第１図に示すようなＰＵＴレイ１とホストコンピ
ュータ３との間のデータ参照のために、簡単で高速なバ
スの結合手段が使用される。

ＰＵアレイについては、実際に物理的にＰＵ相互間にど
のような結合がなされているかということとは別に、ホ
ストコンビ互−夕から見た論理的なＰＵアレイの構造を
考えることができる。

第７図は８個のＰＵ、すなわちＰＵ（０）乃至ＰＵ（７
）が１列に並んだ１次元構造のＰＵアレイ例である。一
方、ホストコンピュータの中で扱うデータにも論理的な
構造が考えられる。第８図は８Ｘ８の２次元の行列デー
タの例である。このデータを第７図のＰＵＴレイで分割
して処理をする場合１分割の仕方をいろいろとることが
できる。たとえばａｕ〜ａ、の１列をＰＵ（０）が分担
し、ａつ〜−の１列をＰＵ（１）が分担し、・・・・・
・というように各ＰＵが１列ずつを分担するということ
が考えられる。このような場合、ホストコンピュータの
中では、データは第８図の行列中の（）で番号付けされ
たような順にメモリまたは周辺装置に格納されている。

他方、ＰＵＴレイにおいてはｔ　ｔｅｌ〜（７）の８個
のアドレスの各ＰＵに、その順に格納される。

もう少し複雑な例としては、第９図に示すように、２×
４の２次元構造のＰＵアレイを考える。

この場合、８Ｘ８の行列データを、４×２の小行列８個
に分割して、各ＰＵＫ割当てることができる。この時、
たとえばＰＵ（０１とＰＵｌｌｌに割当てられたデｒり
の順序（アドレス）は、それぞれ第１０図（イ）、（ロ
）のようにずれる。同様にして、他のＰＵにおけるデー
タ順序にもホストコンピュータでのデータの順序に対し
て一定のずれが生じる。

本発明では、このずれをアドレスラインとＰＵ選択ライ
ンの信号との簡単な演算にょシ自動的に発生する変換回
路を用いて、高速に対応するデータをホストコンピュー
タとＰＵアレイとの間で参照可能にする。

第１１図は、ホストコンピュータにおける＄８図に示す
８×８の行列データを第９図に示す２×４のＰＵアレイ
ｍ造に対して割当てる場合のアドレス変換回路の実施例
を示す。図中、１はＰＵアレイ、３Ｉ−１：ホストコン
ピュータ、６１はアドレスライン、６２はアドレスライ
ンの信号かラホス）コンピュータ６におゆるａｌｌのア
ドレスすなわち先頭アドレスを差引く減算回路、６５は
除算回路。

６４１加算回路、６５はＰＵ選択ライン、６６はＰＵア
ドレスラインである。６２，６５．６４の回路が変換回
路を構成し、制御ユニット２内に置かれる。除算回路６
６は、アドレス信号を１つのＰＵ中のデータの行数、す
なわち第１０図により′″４”で割った闇ｂｘと余りｂ
ｏをめ、さらにその商ｂ１をＰＵの縦の個数すなわち１
２″で割った商す、と余＃）ｂ２をめ、さらにその商ｂ
３を１つのＰＵ中のデータの列数、すなわち第１０図に
より２″で割ったａ’ｂｓと余りｂ４とをめ＋　ｂｏ、
　ｂａｒ　ｂａ、　ｂｅを出力する。

一般的ＫＰＵアレイ中のｍ行ｎ列目のＰＵをＰＵ（ｍ、
ｎ）で表わしたとき＋　ｂ６．　ｂ２によりＰＵ（ｂｓ
、　ｂｚ）が選択される。しかし、第１１図に示すよう
に、ＰＵの番号付けを０乃至７のように一次元的に行な
った場合には、その番号は。

ｂｓＸ（ＰＵアレイの行数）十す。

となる。

ｂ４．　ｂｏＦｊ、上記のようにｂａｒ　ｂ２により選
択されたＰＵ内の選択されたデータの２次元的な位置が
。

（ｈａ、１）ｏ）　＊すなわちｂ４行行ｏ列目でるるこ
とを表わす。これを−次元的なアドレスとして表わせｄ
。

ｂ４　ｘ（ＰＵ内データ配列の行数）＋ｂ０＋（ＰＵ内
のベースアドレス）となる。

ここでｆｆ５１１図に示すように、アドレスライン６１
のアドレス値をん、減算回路６２の出方アドレス値をＡ
ｘ、ｂ４およびｂｏの値をＡｘ　＋　ｂ６およびす、の
値をＡ３．ＰＵ選択２イン６５の値をＡａ、ＰＵアドレ
スライン６６の値をＡ４とすると、　Ａｔ、、　Ａ２．
　Ａ３゜Ａ４は次のような式で与えられる。

ＡＩ＝ＡＯ−（ホストコンピュータ先頭アドレス）ｂｏ
　：　Ａ＋　／　（’つのＰＵ内のデータ配列の行数）
の余りｂ＋　：　Ａｔ／　（１つのＰＵ内のデータ配列
の行数）の商ｂ２：　ｂｔ／　（Ｐ　Ｕアレイの縦方向
行数）の余りｂｓ　：　ｂ＋／　（Ｐ　Ｕアレイの縦方
向行数）の商ｂ４：　ｂｓ／（１つのＰＵ内のデータ配
列の列数）の余ｐｂｓ：’ｂｓ／（ｉつのＰＵ内のデー
タ配列の列叡）の商Ａ２−ｂ、Ｘ（１つのＰＵ内のデー
タ配列の行数）十す。

Ａ、＝ｂ５Ｘ（１つのＰＵ内のデータ配列の行数）＋ｂ
２ん−Ａ２　＋Ｐ　Ｕのベースアドレスｆ８１１図の実施例の場合、アドレスライン６１の最下
位２ビツトは、ｂｏとして、第１０図（イ）、（ロ）に
示すような各ＰＵに割当てられる４×２の行列データ中
の各列における４制のデータ位置（順序）の１つを指定
する。

アドレスライ／６１の下位から６ビツト目は。

ｂ２として、２×４配列のＰＵアレイの第１行のＰＵ７
５１第２行のＰＵかを指定する。

アドレスフィン６１の下位から４ビツト目は。

ｂ４として、／４ＰＵにおける４×２行列データの第１
列か第２列かを指定する。

アドレスライン６１の下位から５，６ビツト目の２ビツ
トは、ｂ、として、ＰＵアレイ中の４つの列位置の１つ
を指定する。

この実施例では、データの行列データ中行。

列の数がすべて２のベキ乗であるので、上記除算回路６
３の演算は、単なるアドレスラインの入れ換えだけで済
ますことができる。しかし一般的な行９列数の場合、上
記のような除算が必要でおる。

演算により得られたｂ＋ｉ＋　ｂ２をＰＵの選択ライン
信号として使用し＋　ｂ＜、ｌ）。にＰＵ内でのこのデ
ータ群のベースアドレスの加算を加算回路６４において
行なって、その出力をＰＵのアドレスライン信号として
使用する。以上の対比、イ」けにより、ホストコンピュ
ータ６は、ＰＵアレイ中に分散しているデータを、第８
図に表わされた構造としてすはやく参照することができ
る。

上記の方式は一般的なアドレスの変換方式を与えるもの
であるから、上記の例以外のデータ構造（３次元データ
など）と他のＰＵアレイ構造についても適用できる。

＋６１ＰＵ間の同期ＰＵアレイ中の各ＰＵに次の処理を実行させるためには
、他のＰＵの現在の処理の結果か必要である場合がある
。そのような場合には、ＰＵアレイ中の％ＰＵが次の処
理を開始する前に、全てのＰＵが現在の処理を終了して
いる必要がある。従来の同期制御回路は、第１２図に示
すように各ＰＵが１桁のフラグレジスタ６７をもち、い
つもは’ｏ”を設定しておき、同期化要求がある状態（
モード）では、各ＰＵが現在の動作を終了したときにそ
れぞれ１２を書き込むようにして、これらの７ラグの一
致をＡ　Ｎ　Ｄゲート６８で検出し。

制御装置ｆ６９は、ＡＮＤゲート６８の出力が１′１″
になった後で各ＰＵへ割り込みをかけて同期をとるよう
にしていた。

しかし、プログラム中の複数箇所において、同期をとる
必要がある場合、各箇所ごとに同期をとらなければなら
ないが、第１２図の方式ではこのような複数個の同期要
求について各同期点を識別することができないので、エ
ラーにより異なる同期点にらるＰＵに対しても同期制御
を行なう可能性がある。このような不都合が生じないよ
うにするには、フラグレジスタの出力が１″となって後
、制御装置が各ＰＵの同期要求が同種類のものであるか
を調べる必要がある。これは、制御装置が各ＰＵを順次
調べることにより行なわれるので。

システム全体の性能低下をきたす。

このため本発明の同期制御回路では、１桁の７ラグレジ
スタの代りに複数桁をもつ同期レジスタを設け１．異な
る同期点に対して別々の同期コードを設定することによ
り識別可能にしている。

第１６図はその概要図でらり、７０は同期レジスタ、７
１は一致検出回路を示す。

一致検出回路７１は、各同期レジスタ７０に誉き込まれ
た同期コードが一致したとき、一致したことと、同期コ
ードとを制御装［６９に通知する。

制御装置６９は各ＰＵＫ再スタートを指示することによ
り同期をとる。これにより、同期点が複数個ある場合も
、各同期点ごとに確実高速に同期をとることができる。

また、一致した同期コードを制御装置に知らせることに
より、制御装置は単なる同期のみでなく。

ＰＵの停止など他の制御を行なうことができる。

第１４図は、同期制御回路の１実施例の栴成図であり、
Ｉ）ＭＡ要求を用いたＰＵの同期制御の例を示す。図中
、２は制御ユニット、７２はＰＵ。

７３はＯＲゲート、７４は同期要求フラグレジスタＳＦ
、７５は通信要求フラグレジスタＣＩｉ’　。

７６は同期レジスタ８Ｃ，７７は一致検出回路。

７８はＯＲおよびＮ　ＯＲゲート、７９はＡＮＤおよび
ＯＲゲート、８０はタイマ、８１および８２はＡＮＤゲ
ートである。次に回路の動作機能を説明する。

■　同期は、プログラム上の同期点まで実行を行なった
ＰＵが自分自身にＨＡＬ’ｌ’、ＷＡＩＴなどをかける
ハードウェアをセットすることにより一時実行を停止し
、全ＰＵがこの状態になったことを検出して一斉にＰＵ
に実行を再開させるという方法を用いて行なう。しかし
ＨＡＬＴ状態の無いマイクルプロセッサを用いる場合は
、ＤＭＩＡ要求にょるＰＵの停止方法を用いる。同期点
まで実行を行なったＰＵが自分自身にＨＡＬＴ、ＷＡＩ
Ｔの代わりにＤ　Ｍ　Ａをかけるハードウェアをセット
することにより一時実行を停止し、全ＰＵがこの状態に
なったことを検出して一天にＰＵに請求を解除すること
により一斉に実行を開始させるという方法を用いて行な
う。

■　ＰＵごとに同期点がずれていないことを確かにする
為に、ＰＵは被数ビットの同期コードを同期レジスタＳ
ＣＫ％き込み、全ＰＵの同期コードが一致した事を検出
した後、ＨＡＬＴＡＬＴ解除する。

■　同期によっては、一致を検出してもすぐにＨＡＬＴ
を解除せずに、制御ユニット２に通知する場合もあるの
で、その場合には通信要求フラグレジスタＣＦを用いて
制御ユニットへの通知要求を発生する。

■　）ＩＡＬＴ、ＷＡＩ’ｌ’の代わりに請求を用いる
場合、一般にＩ）　Ｍ　Ａはデータ転送のために用いら
れるので、同期のためのＤＭＡ要求をデータ転送のだめ
のそれと区別する必要がある。そのためには、データ転
送のだめのＤＭＡのフラグと同期のためのｉ）ＭＡの７
ラグ（同期要求フラグレジスタＳＦ）を互いに独立に設
け１両者の論理和（ＯＲゲート７６）により実際のＰＵ
へのＤＭＡ安求が生じるようにする。

■　同期エラーの検出。同期安来が少なくとも一つ有る
Ｋもかかわらず、％同期レジスタｓｃの内容が不一致の
まま一定時間が経過すれは、タイマ８０がこれを検出し
て制御具ニットに通知す°る。

コノ一定時間ｃｖｔｔ３に定、　ＥＮＡＢＩ、Ｅ／ＤＩ
８ＡＢＬｌｉｉ４制御ユニットからソフトウェアで行な
う。

同期要求フラグレジスタＳｋ゛は、同期レジスタＳＣへ
の誉き込みによってセットされ、ＰＵ目身にＨＡＬＴ　
（またはＷＡＩＴ、ＤＭＡ）要求を発生する。

そして同期をとるための）（ＡＬＴ解除にょシリセット
される。特別に７リツプフロツプのようなフラグのだめ
のハードウェアを設けずに、同期レジスタＳＣのデフオ
ールド（普段の値＞ｆ：ｈらかしめ決めておいて、その
値以外になったとき同期要求があるものと解釈する回路
によることもてきる。

制御ユニットへの通信要求フラグＣＦは、同期レジスタ
ＳＣへの書き込みによってセット／リセットされ、制御
ユニットへの通知安来を発生する。

同期レジスタＳＣはＰＵからのみ同期コードを書き込ま
れる。

この同期回路では、全８Ｆが１で、且つ、全ＳＣが一致
し、且つ、ＣＦがＯのとき、全ＰＵの同期用ＨＡＬＴ要
求及びフラグを解除すそ。ＣＦが１のとき）制御ユユッ
にに割り込みをかける。

第１５図は、同期をとるためにＤＭＡ要求とは別のＨＡ
ＬＴ、ＷＡＩＴ　等の信号を用いることが可能な場合に
それを用いた例で、同期要求フラグの代わりに同期コー
ドが普段の値で無い事を検出して同期制御を行なう方式
である。図示の回路では。

同期；−ドの普段の値として零を用いており、そのため
全てのＰＵの同期レジスタＳＣが同じ非零の値をとった
とき同期制御を行なうようにする。

図中の８３は、全入力が同じ非零値であることを検出す
る一致検出回路でおる。

第１５図の回路の動作を説明する。まず、プログラムの
実行が同期点に到達したＰＵが同期レジスタ５ｃｖｃ零
でない同期コードを書き込む。ＳＣの豊き込みに連動し
て、　Ｐ　Ｕ　Ｋ　ＨＡＬＴがかかる。

各ＰＵが次々に同期コー１°を書き込みそして停止し、
一般検出回路によりすべての同期ニードが一致し、且つ
それが零でないことが検出されると。

その出力信句により全ＳＣがクリアされる。さらにそれ
に連動してＰＵのＨＡＬＴが解除され、全ＰＵが一斉に
実行を再開する。

なお、第１４図および第１５図の回路では、同期制御の
条件の組み合わせを摸えて用いることが可能である。す
なわち、同期要求フラグとＨＡＬＴその他を用いること
も、同期コードの普段の値とＤＭＡを用いると七もでき
る。またこれらや、第１５図の回路に通信要求を付加す
ることもできる。

同期要求フラグ、ＷＡＩＴ信号を用い、且つ同期コード
の値がある範囲の場合に通信要求を発生する回路の例を
第１６図に示す。

第１６図において、８４は全入力の一致とその正、負を
識別する一致検出回路である。次に第１６図の回路の動
作を説明する。まず、プログ２ムの実行が同期点に到達
したＰＵが同期レジスタＳＣに同ルＪコードを曹き込む
。このとき２通信の心安のある同期点では負の同期コー
ドを書き込み、そうでない同期点では正の同期コードを
誓き込む。

ＳＣの書き込みに連動して同期要求フラグ（ＳＦ’）が
セットされ、ＰＵにＷＡＩＴがかかり、ＰＵは停止する
。各ＰＵが次々に同期コードを１き込み。

停止し、一致検出回路８４によりすべての同期コードが
一致し、且つそれが正であることが検出されると、その
出力信号により全ＳＦかクリアされる。それに連動しＰ
ＵのＷＡＩＴが解除され、全ＰＵが一斉に実行を再開す
る。同期コードが負であるときは、一致検出回路８４に
より親コンピユータの制御ユニットに通信要求が伝えら
れる。

〔発明の効果〕

以上のように、本発明によれば、複合コンピュータシス
テムにおける各要素コンピュータ間あるいは周辺装置と
要素コンピュータ間の通信時間が短縮され、ｉた同期制
御を確実に行なうことが可能となり、システム全体の性
能を向上させることができる。

【図面の簡単な説明】

第１図は本発明による複合コンピュータ／ステムの全体
構成図、第２図はＰＵアレイ内の１つのＰＵの細部構成
図、！１５５図は通信メモリＣＭのアドレス空間の説明
図、第４図はＰＵアレイに対するデータ転送の従来例を
説明するための概要図。第５図はデータ転送制御装置の１実施例構成図。第６図はデータ転送制御装置の他の実施例の構成図、第
７図は１次元構造のＰＵＴレイの１例を示す図、第８図
は８×８の２次元の行列データの説明図、第９図は２×
４の２次元構造のＰＵアレイの説明図、第１０図（イ）
、（ロ）はそれぞれ第９図におけるＰ　１０１．　Ｐ　
Ｕｔ１１内のデータ配列を示す説明図。第１１図はアドレス変換回路の１実施例の構成図。第１２図は従来の同期制御回路の１例を示す図。第１３図は本発明による同期制御回路の概要図。第１４図は同期匍」御回路の１実施例の構成図、第１５
図および第１６図はそれぞれ同期制御回路の他の実施例
の構成図である。図中、１はＰＵアレイ、２は制御ユニット、３はホスト
コンピュータ、１６はマイクロプロセッサＭＰＵ、２０
はローカルメモリＬＭ、２２ａは同期ンジスタＳＣ，２
５乃至２６は通信メモリＣＭを示す。特許出願人　新技術開発事業団代理人弁理士　長谷用　文　廣ＰＬＩ（光用ＩＹｌ）　：第２図第　３　図第　７　図ｖ、１１図

Claims

【特許請求の範囲】

複数のコンピュータを並列配置し、隣接するコンピュー
タ同士の間で通信可能にした複合コンピュータシステム
において、各コンピュータＶＣＩｄローカルメモリを、
そして隣接するコンピュータ間には通信メモリを設け、
該ローカルメモリおよび通イ「メモリのそれぞれの少な
くとも一部には共通のアドレス領域を設定し、コンピュ
ータは瞬接コンピュータと通信を行なう際に上記共通ア
ドレス領域を使用してローカルメモリおよび通信メモリ
の双方に同時にデータを書き込むことを特徴とすル複合
コンピュータシステム。