JPS60205647A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPS60205647A JPS60205647A JP59061524A JP6152484A JPS60205647A JP S60205647 A JPS60205647 A JP S60205647A JP 59061524 A JP59061524 A JP 59061524A JP 6152484 A JP6152484 A JP 6152484A JP S60205647 A JPS60205647 A JP S60205647A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はデータ処理装置に関し、特にロングムーブ（広
範囲移送）命令などで緩衝記憶の有効活用の観点から、
機能的要求として緩衝記憶装置をバイパス状態で使用す
る場合における、主記憶１置からのデータ・スループッ
トの向上を計るデータ処理装置に関する。
範囲移送）命令などで緩衝記憶の有効活用の観点から、
機能的要求として緩衝記憶装置をバイパス状態で使用す
る場合における、主記憶１置からのデータ・スループッ
トの向上を計るデータ処理装置に関する。
（従来技術） ・
一般に、主記憶装置、緩衝記憶装置および中央処理装置
等により形成されるデータ処理装置は、周知のように、
主記憶装置と中央処理装置との間のデータの交換、なら
びに中央処理装置における命令の遂次処理によって、所
定のデータ処理動作が実現されている。更に、中央処理
装置における遂次処理スピードと、データの取出しに幾
サイクルかの時間が必要な主記憶装置との処理速度、応
答のギャップを埋めるために、主記憶装置と中央処理装
置との間に緩衝記憶装置が設けられている。
等により形成されるデータ処理装置は、周知のように、
主記憶装置と中央処理装置との間のデータの交換、なら
びに中央処理装置における命令の遂次処理によって、所
定のデータ処理動作が実現されている。更に、中央処理
装置における遂次処理スピードと、データの取出しに幾
サイクルかの時間が必要な主記憶装置との処理速度、応
答のギャップを埋めるために、主記憶装置と中央処理装
置との間に緩衝記憶装置が設けられている。
実際に、前記中央処理装置において所定の演算処理を行
う場合には、中央処理装置から発行される特定の読出し
命令信号を介して、前記主記憶装置または前記緩衝記憶
装置から移送されてくるデータは、中央処理装置内の読
出しバッファに−たん格納され１選択回路を経由して演
算回路に入力されて演算処理される。上記の読出しバッ
ファは、一般的には２系統のバッファによ多形成されて
おり。
う場合には、中央処理装置から発行される特定の読出し
命令信号を介して、前記主記憶装置または前記緩衝記憶
装置から移送されてくるデータは、中央処理装置内の読
出しバッファに−たん格納され１選択回路を経由して演
算回路に入力されて演算処理される。上記の読出しバッ
ファは、一般的には２系統のバッファによ多形成されて
おり。
それぞれの読出しバッファには、工ないしＮ（１より大
きい整数）個の格納領域が備えられている。
きい整数）個の格納領域が備えられている。
従来のデータ処理装置においては、上記の２系統の読出
しバッファは、それぞれ独立した読出しバッファとして
機能するように構成されておシ。
しバッファは、それぞれ独立した読出しバッファとして
機能するように構成されておシ。
前述のように、前記主記憶装置または前記緩衝記憶装置
から移送されてくるデータは、読出し要求時に指定され
た系統の読出しバッファに格納され、選択回路を経由し
て演算回路に入力され、所期のデータ処理が実行される
。ちなみに、バッファが二つの独立した系統を持つのは
、これらのデータ処理装置における機械命令が最代二つ
のオペランドを持つことに起因し、一般に、それぞれの
系が二つのオペランド（第１オペランドおよび第２オペ
ランド）に対応づけて使用される。
から移送されてくるデータは、読出し要求時に指定され
た系統の読出しバッファに格納され、選択回路を経由し
て演算回路に入力され、所期のデータ処理が実行される
。ちなみに、バッファが二つの独立した系統を持つのは
、これらのデータ処理装置における機械命令が最代二つ
のオペランドを持つことに起因し、一般に、それぞれの
系が二つのオペランド（第１オペランドおよび第２オペ
ランド）に対応づけて使用される。
しかしながら、単一機械命令で大量のデータを移送する
、いわゆる広範囲移送命令においては、主記憶装置と中
央処理装置との間のデータ交換を前記緩衝記憶装置の機
能を仲介として実行しようとすると、緩衝記憶装置内に
格納されているデータが広い範囲にわたって破壊され、
前記命令に続く機械命令実行の際、緩衝記憶装置内に必
要なデータが無い（キャリー・ミスヒツト）ため、主記
憶装置からのデータを再取出しすることとｌシ。
、いわゆる広範囲移送命令においては、主記憶装置と中
央処理装置との間のデータ交換を前記緩衝記憶装置の機
能を仲介として実行しようとすると、緩衝記憶装置内に
格納されているデータが広い範囲にわたって破壊され、
前記命令に続く機械命令実行の際、緩衝記憶装置内に必
要なデータが無い（キャリー・ミスヒツト）ため、主記
憶装置からのデータを再取出しすることとｌシ。
性能の低下を招くことになる。このような理由から、前
記命令では１通常、緩衝記憶装置をバイパスした状態で
、広範囲にわたる連続的な読出し。
記命令では１通常、緩衝記憶装置をバイパスした状態で
、広範囲にわたる連続的な読出し。
および書込みを主記憶装置と中央処理装置間で直接行っ
ている。
ている。
この広範囲移送命令におい℃、前述の緩衝記憶装置バイ
パスの状態で、前述の独立した２系統の読出しバッファ
を使用した場合の動作を以下に説明する。
パスの状態で、前述の独立した２系統の読出しバッファ
を使用した場合の動作を以下に説明する。
第２図は、前記独立した２系統の読出しバッファの循環
使用の様子を示しておシ、二つの読出しバッファが、格
納領域として、Ａ領域、Ｂ領域。
使用の様子を示しておシ、二つの読出しバッファが、格
納領域として、Ａ領域、Ｂ領域。
Ｃ領域およびＤ領域と、Ｅ領域、Ｆ領域、Ｃ領域および
Ｈ領域との、それぞれ４個の格納領域を有している場合
の一例である。従って、主記憶装置から中央処理装置に
対して移送されてくる連続したデータは、上述のような
２系統の読出しバッファの内一方の系統のみしか使用で
きず１例えば。
Ｈ領域との、それぞれ４個の格納領域を有している場合
の一例である。従って、主記憶装置から中央処理装置に
対して移送されてくる連続したデータは、上述のような
２系統の読出しバッファの内一方の系統のみしか使用で
きず１例えば。
Ａ領域→Ｂ領域→Ｃ領域→Ｄ領域→Ａ領域のように循環
使用され、遂次演算回路等に入力される。
使用され、遂次演算回路等に入力される。
この２系統の読出しバッファが、主記憶装置からの連続
した読出しデータを受取る過程を示すタイミング・チャ
ートが、第４図（ａ）に示される。
した読出しデータを受取る過程を示すタイミング・チャ
ートが、第４図（ａ）に示される。
第４図（ａ）では、連続した４マシン・サイクルで中央
処理装置から主記憶装置に対して、読出し命令信号Ｒ１
１”ｔ ｙ ′ＫｍおよびＲ４を発行している。上述の
ように、中央処理装置内の谷読出しバッファにおける格
納領域が、それぞれ４個しかないために、上記命令信号
の発行は、各読出しバッファの格納領域に対応して、マ
シン・サイクル１０１、１０２．１０３ および１０４
の４マシン・サイクルにおける。上記Ｒ１，Ｒ，、Ｒ，
およびＲ４の四つに制限される。マシン・サイクル１０
１において送出される読出し命令信号Ｒ８に対しては。
処理装置から主記憶装置に対して、読出し命令信号Ｒ１
１”ｔ ｙ ′ＫｍおよびＲ４を発行している。上述の
ように、中央処理装置内の谷読出しバッファにおける格
納領域が、それぞれ４個しかないために、上記命令信号
の発行は、各読出しバッファの格納領域に対応して、マ
シン・サイクル１０１、１０２．１０３ および１０４
の４マシン・サイクルにおける。上記Ｒ１，Ｒ，、Ｒ，
およびＲ４の四つに制限される。マシン・サイクル１０
１において送出される読出し命令信号Ｒ８に対しては。
緩衝記憶装置に比較して応答スピードの遅い主記憶装置
からは、７マシン・サイクル（７ｔ）経過後のマシン・
サイクル１０８において、データ確定の応答信号ＲＰ、
が、データとともに送られてくる。このデータは、この
時点において直ちに前記読出しバッファに格納されるの
で、次のマシン・サイクル１０９においては、読出しバ
ッファからの取出しが可能となｐ、 ［Ｊ （Ｖｎ Ｌ
ｏａｄ ）の状態となる。この時点において、始めて前
記Ｒ４に続く読出し命令信号Ｒ１を主記憶装置に発行す
ることが可能になる。次いで読出し命令信号Ｒ８に対応
する応答信号ＰＲ，が返送されてくる。マシン・サイク
ル１０９に続くマシン・サイクル１１０において、前記
Ｒ６に続く読出し命令信号Ｒ０が主記憶装置に発行可能
となる。以下、同様にして、Ｒ３およびＲ６に続く読出
し命令信号Ｒ１およびＲ。
からは、７マシン・サイクル（７ｔ）経過後のマシン・
サイクル１０８において、データ確定の応答信号ＲＰ、
が、データとともに送られてくる。このデータは、この
時点において直ちに前記読出しバッファに格納されるの
で、次のマシン・サイクル１０９においては、読出しバ
ッファからの取出しが可能となｐ、 ［Ｊ （Ｖｎ Ｌ
ｏａｄ ）の状態となる。この時点において、始めて前
記Ｒ４に続く読出し命令信号Ｒ１を主記憶装置に発行す
ることが可能になる。次いで読出し命令信号Ｒ８に対応
する応答信号ＰＲ，が返送されてくる。マシン・サイク
ル１０９に続くマシン・サイクル１１０において、前記
Ｒ６に続く読出し命令信号Ｒ０が主記憶装置に発行可能
となる。以下、同様にして、Ｒ３およびＲ６に続く読出
し命令信号Ｒ１およびＲ。
の、都合四つの読出し命令信号が連続して主記憶装置に
発行される。勿論、前述の読出し命令Ｒ１゜Ｒ，、Ｒ，
およびＲ４の場合と同様に、読出しバッファの格納領域
数の制約によシ、上記のように。
発行される。勿論、前述の読出し命令Ｒ１゜Ｒ，、Ｒ，
およびＲ４の場合と同様に、読出しバッファの格納領域
数の制約によシ、上記のように。
連続して発行される読出し命令信号は、Ｒ１１ないしＲ
８の四つに限定される。これらの命令信号′Ｒｓ 、Ｒ
ｅ 、・Ｒ７およびＲ１に対応するデータ確定の応答信
号ＰＲｓ、 ｐＲ６，ｐＲ？およびＰＲ，は、それぞれ
７マシン・サイクル（７ｔ）経過後のマシン・サイクル
１１６，１１７，１１８および１１９ において返送さ
れてくる。これらの各応答信号と同時に主記憶装置から
読出しバッファに移送されてくるデータは、直ちに前記
読出しバッファのそれぞれの格納領域に格納されるので
、その次のマシン寺サイクルではバッファからの取出し
が可能となり。
８の四つに限定される。これらの命令信号′Ｒｓ 、Ｒ
ｅ 、・Ｒ７およびＲ１に対応するデータ確定の応答信
号ＰＲｓ、 ｐＲ６，ｐＲ？およびＰＲ，は、それぞれ
７マシン・サイクル（７ｔ）経過後のマシン・サイクル
１１６，１１７，１１８および１１９ において返送さ
れてくる。これらの各応答信号と同時に主記憶装置から
読出しバッファに移送されてくるデータは、直ちに前記
読出しバッファのそれぞれの格納領域に格納されるので
、その次のマシン寺サイクルではバッファからの取出し
が可能となり。
所定のデータ処理に利用できる状態となる。従って、例
えば主記憶装置に送られる一連の読出し命令信号Ｒ１な
いしＲ１に対応するデータが、すべて主記憶装置から読
出しバッファに移送され、且つ利用可能状態となるまで
のスループットは、第４図（ａ）からも明らかなように
、１ｓｔ秒という比較的長い々シン・サイクルを要する
。
えば主記憶装置に送られる一連の読出し命令信号Ｒ１な
いしＲ１に対応するデータが、すべて主記憶装置から読
出しバッファに移送され、且つ利用可能状態となるまで
のスループットは、第４図（ａ）からも明らかなように
、１ｓｔ秒という比較的長い々シン・サイクルを要する
。
すなわち、従来のデータ処理装置においては、緩衝記憶
装置バイパス状態において、主記憶装置から広範囲にわ
たる大量のデータを読出して移送する場合、読出しバッ
ファにおける格納領域の個数に起因する制約のため、連
続して送出できる読出し命令信号の数に制約があシ、緩
衝記憶装置ノくイバス状態におけるデータ移送の低速化
という作用と相まって、データ読出しにかかわるスルー
プットが比較的に長くな９、データ処理速度を低速化さ
せる一要因を為すという欠点がある。
装置バイパス状態において、主記憶装置から広範囲にわ
たる大量のデータを読出して移送する場合、読出しバッ
ファにおける格納領域の個数に起因する制約のため、連
続して送出できる読出し命令信号の数に制約があシ、緩
衝記憶装置ノくイバス状態におけるデータ移送の低速化
という作用と相まって、データ読出しにかかわるスルー
プットが比較的に長くな９、データ処理速度を低速化さ
せる一要因を為すという欠点がある。
（発明の目的）
本発明の目的は上記の欠点を除去し、緩衝記憶装置バイ
パス状態において、主記憶装置から大量のデータを移送
する場合、・複数系統の独立した読出しバッファを、縦
続的に連結された１系統の読出しバッファとして使用す
ることにより、読出しバッファの格納領域数による制約
を排除して、主記憶装置からのデータ移送にかかわるス
ループットを改善するデータ処理装置を提供することに
ある。
パス状態において、主記憶装置から大量のデータを移送
する場合、・複数系統の独立した読出しバッファを、縦
続的に連結された１系統の読出しバッファとして使用す
ることにより、読出しバッファの格納領域数による制約
を排除して、主記憶装置からのデータ移送にかかわるス
ループットを改善するデータ処理装置を提供することに
ある。
（発明の構成）
不発明のデータ処理装置は、主記憶装置、緩衝記憶装置
および中央処理装置等よシ形成されるデータ処理装置に
おいて、前記主記憶装置または前記緩衝記憶装置から、
所定の読出し命令信号を介して移送されてくるデータを
格納する。それぞれ工ないしＮ（ｌよυ大きい整数）個
の格納領域を肩する複数系統の読出しバッファと、前記
複数系統の読出しバッファを、複数系統の独立したバッ
ファとして使用するか、＝ｌ’たは、縦続的に連結され
た１系統のバッファとして使用するかの、いずれかの使
用方法を選択するためのバッファ選択制御手段と、を備
えて構成される。
および中央処理装置等よシ形成されるデータ処理装置に
おいて、前記主記憶装置または前記緩衝記憶装置から、
所定の読出し命令信号を介して移送されてくるデータを
格納する。それぞれ工ないしＮ（ｌよυ大きい整数）個
の格納領域を肩する複数系統の読出しバッファと、前記
複数系統の読出しバッファを、複数系統の独立したバッ
ファとして使用するか、＝ｌ’たは、縦続的に連結され
た１系統のバッファとして使用するかの、いずれかの使
用方法を選択するためのバッファ選択制御手段と、を備
えて構成される。
（発明の実施例）
以下１本発明について図面を参照して詳細に説明する。
第１図は１本発明の一実施例の部分ブロック図である。
図に示されるように１本発明には、読出しバッファ（Ｉ
）１と、読出しバッファ（■）２と１選択回路３と、読
出しバッファ・ポインタ制御回路５およびｉｂＵ ９１
’フリツプ・フロップ６よ構成るバッファ選択制御手段
４とを部分構成要素として備えている。
）１と、読出しバッファ（■）２と１選択回路３と、読
出しバッファ・ポインタ制御回路５およびｉｂＵ ９１
’フリツプ・フロップ６よ構成るバッファ選択制御手段
４とを部分構成要素として備えている。
不発りｊのデータ処理装置において、緩衝記憶装置を介
してデータ移送の行われている運用状態においては、第
１図に示される読出しバッファ（Ｉ）１と、読出しバラ
ノア（■）２とは、それぞれ独立に読出しバッファ機能
ヲ果してｐシ、前述の従来例の場合と同様に、鋲２図に
示されるような、二つの独立した系のバッファの格納領
域は独立して循環使用され、主記憶装置または緩衝記憶
装置から移送されてくるデータは、データ線２０をブｒ
してバッファ・ポインタ制御回路５および制御フリップ
・フロップ６よ構成るバッファ選択制御手段４によシ指
足される格納領域に格納され、次のマシン・サイクル以
廃では、この格納領域に格納されたデータが、選択回路
３を経由しデータ線２１を介して所定の演算回路に送ら
れて演算処理される。
してデータ移送の行われている運用状態においては、第
１図に示される読出しバッファ（Ｉ）１と、読出しバラ
ノア（■）２とは、それぞれ独立に読出しバッファ機能
ヲ果してｐシ、前述の従来例の場合と同様に、鋲２図に
示されるような、二つの独立した系のバッファの格納領
域は独立して循環使用され、主記憶装置または緩衝記憶
装置から移送されてくるデータは、データ線２０をブｒ
してバッファ・ポインタ制御回路５および制御フリップ
・フロップ６よ構成るバッファ選択制御手段４によシ指
足される格納領域に格納され、次のマシン・サイクル以
廃では、この格納領域に格納されたデータが、選択回路
３を経由しデータ線２１を介して所定の演算回路に送ら
れて演算処理される。
このように、読出しバッファ（■）１と、読出しバッフ
ァ（ｎ） ２とが、それぞれ独立に機能する状態は。
ァ（ｎ） ２とが、それぞれ独立に機能する状態は。
バッファ選択制御手段４において、制御フリップ・フロ
ップ６か１１０“の状態の晴に、読出しバッファ・ポイ
ンタ制御回路５において生成され、読出しバッファ（１
）１および読出しバッファ（■）２に送られる制御信号
によって制御されて選択設定される。
ップ６か１１０“の状態の晴に、読出しバッファ・ポイ
ンタ制御回路５において生成され、読出しバッファ（１
）１および読出しバッファ（■）２に送られる制御信号
によって制御されて選択設定される。
一方、前述のように緩衝記憶装置バイパス状態において
データ移送する場合には％ ｆｌｔ＋ｉｌ＋＋フリッグ
・フロップ６Ｕ’ゝ１“の状態となシ、この状態に対応
して説出しバッフプ◆ホインタ制御回路５において、然
るべき格納領域を示すポインタが生成され、読出しバッ
ファ（Ｉ）１と、読出しバッファ（■）２との双方に信
号線３０を介して送られるポインタ信号と、選択回路３
に信号線３１を介して送られる選択信号とによって、こ
れらの二つの独立した読出しバッファは、第３図に示さ
れるように、Ａ領域、Ｂ領域、Ｃ領域、Ｄ領域、Ｅ領域
、Ｆ領域、Ｃ領域およびＨ領域の、８個の格納領域が縦
続的に連結されて、１系統の読出しバッファとし１循環
使用される。
データ移送する場合には％ ｆｌｔ＋ｉｌ＋＋フリッグ
・フロップ６Ｕ’ゝ１“の状態となシ、この状態に対応
して説出しバッフプ◆ホインタ制御回路５において、然
るべき格納領域を示すポインタが生成され、読出しバッ
ファ（Ｉ）１と、読出しバッファ（■）２との双方に信
号線３０を介して送られるポインタ信号と、選択回路３
に信号線３１を介して送られる選択信号とによって、こ
れらの二つの独立した読出しバッファは、第３図に示さ
れるように、Ａ領域、Ｂ領域、Ｃ領域、Ｄ領域、Ｅ領域
、Ｆ領域、Ｃ領域およびＨ領域の、８個の格納領域が縦
続的に連結されて、１系統の読出しバッファとし１循環
使用される。
このように、読出しバッファ（１）１と、読出しバッフ
ァ（■）２とが８個の格納領域を有する１系統の読出し
バッファとして機能する状態においては、前述のように
緩衝記憶装置バイパスの状態で、主記憶装置に対する読
出し命令信号発行のマシン・サイクルに対して、７マシ
ン・サイクル経過後にデータ確定の応答信号と所定のデ
ータとが返送されてくるので、第４図（ｂ）に示される
ように、マシン・サイクル２０１において主記憶装置に
送出される読出し命令信号Ｒ１により開始され、引続く
マシン・サイクル２０２．２０３．２０４．２０５．２
０６゜・・・・・・、２１４，２１５，２１６． ・・
・・・・において、各マシン・サイクルごとに主記憶装
置に送られる一連の読出し命令信号Ｒ，＝・＋ Ｒ３＋
Ｒ４１Ｒ５＊ Ｒ６ｒ・・・・・・。
ァ（■）２とが８個の格納領域を有する１系統の読出し
バッファとして機能する状態においては、前述のように
緩衝記憶装置バイパスの状態で、主記憶装置に対する読
出し命令信号発行のマシン・サイクルに対して、７マシ
ン・サイクル経過後にデータ確定の応答信号と所定のデ
ータとが返送されてくるので、第４図（ｂ）に示される
ように、マシン・サイクル２０１において主記憶装置に
送出される読出し命令信号Ｒ１により開始され、引続く
マシン・サイクル２０２．２０３．２０４．２０５．２
０６゜・・・・・・、２１４，２１５，２１６． ・・
・・・・において、各マシン・サイクルごとに主記憶装
置に送られる一連の読出し命令信号Ｒ，＝・＋ Ｒ３＋
Ｒ４１Ｒ５＊ Ｒ６ｒ・・・・・・。
Ｒ，、、Ｒ，、、Ｒ１６，・・・・・・は、前述の従来
例の場合と異なシ中断することがない。このことは、第
４図（ｂ）より明らかなように、読出しバッファの単一
の系で循環使用される格納領域が、上記のように８個に
拡大された形となっているために、読出し命令信号発行
に対応するデータ確定の応答信号の返送タイミングが、
上記のように７マシン・サイクルを要する場合には、マ
シン・サイクル２０１ないし２０８において、読出し命
令信号Ｒ，４いしＲ８を連続して送出できることと、読
出し命令信号Ｒ□に対する応＆信号ＰＲ１がマシン・サ
イクル２０８において返送されて来て、マシン−サイク
ル２０９においては、１個の格納佃域のデータが取出し
可能なＵの状態となシ％読出し命令信号Ｒ１に続＜Ｒｅ
を主記憶装置に発行することが可能となることによる。
例の場合と異なシ中断することがない。このことは、第
４図（ｂ）より明らかなように、読出しバッファの単一
の系で循環使用される格納領域が、上記のように８個に
拡大された形となっているために、読出し命令信号発行
に対応するデータ確定の応答信号の返送タイミングが、
上記のように７マシン・サイクルを要する場合には、マ
シン・サイクル２０１ないし２０８において、読出し命
令信号Ｒ，４いしＲ８を連続して送出できることと、読
出し命令信号Ｒ□に対する応＆信号ＰＲ１がマシン・サ
イクル２０８において返送されて来て、マシン−サイク
ル２０９においては、１個の格納佃域のデータが取出し
可能なＵの状態となシ％読出し命令信号Ｒ１に続＜Ｒｅ
を主記憶装置に発行することが可能となることによる。
勿論、Ｒｏに続（１（１ｏ、 Ｒ，、、Ｒ，、、、、・
、・、Ｒ，。
、・、Ｒ，。
を、中断することなく主記憶装置に発行することができ
、それぞれ対応するデータが読出されて。
、それぞれ対応するデータが読出されて。
遂次１系統の読出しバッファとして研能する胱出しバッ
ファ（Ｉ）１および読出しバッファ（ｎ） ２に移送さ
れて１選択回路３を経由して演算回路に送られて、所定
のデータ処理が円滑に実行されることは明らかである。
ファ（Ｉ）１および読出しバッファ（ｎ） ２に移送さ
れて１選択回路３を経由して演算回路に送られて、所定
のデータ処理が円滑に実行されることは明らかである。
このヰ）合、従来のデータ処理装置における主記憶装置
からのデータ移送にかかるスループットと。
からのデータ移送にかかるスループットと。
本発明のデータ処理装置における上記と同一のデータ移
送に〃１かるスルーグツトとを比較して見ると、第４図
（ａ）および（１））に示される両ケースの命令信号タ
イミングφチャートにおける比較対応によシ明らかなよ
うに、例えは読出し命令信号Ｒ６に対するデータ確定の
応′４ｒ伯号の返送タイミングについては、４マシン・
サイクル（４ｔ）の時間差を生じる。すなわち１本発明
のデータ処１１装置においては、緩衝配係“装置バイパ
ス状態において、広範囲にわたる大量のデータを、主記
憶装置１の二つの領域＋ｙ＋で移送する広範囲移送命令
（ムーブ）にオイては、このデータ移送にかかわるスル
ープットが、・σε来のデータ処理装置に比較して短縮
化され、一段と改善される。
送に〃１かるスルーグツトとを比較して見ると、第４図
（ａ）および（１））に示される両ケースの命令信号タ
イミングφチャートにおける比較対応によシ明らかなよ
うに、例えは読出し命令信号Ｒ６に対するデータ確定の
応′４ｒ伯号の返送タイミングについては、４マシン・
サイクル（４ｔ）の時間差を生じる。すなわち１本発明
のデータ処１１装置においては、緩衝配係“装置バイパ
ス状態において、広範囲にわたる大量のデータを、主記
憶装置１の二つの領域＋ｙ＋で移送する広範囲移送命令
（ムーブ）にオイては、このデータ移送にかかわるスル
ープットが、・σε来のデータ処理装置に比較して短縮
化され、一段と改善される。
この要因は、それぞれ１１いしＮ（ｌより大きい・槽数
）個の格納領域を有する２系統ないし、一般的には複数
系統の独立した続出しバッファを。
）個の格納領域を有する２系統ないし、一般的には複数
系統の独立した続出しバッファを。
バッファ選択制御手段から送られてくるポインタ信号な
らびに制御信号によシ、１系統の読出しノ（ラン７とし
て再編成し２、格納領域数を実質的に増大して、緩衝記
憶装置バイパス状態における読出し命令信号発行に対応
するデータ確定の応答信号の返送にかかるマシン・サイ
クル数と同等か、またはそれり上の格納領域数とし、主
起ｔ！装置に対する読出し命令信号の中断マシン・サイ
クルを生じないようにしていることによる。
らびに制御信号によシ、１系統の読出しノ（ラン７とし
て再編成し２、格納領域数を実質的に増大して、緩衝記
憶装置バイパス状態における読出し命令信号発行に対応
するデータ確定の応答信号の返送にかかるマシン・サイ
クル数と同等か、またはそれり上の格納領域数とし、主
起ｔ！装置に対する読出し命令信号の中断マシン・サイ
クルを生じないようにしていることによる。
なお、上記の従来例および本発明においては、説明の便
宜上、２系統の読出しバッファとして、それぞれ４個の
格納領域を有する場合について説明したが、上述のよう
に、それぞれ１ないしＮ（１よシ大きい整数）個の格納
領域を有する場合においても、更にまた読出し、バッフ
ァの系統が２以上の複数系臂である場合においても、本
発明が有効に適用されることは言うまでもない。１だ。
宜上、２系統の読出しバッファとして、それぞれ４個の
格納領域を有する場合について説明したが、上述のよう
に、それぞれ１ないしＮ（１よシ大きい整数）個の格納
領域を有する場合においても、更にまた読出し、バッフ
ァの系統が２以上の複数系臂である場合においても、本
発明が有効に適用されることは言うまでもない。１だ。
同じく上記の動作峠明においては％ ｉｉＦ、憶装置か
ら読出しバッファに移送されるデータの相手方が、演算
回路でおる場合について説明されているが、一般的には
演算回路のみに駆足されるものではないことは明らかで
ある。
ら読出しバッファに移送されるデータの相手方が、演算
回路でおる場合について説明されているが、一般的には
演算回路のみに駆足されるものではないことは明らかで
ある。
（発明の効果）
以上詳細に説明したように１本発明は、主記憶装置、緩
衝記憶装置および中央処理装置等よシ形成されるデータ
処理装置において、広範囲移送命令で、複数系統の独立
した読出しバッファを縦続的に連結された１系統の読出
しバッファとして使用することにより、主記憶装置から
の大量のデータ移送のスループットが改善されるという
効果がある。
衝記憶装置および中央処理装置等よシ形成されるデータ
処理装置において、広範囲移送命令で、複数系統の独立
した読出しバッファを縦続的に連結された１系統の読出
しバッファとして使用することにより、主記憶装置から
の大量のデータ移送のスループットが改善されるという
効果がある。
第１図は、本発明の一実施例の部分ブロック図、第２図
および第３図は、それぞれ読出しバッファの各格納領域
の循環使用の説明図、第４図（ａ）および（ｂ）は、そ
れぞれ読出し命令信号とバッファのデータ受取シの過程
を示すタイミング−チャートである。図において、ｌ・
・・・・・読出しバッファ＜１）、２・・・・・・読出
しバッファ（Ｉｔ）、３・・・・・・選択回路、４・・
・・・・バッファ選択制御手段、５・川・・読出しバッ
ファーポインタ制御回路、６・・・・・・制御フリラグ
・フロラＬ１″）ｈｖ
および第３図は、それぞれ読出しバッファの各格納領域
の循環使用の説明図、第４図（ａ）および（ｂ）は、そ
れぞれ読出し命令信号とバッファのデータ受取シの過程
を示すタイミング−チャートである。図において、ｌ・
・・・・・読出しバッファ＜１）、２・・・・・・読出
しバッファ（Ｉｔ）、３・・・・・・選択回路、４・・
・・・・バッファ選択制御手段、５・川・・読出しバッ
ファーポインタ制御回路、６・・・・・・制御フリラグ
・フロラＬ１″）ｈｖ
Claims (1)
- 【特許請求の範囲】 主記憶装置、緩衝記憶装置および中央処理装置等より形
成されるデータ処理装置において。 前記主記憶装置または前記緩衝記憶装置から。 所定の読出し命令信号を介して移送されてくるデータを
格納する。それぞれ１ないしＮ（１より大きい整数）個
の格納領域を有する複数系統の読出しバッファと。 前記複数系統の読出しバッファを、複数系統の独立した
バッファとして使用するか、または、縦続的に連結され
た１系統のバッファとして使用するかの、いずれかの使
用方法を選択するだめのバッファ選択制御手段と、を備
えることを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59061524A JPS60205647A (ja) | 1984-03-29 | 1984-03-29 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59061524A JPS60205647A (ja) | 1984-03-29 | 1984-03-29 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60205647A true JPS60205647A (ja) | 1985-10-17 |
| JPH0317143B2 JPH0317143B2 (ja) | 1991-03-07 |
Family
ID=13173568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59061524A Granted JPS60205647A (ja) | 1984-03-29 | 1984-03-29 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60205647A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02123453A (ja) * | 1988-11-02 | 1990-05-10 | Mitsubishi Electric Corp | ネットワーク・システムのデータ転送方式 |
| US5084837A (en) * | 1988-01-22 | 1992-01-28 | Sharp Kabushiki Kaisha | Fifo buffer with folded data transmission path permitting selective bypass of storage |
-
1984
- 1984-03-29 JP JP59061524A patent/JPS60205647A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5084837A (en) * | 1988-01-22 | 1992-01-28 | Sharp Kabushiki Kaisha | Fifo buffer with folded data transmission path permitting selective bypass of storage |
| JPH02123453A (ja) * | 1988-11-02 | 1990-05-10 | Mitsubishi Electric Corp | ネットワーク・システムのデータ転送方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0317143B2 (ja) | 1991-03-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |