JPH035849A - 記憶装置アクセス選択方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目　次］ 概要 産業上の利用分野 従来の技術と発明が解決しようとする課題課題を解決す
るための手段 作用 実施例 発明の効果 〔概要〕 独立に動作する複数個のバンクからなる複数個の記憶装
置と、該記憶装置のアクセス単位へのアクセスを発行す
る複数個のアクセス発生装置と、該アクセス発生装置か
らの上記記憶装置のアクセス単位へのアクセスを選択し
て送出するアクセス選択回路を有する記憶部制御装置と
からなる計算機システムにおける記憶装置アクセス選択
方式に関し、 記憶装置に対するアクセスを効率良く行い、計算機シス
テムの処理能力を向上させることを目的とし、 計算機システムの記憶部制御装置は、アクセス発生装置
からのアクセスを受け取る複数個のレジスタを、それぞ
れのアクセス発生装置対応に持ち、同一タイミングには
、１個のアクセスを選択するアクセス選択回路を複数個
備えて、上記アクセス選択回路が上記レジスタからの、
予め、定められた優先順位指示信号■に従って、該記憶
装置のアクセス単位へのアクセスを選択する際に、該複
数個のアクセス選択回路毎のアクセス発生装置の優先１
順位を、上記予め、定められた優先順位指示信号■と協
働して切り替える優先順位信号■を発生する回路を設け
て、同一タイミングに、上記複数個の記憶装置のアクセ
ス単位に、上記複数個のアクセス発生装置からのアクセ
スを排他的に選択して送出するように構成する。

〔卒業上の利用分野〕

本発明は、独立に動作する複数個のバンクからなる複数
個の記憶装置と、該記憶装置のアクセス単位へのアクセ
スを発行する複数個のアクセス発生装置と、該アクセス
発生装置からの上記記憶装置のアクセス単位へのアクセ
スを選択して送出するアクセス選択回路を有する記憶部
制御装置とからなる計算機システムにおける記憶装置ア
クセス選択方式に関する。

近年の計算機システムにおいては、処理すべきデータ量
の増大化等により、益々処理能力の向上が要求されてき
ている。

然し、データの蓄積部としての記憶装置においては、該
データの書き込み、読み出しの為に必要な時間は、最近
の記憶素子の大容量化に伴い、該計算機システムの中央
処理装置（ＣＰＵ）の処理速度に比較して、決して速く
ないのが現状である。

又、該計算機システムの処理能力を向上させる為に、シ
ステム内に、複数個の中央処理装置（ＣＰＵ）を持つこ
とも多くなってきていて、記憶装置に対するアクセス速
度の向上要求が高まっている。

このような事情から記憶装置に対するアクセスの効率を
よりよくして、アクセス速度を向上することができる記
憶装置アクセス選択方式が必要とされる。

〔従来の技術と発明が解決しようとする課題〕第３図は
従来の記憶装置アクセス選択方式を説明する図であり、
（ａ）は計算機システムの構成例を示し、（ｂ）は記憶
部制御装置内でのアクセス選択方式を示した図である。

従来から計算機システム内に複数個のアクセス発生装置
、例えば、中央処理装置（ＣＰＵ（０）　、　（１，）
　＋１と、複数個のバンクからなる記憶装置（ＭＳＵ　
０゜１）３を複数個を持ち、記憶部制御装置２において
、上記中央処理装置（ＣＰＵ（０）　、　（１）　）　
１からのアクセスを受け取る複数個のレジスタ（ＲＥＧ
　Ｏ〜３）２１を、それぞれの中央処理装置（以下、Ｃ
ＰＵ　（０）（１）という）１対応に持ち、同一タイミ
ングには、１個のアクセスを選択するアクセス選択回路
（ＰＲＩＯ）２２を持つシステムは知られている。

通常、上記アクセス選択回路（ＰｒｌＩＯ）　２２に対
して、ユニントプライオリティ回路（以下、ＵＰＲＩＯ
という）２３が設けられており、１９ＵＰＲＩｏ　２３
の値が０”のとき、ＣＰＵ（０）　１からのアクセスが
ＣＰＵ（１）１からのアクセスより優先順位が高いこと
を該アクセス選択回路２２に指示■し、該ＵＰＲＩ０２
３の値がｌ゛のとき、ＣＰＵ（１）　１からのアクセス
がＣＰＬＩ　（０）　ｌからのアクセスより優先順位が
高いことを指示■するものとする。

今、従来技術の延長上で、記憶装置（ＭＳＵ　０．１）
３へのアクセス効率を向上させる為に、例えば、■タイ
ミングに２個のアクセスを処理することを考え、アクセ
ス選択回路（ＰＲＩＯ）を、図示されている如くに２個
（ＰＲＩＯＯ，１）設けた場合を考える。

各ＣＰＵ（０，１）　１からのアクセスが、レジスタ（
ＲＥＧＯ〜３）２１に設定され、該アクセス選択回路（
ＰＲＩＯ０，１）　２２で、上記［ＩＰＩ？Ｉ０２３の
条件によって選択されたアクセスが、記憶装置（ＭＳ［
Ｊ　Ｏ，１）　３に送出されると共に、各パイプライン
（ＰＩＰＥ　Ｏ，１）　２５に入力される。

該記憶装置（ＭＳＵ　Ｏ，１）　３からはアクセスタイ
ム後、読み出しデータ（ＲＤ）が送られてくる。

各パイプライン（ＰＩＰＥ　Ｏ，１）　２５からは、該
アクセスタイムに合わせて、読み出し制御回路（ＲＯ−
ＣＯＮＴＲＯＬ）　２６に入力されたＣＰＵ（０，１）
　１を識別する為の選択信号がセレクタ（ＳＥＬ　Ｏ，
１）　２７に送出され、該選択信号によって選択された
データ（ＲＤ）が、対応するＣＰＵ（０，１）　１に返
送される。

ここで、同一の０２口（Ｏ）１のアクセスがレジスタ（
ＲＥＧ　Ｑ、１）　２１に設定されており、それぞれ、
記憶部？ｉｉ（ＭＳＵ　Ｏ，１）　３にアクセスする場
合を考える。

ＩＪＰＲＩＯでは、値が°０゛であって、ＣＰＵ（０）
　１のアクセスの優先順位が高い場合、アクセス選択回
路（ＰＲＩＯＯ，１）　２２において、ＣＰＵ（０）　
１の上記２個のアクセスが選択される。

然し、上記従来方式においては、ＣＰＵ（０）　１への
リードデータ（ＲＤ）のバスは１個しかないので、該Ｃ
ＰＵ（０）　１のアクセスは、１タイミングには１個し
か選択できず、上記アクセス選択回路（ＰＲＩＯＯ，又
は、１）２２の何れかのアクセスは抑止されな・ければ
ならない。

ここで、若し、アクセス選択回路（ＰＲＩＯ１）　２２
のアクセス（具体的には、その出力）が抑止されたとす
ると、例えば、ＣＰ［Ｉ（１）　１のアクセスでアクセ
ス選択回路（ＰＲＩＯ１）　２２で選択可能なアクセス
があった場合、該選択可能なアクセスが選ばれなくなり
、記憶装置（ＭＳＬＩ　Ｏ，１）　３へのアクセス効率
が低下するという問題があった。

勿論、ＣＰＵ（０，１）　１のアクセス（具体的には、
レジスタ（ＲＥＧ　Ｏ，１，又は、２．３））の中で、
最初から１個に絞り、他のアクセス選択回路（ＰＲｒｏ
　０．又は、１）２２に参加させない機構を設けると、
上記のように、一方のアクセス選択回路（ＰＲＩＯＯ，
又は、１）２２を抑屯する必要はなくなるが、該アクセ
ス選択回路（ＰＲＩＯ０，１）　２２の論理段数が増え
る事となり、論理遅延が増加する問題と、それぞれのア
クセス選択回路（ＰＲＩＯ，０，１）　２２で絞られた
アクセスが、ＣＰＵ（０）、　ＣＰＵ（１）　１からの
ものであって、且つ、同一記憶装置（例えば、ＭＳ［Ｉ
　Ｏ）　３へのものであると、他方のＣＰｔ１　（０）
　、又は、ＣＰＩＩ　（１）　１からのアクセスは選択
されないことになる為、得策な方法ではない。

特に、ＣＰ（１（０）、　ＣＰｔ１（１）に対応する回
路が、別の高集積回路（ＬＳＩ）に分割された場合には
、他の高集積回路（ＬＳＩ）からの伝播遅延の増加が大
きな問題となる。

本発明は上記従来の欠点に鑑み、独立に動作する複数個
のバンクからなる複数個の記憶装置と、該記憶装置のア
クセス単位へのアクセスを発行する複数個のアクセス発
生装置と、該アクセス発生装置からの上記記憶装置のア
クセス単位へのアクセスを選択して送出するアクセス選
択回路を有する記憶部制御装置とからなる計算機システ
ムにおいて、記憶装置毎のアクセス発生装置間の優先順
位を切り替・える優先順位信号■を発生する回路を設け
て、記憶装置アクセスを排他的に選択【例えば、１つの
アクセス選択回路がＣＰＵ　（０）からのアクセスを選
択したとき、他のアクセス選択回路はＣＰＵ（１）から
のアクセスを選択する）することで、該記憶装置に対す
るアクセスを効率良く行い、計算機システムの処理能力
を向上させることができる記憶装置アクセス選択方式を
提供することを目的とするものである。

〔課題を解決するための手段］ 第１図は本発明の原理構成図である。

上記の問題点は下記の如くに構成した記憶装置アクセス
選択方式によって解決される。

（１）独立に動作する複数個のバンクからなる複数個の
記憶装置３と、 該記憶装置３のアクセス単位へのアクセスを発行する複
数個のアクセス発生装置１と、該アクセス発生装置１か
らの上記記憶装置３へのアクセスを選択して送出する記
憶部制御装置２とからなる計算機システムにおいて、 該記憶部制御装置２は、上記アクセス発生装置１からの
アクセスを受け取る複数個のレジスタ２１を、それぞれ
のアクセス発生装置１対応に持ち、同一タイミングには
、１個のアクセスを選択するアクセス選択回路２２を複
数個備えて、該アクセス選択回路２２が、上記レジスタ
２１から、予め、定められた優先順位指示信号■に従っ
て、該記憶装置３のアクセス単位へのアクセスを選択す
る際に、該複数個のアクセス選択回路２２毎のアクセス
発生装置１の優先順位を、上記予め、定められた優先順
位指示信号■と協働して切り替える優先順位信号■を発
生する回路２４を設けて、 上記優先順位信号［１］、［２］に基づいて、同一タイ
ミングに、上記複数個の記憶装置３のアクセス単位に、
上記複数個のアクセス発生装置１がらのアクセスを排他
的に選択して送出するように構成する。

（２）上記複数個のアクセス選択回路２２は、上記記憶
装置３のアクセス単位に対応して設けるように構成する
。

（３）上記予め、定められた優先順位指示信号■を、あ
るアクセス発生装置１からのアクセスが選択される毎に
更新して、動的に優先順位を変更するように構成する。

〔作用〕

即ち、本発明によれば、独立に動作する複数個のバンク
からなる複数個の記憶装置と、該記憶装置のアクセス単
位へのアクセスを発行する複数個のアクセス発生装置と
、該アクセス発生装置からの上記記憶装置のアクセス単
位へのアクセスを選択して送出するアクセス選択回路を
備えた記憶部制御装置とからなる計算機システムにおい
て、該アクセス選択回路でのアクセス発生装置、例えば
、中央処理装置（ＣＰＩＪ（０）、　ＣＰＵ（１）１間
の優先順位を指示■するユニットプライオリティ回路（
ＵＰＲＩＯ）に加えて、アクセス単位である、例えば、
記憶装置（ＭＳＵ　Ｏ，１）毎の該アクセス発生装置間
の優先順位を、上記ユニットプライオリティ回路（ＵＰ
ＲＩＯ）からの上記優先順位指示信号■と協働して排他
的に切り替える優先順位信号■を発生するメモリプライ
オリティ回路（ＭＰＲＩＯ）を設けて、同一タイミング
で、例えば、２個の記憶語ｆｉ（ＭＳＵ　０．１）に対
応して設けられているアクセス選択回路（ＰＲＩＯＱ。

１）の一方で、ＣＰ［Ｉ　（０）側のアクセスを選択し
た場合には、他方では、ＣＰＵ（１）側のアクセスを選
択することができるようにしたものであるので、記憶装
置（ＭＳＵ　Ｏ）へのアクセスと、上記とは異なるアク
セス単位である記憶装置（ＭＳＵ　１）へのアクセスと
が同時に選択されることになり、効率の良い記憶装置ア
クセス選択ができる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

前述の第１図が本発明の原理構成図であり、第２図は本
発明の一実施例を示した図であって、（ａ）はユニット
プライオリティ回路（ＵＰＲＩＯ）の構成例を示し、（
ｂ）はメモリプライオリティ回路（−ＰＲＩＯ）の構成
例を示し、（ｃｌ）〜（ｃ４）は記憶装置アクセス選択
方式を模式的に示したもので、上記ユニットプライオリ
ティ回路（ｔｌＰＲＩＯ）　２３からの優先順位指示信
号■と、メモリプライオリティ回路（門ＰＲＩＯ）　２
４からの優先順位指示信号■とが協働して、アクセス単
位（例えば、記憶装置（ＭＳＵ　Ｏ，１）　ｌ毎に設け
られているアクセス選択回路（Ｐ［？ｒ００，１．）　
２２で、アクセス発生装置、例えば、ｃｐ口（０）、（
１）　１からの該記憶装置（ＭＳＵ　Ｏ，１）へのアク
セスを排他的に選択する機構が本発明を実施するのに必
要な手段である。尚、企図を通して同じ符号は同じ対象
物を示している。

以下、第１図を参照しながら、第２図によって、本発明
の記憶装置アクセス選択方式を説明する。

先ず、ユニットプライオリティ回路（以下、ＩＪＰＲＩ
Ｏという）は、勿論、固定的に優先順位指示信号■を出
力するように構成しても良いが、本実施例においては、
記憶装置（ＭＳＵ　Ｏ，１）に対するアクセスの選択を
均等化する為に、（ａ）図に示したように、アクセス選
択回路（ＰＲＩＯＯ，１）　２２で、ＣＰｔ１（０）１
のアクセスが選択されると　１゛が設定され、ＣＰ［Ｉ
（１）　１のアクセスが選択されると０゛が設定され、
ＣＰＵ（０）　、　（１）が同時に選択されると、前の
値が保持される回路で、それぞれの態様に対応した優先
順位指示信号■をアクセス選択回路（ＰＲＩＯ０，１）
２２に出力する。即ち、現在のアクセスの態様によって
、次のアクセス発生装置の優先順位が、該アクセス選択
回路（Ｐｌ？ＩＯ０，１）　２２で動的に変更されるよ
うに動作する。

次に、本発明のメモリプライオリティ回路（以下、ＭＰ
ＲＩＯという）２４は、（ｂ）図に示したように、アク
セス選択回路（ＰＲＩＯＯ，１）　２２で、ＣＰＵ　（
０）　、　（１）１のアクセスが同時に選ばれると、前
の値を反転し、片方のみであると、該前の値を保持する
ように構成されていて、それぞれの態様に対応した優先
順位指示信号■をアクセス選択回路（ＰＲＩＯ０，１）
２２に出力する。

そして、上記優先順位指示信号■ｕｐｐｒｏ・０はＣＰ
［Ｉ（０）　１　（７）７クセスがＣＰＵ（１）　１　
（７）７／７セスより優先順位が高いことを意味し、Ｉ
ＩＰＲＩＯ＝１はＣＰ［Ｉ（１）１のアクセスがＣＰＵ
（０）　１のアクセスより優先順位が高いことを意味し
ており、上記優先順位指示信号■ＭＰＲＩ０・０の場合
には、例えば、記憶装置（ＭＳＵ　Ｏ）　３用のアクセ
ス選択回路（Ｐ［ＯＯ）　２２においては、優先順位が
ＵＰＲＩＯ２３に従い、他の記憶装置（ＭＳｔｌ　１）
　３用のアクセス選択回路（ＰＲＩＯり　２２において
は、［ＩＰＩ？ＩＯ２３で優先順位の高いＣＰＩＩ　（
０）　、又は、ＣＰＵ（１）からのアクセスに、記憶装
置（ＭＳＵ　Ｏ）　３へのアクセスがある場合には、他
方のｃｐυ（１）、又は、ＣＰＵ　（０）の優先順位を
高くし、該アクセスがなければ、ＩＩＰＲＩＯ２３の優
先順位に従うように機能させる。

同様にして、ＭＰｌ？ＩＯ・１の場合には、記憶装置（
ＭＳＵ　１．）　３用のアクセス選択回路（ＰＲＩＯ１
）　２２においては、優先順位がＩＩＰＲＩＯ２３に従
い、記憶装置（ＭＳＩＩ　Ｏ）　３用のアクセス選択回
路（ＰＲＩＯＯ）　２２におイテは、ＩＩＰＲＩＯ２３
で優先順位の高イＣｒ’ｔｌ（０）、又は、ＣＰＵ（１
）からのアクセスに、記憶装置（ＭＳＩＪ　ｌ）３への
アクセスがある場合には、他方のＣＰＵ（１）。

又は、ＣＰＩＪ　（（１）の優先順位を高くし、該アク
セスがなければ、ＵＰＲＩＯ２３の優先順位に従うよう
に機能させる。

このアクセス選択回路（ＰＲＩＯＯ，１）　２２におい
て、ＵＰＲＩＯ２３からの優先順位指示信号■と、ＭＰ
ＲＩＯ２４からの優先順位指示信号■とが協働して、上
記の如きアクセス選択動作を行う機構が本発明の特徴的
な機構である。

今、ＣＰｔ１　（０）　！　（１）　１からのアクセス
が設定されるし’；スタ（ＲＥＧ　Ｏ，２）　２１ニは
、記憶装置（ＭＳＵ０）３用のアクセスがあり、レジス
タ（＋？［ＥＧ　１，３）　２１には、記憶装置（ＭＳ
Ｕ　１）　３用のアクセスがあるとする。

又、ＵＰＲＩＯ＝０．　ＭＰＲＩＯ＝０テあるとすると
、（ＣＩ）図に示した如くに、アクセス選択回路（ＰＲ
ＩＯＯ）　２２にはレジスタ（ＲＥＧ　Ｏ，２）　２１
に設定されたアクセスが入力され、ＵＰＲＩｏ・０であ
るから、ＣＰＵ（０）　１の優先順位が高いことを示し
ているので、該アクセス選択回路（ＰＲＩＯＯ）　２２
では、ＣＰＩＪ（０）　１からのアクセス（記憶装置（
ＭＳＵ　Ｏ）　３用アクセス）が設定されているレジス
タ（ＲＥＧ　Ｏ）　２１が選択される。

又、アクセス選択回路（ＰＲＩＯＩ）　２２にはレジス
タ（ＲＥＧ　１．３）　２１に設定されたアクセスが入
力され、ＵＰＲＩｏ・０であるから；　ＣＰｔ１（０）
　１の優先順位が高いことを示しているが、阿Ｐｆ？Ｉ
Ｏ＝０であって、且つ、アクセス選択回路（ＰＩ？Ｉ０
０）　２１でＣＰＵ（０）　１の記憶語ＷＵｓｕ　Ｏ）
　３へのアクセスがあるので、前述のように、他方、部
ち、ＣＰｔ１（１）　１からの優先順位が高くなり、該
ＣＰＩＪ（１）　ｌからのアクセス（記憶装置（ＭＳＵ
　１）　３用アクセス）が設定されているレジスタ（Ｒ
ＥＧ　３）　２１が選択されることになる。

この選択により、ＵＰＲＩＯ２３は、ＣＰＵ　（０）　
、　（１）　１のアクセスが同時に選択された為、前の
値を保持するように動作し、ＭＰＩ？ＩＯ２４では、値
が反転して、［ＩＰＲＩＯ・Ｏ，ＭＰＲＴＯ＝１となる
。

ＵＰＲＩＯ＝Ｏ，ＭＰＲＩＯ＝１（７）場合は、アクセ
ス選択回路（ＰＲＩＯ０，１）　２２において、前述の
ように動作し、（ｃ２）図に示した如く、アクセス選択
回路（ＰＲＩＯ０）２２では、他方、即ち、ＣＰｔ１（
１）からのアクセスが設定されているレジスタ（ＲＥＧ
　２）　２１が選択され、アクセス選択回路（ＰＲＩＯ
１）　２２では、ＵＰＲＩＯ＝Ｏが指示する優先順位に
従って、即ち、ＣＰＵ　（０）からのアクセスが設定さ
れているレジスタ（ＲＥＧ　１）　２１が選択される。

ＵＰＲＩＯ＝１．　ＭＰＲＩｏ・０の場合は、上記と同
様に動作し、（ｃ３）図に示した如く、アクセス選択回
路（ＰＲＩＯＯ）　２２では、ＣＰＵ　（１）からのア
クセスが設定されているレジスタ（ＲＥＧ　２）　２１
が選択され、アクセス選択回路（ＰＲＩＯ１）　２２で
は、ＣＰＬＩ　（０）からのアクセスが設定されている
レジスタ（ＲＥＧ　１）　２１が選択される。

ＵＰＲＩＯ・ｌ、　ＭＰＲＩＯ＝１の場合は、上記と同
様に動作し、（ｃ４）図に示した如く、アクセス選択回
路（ＰＲＩＯ０）２２　テは、ＣＰＵ（０）カらノアク
セスカ設定されているレジスタ（ＲＥＧ　Ｏ）　２１が
選択され、アクセス選択回路（ＰＲＩＯ１）　２２では
、ＣＰＵ　（１）からのアクセスが設定されているレジ
スタ（ＲＥＧ　３）　２１が選択される。

若し、ＣＰＵ（０）、（１）　１共に、記憶装置（ＭＳ
Ｕ　Ｏ）　３用のアクセスのみを持つ場合には、該アク
セスの１つがＵＰＲＩＯ２３の値に従って、選択される
と、アクセス選択回路（ＰＲＩＯＯ）　２２でのみ選択
動作が行われるので、前述の動作規約から、ＵＰＲＩＯ
２３の値は反転し、ＭＰＲＩＯ２４の値は保持される。

その結果、アクセス選択回路（ＰＲＩＯＯ）　２２にお
いて、ｃｐＵ（０）、（１）　１のアクセスが順番に選
択される。

即ち、１つのアクセスが選択される毎に、ＵＰ［０２３
の値が反転して、例えば、ＣＰｔ１（０）　１のレジス
タ（ＲＥＧ　Ｏ）→ＣＰＵ（１）　１のレジスタ（ＲＥ
Ｇ　２）→ＣＰ［Ｉ（０）ｌのレジスタ（ＲＥＧ　ｌ）
→ＣＰＵ（１）　１のレジスタ（ＲＥＧ　３）の如くに
交互に選択される。このとき、片ＰＲＩＯ２４の値は、
ＣＰＩＩ　（０）　、又は、ＣＰＵ（１）　ｌの何れか
のアクセスしか選択されないので、前の値を保持するが
、例えば、“０゛に保持されている場合には、アクセス
選択回路（ＰＲＩＯＯ）　２２では、υＰＲＩＯ２３の
優先順位に従うし、該ＭＰＲＩＯ２４の値が１°に保持
されている場合でも、アクセス選択回路（ＰＲＩｏ　１
）　２２での記憶装置（ＭＳＵ　１）　３へのアクセス
がないので、当該アクセス選択回路（ＰＲＩＯＯ）　２
２では、やはり、ＵＰＲＩＯ２３の優先順位に従うこと
になり、前述のように、ＣＰｔ１　（０）　、　（１）
　１のアクセスが順番に選択されることが判る。

尚、上記の実施例においては、記憶装置（ＭＳＵ　Ｏ。

１）　３毎に設けたアクセス選択回路（ＰＩＩＩＯＯ，
１）　２２を例にして説明したが、該アクセス選択回路
は、記憶装置（ＭＳＵ　Ｏ，１）　３対応である必要は
なく、幾つかの記憶装置（？ＩＳＵ　Ｏ，Ｌ〜）のグル
ープに対応して設けてもよいし、逆に、１個の記憶装置
χＭＳＵ０．１）　３を構成している独立動作が可能な
バンク対応に、或いは、該複数個のバンク対応に設けて
もよいことはいう迄もないことである。要すれば、アク
セスの単位毎に該アクセス選択回路を設ければよいこと
になる。

又、優先順位もアクセス発生装置ｌ毎である必要はなく
、幾つかのアクセス発生装置のグループを単位にして定
めるようにしてもよいことはいう迄もないことである。

又、上記アクセス発生装置、例えば、中央処理装置（Ｃ
ＰＵ　’０．１）も、記憶部ｆ（１’ｌｓＵ　Ｏ，１）
も、本実施例で示した２個に限定されるものでないこと
はいう迄もないことである。

このように、本発明は、独立に動作する複数個のバンク
からなる複数個の記憶装置と、該記憶装置のアクセス単
位へのアクセスを発行する複数個のアクセス発生装置と
、該アクセス発生装置からの上記記憶装置のアクセス単
位へのアクセスを選択して送出するアクセス選択回路を
備えた記憶部制御装置とからなる計算機システムにおい
て、該アクセス選択回路でのアクセス発生装置、例えば
、中央処理装置（ＣＰＵ（０）、　ｃｐＵ（１））間の
優先順位を指示するユニットプライオリティ回路（ｌｊ
ＰＲＩＱ）に加えて、アクセス単位である、例えば、記
憶装置（１４ＳＵ　Ｏ，１）毎の該アクセス発生装置間
の優先順位を、上記ユニットプライオリティ回路（ＵＰ
ＲＩＯ）からの優先順位指示信号■と協働して排他的に
切り替える優先順位信号■を発生するメモリプライオリ
ティ回路（ＭＰＲＩＯ）を設けて、同一タイミングで、
例えば、２個の記憶装置（ＭＳＬＩ　Ｏ，１）に対応し
て設けられているアクセス選択回路（ＰＲＩＯ０，１）
の一方で、ＣＰＵ　（０）側のアクセスを選択した場合
には、他方では、ｃｐＵ（１）側のアクセスを選択する
、排他選択ができるようにした所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明の記憶装置アクセ
ス選択方式は、独立に動作する複数個のバンクからなる
複数個の記憶装置と、該記憶装置のアクセス単位へのア
クセスを発行する複数個のアクセス発生装置と、該アク
セス発生装置からの上記記憶装置のアクセス単位へのア
クセスを選択して送出する記憶部制御装置とからなる計
算機システムにおいて、該計算機システムの記憶部制御
装置は、アクセス発生装置からのアクセスを受け取る複
数個のレジスタを、それぞれのアクセス発生装置対応に
持ち、同一タイミングには、１個のアクセスを選択する
アクセス選択回路を複数個備えて、上記アクセス選択回
路が上記レジスタからの、予め、定められた優先順位指
示信号■に従って、該記憶装置のアクセス単位へのアク
セスを選択する際に、該複数個のアクセス選択回路毎の
アクセス発生装置の優先順位を、上記予め、定められた
優先順位指示信号■と協働して切り替える優先順位信号
■を発生する回路を設けて、同一タイミングに、上記複
数個の記憶装置のアクセス単位に、上記複数個のアクセ
ス発生装置からのアクセスを排他的に選択して送出する
ようにしたものであるので、例えば、記憶装置（ＭＳＵ
　Ｏ）へのアクセスと、上記とは異なるアクセス単位で
ある記憶装置（ＭＳＵ　１）へのアクセスとが同時に選
択されることになり、効率の良い記憶装置アクセス選択
ができる効果がある。

【図面の簡単な説明】

第１図は本発明の原理構成圓。 第２図は本発明の一実施例を示した図。 第３図は従来の記憶装置アクセス選択方式を説明する図
。 である。 ２７はセレクタ（ＳＥＬ　Ｏ，１） ３は記憶装置（ＭＳ［Ｉ　Ｏ，１）。 ［１］、［２］は優先順位指示信号、又は、優先順位指
示。 をそれぞれ示す。 図面において、 １はアクセス発生装置、又は、中央処理装置（ＣＰＵ（
０）、（１）ｌ　。 ２は記憶部制御装置。 ２１はレジスタ（ＲＥＧ　Ｏ〜３）。 ２２はアクセス選択回路（ＰＲＩＯＯ，１）。 ２３はユニットプライオリティ回路（ｔｌＰＲＩｏ）２
４はメモリプライオリティ回路（ＭＰＲＩＯ）。 ２５はパイプライン（ＰＩＰＥ　０１１）。 ２６は読み出し制御回路（ＲＤ−ＣＯＮＴＩ？ＯＬ）第 １ 図 第 図 （その２） 第 図 （その１） 第 図 （その３） 第 ３ 図 （その１） ＣＰＩＩ（０）へ　Ｃ２０（１）へ １ノ （ｂ） 従来の記憶装置アクセス選択方式を説明する同第 図 （その２）

Claims (3)

【特許請求の範囲】
1. （１）独立に動作する複数個のバンクからなる複数個の
   記憶装置（３）と、 該記憶装置（３）のアクセス単位へのアクセスを発行す
   る複数個のアクセス発生装置（１）と、該アクセス発生
   装置（１）からの上記記憶装置（３）へのアクセスを選
   択して送出する記憶部制御装置（２）とからなる計算機
   システムにおいて、該記憶部制御装置（２）は、上記ア
   クセス発生装置（１）からのアクセスを受け取る複数個
   のレジスタ（２１）を、それぞれのアクセス発生装置（
   １）対応に持ち、同一タイミングには、１個のアクセス
   を選択するアクセス選択回路（２２）を複数個備えて、
   該アクセス選択回路（２２）が、上記レジスタ（２１）
   から、予め、定められた優先順位指示信号（［１］）に
   従って、該記憶装置（３）のアクセス単位へのアクセス
   を選択する際に、該複数個のアクセス選択回路（２２）
   毎のアクセス発生装置（１）の優先順位を、上記予め、
   定められた優先順位指示信号（［１］）と協働して切り
   替える優先順位信号（［２］）を発生する回路（２４）
   を設けて、 上記優先順位信号［１］、［２］に基づいて、同一タイ
   ミングに、上記複数個の記憶装置（３）のアクセス単位
   に、上記複数個のアクセス発生装置（１）からのアクセ
   スを排他的に選択してに送出することを特徴とする記憶
   装置アクセス選択方式。
2. （２）上記複数個のアクセス選択回路（２２）は、上記
   記憶装置（３）のアクセス単位に対応して設けることを
   特徴とする請求項１に記載の記憶装置アクセス選択方式
   。
3. （３）上記予め、定められた優先順位指示信号（［１］
   ）を、あるアクセス発生装置（１）からのアクセスが選
   択される毎に更新して、動的に優先順位を変更すること
   を特徴とする請求項１、２に記載の記憶装置アクセス選
   択方式。